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JP3341781B2 - 画像復号化装置および画像符号化装置 - Google Patents

画像復号化装置および画像符号化装置

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JP3341781B2
JP3341781B2 JP2747193A JP2747193A JP3341781B2 JP 3341781 B2 JP3341781 B2 JP 3341781B2 JP 2747193 A JP2747193 A JP 2747193A JP 2747193 A JP2747193 A JP 2747193A JP 3341781 B2 JP3341781 B2 JP 3341781B2
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秀樹 小柳
徹 和田
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、動画像データを圧縮し
て伝送し、受信側において、これを伸張して再生する場
合に用いて好適な画像復号化装置および画像符号化装置
に関する。
【０００２】
【従来の技術】従来、例えばテレビ会議システム、テレ
ビ電話システムなどのように、動画映像でなる画像信号
を遠隔地に伝送する、いわゆる画像信号伝送システムに
おいては、伝送路を効率良く利用するため、画像信号の
ライン相関やフレーム間相関を利用して画像信号を符号
化し、これにより有意情報の伝送効率を高めるようにな
されている。
【０００３】図１８は、画像を符号化する、従来の画像
符号化装置の一例の構成を示すブロック図である。符号
化されるべき画像データは、動きベクトル検出回路１に
入力される。動きベクトル検出回路１は、予め設定され
ている所定のシーケンスに従って、各フレームの画像デ
ータを、Ｉピクチャ、Ｐピクチャ、またはＢピクチャと
して処理する。シーケンシャルに入力される各フレーム
の画像を、Ｉ，Ｐ，Ｂのいずれのピクチャとして処理す
るかは、予め定められている。Ｉピクチャとして処理さ
れるフレームの画像データは前方原画像部２ａに記憶さ
れ、Ｂピクチャとして処理される画像データは原画像部
２ｂに記憶され、Ｐピクチャとして処理される画像デー
タは後方原画像部２ｃに記憶される。
【０００４】また、さらにＢピクチャまたはＰピクチャ
として処理すべきフレームの画像が入力されたとき、そ
れまで後方原画像部２ｃに記憶されていた最初のＰピク
チャの画像データが前方原画像部２ａに転送され、次の
Ｂピクチャの画像データが原画像部２ｂに記憶され、次
のＰピクチャの画像データが後方原画像部２ｃに記憶
（上書き）される。このような動作が順次繰り返され
る。
【０００５】動きベクトル検出回路１は、原画像部２ｂ
に記憶されたＢピクチャについては、そのフレームの画
像データを８×８画素のブロック単位に分割し、前方原
画像部２ａに記憶されたＩピクチャの画像と、後方原画
像部２ｃに記憶されたＰピクチャの画像との間で、動き
ベクトルを検出する。後方原画像部２ｃに記憶されたＰ
ピクチャについては、そのフレームの画像データを８×
８画素のブロック単位に分割し、前方原画像部２ａに記
憶されたＩピクチャの画像との間で、動きベクトルを検
出する。Ｉピクチャについては、動きベクトルの検出を
行なわない。
【０００６】動きベクトル検出回路１は、このブロック
単位で動き検出した画像データをマクロブロック単位で
次段の演算部３に出力する。
【０００７】即ち、各フレーム画像データは、図１９
（ａ）に示すように、Ｎ個のスライスに分割され、各ス
ライスが図１９（ｂ）に示すように、Ｍ個のマクロブロ
ックを含むようになされる。そして、各マクロブロック
は、図１９（ｃ）に示すように、８×８画素を単位とす
るブロックの輝度信号データＹ１乃至Ｙ４と、それに対
応する色差信号データＣｂとＣｒにより構成される。
【０００８】このとき、スライス内の画像データの配列
は、マクロブロック単位で画像データが連続するように
なされており、このマクロブロック内では、ラスタ走査
の順で、ブロック単位で画像データが連続するようにな
されている。
【０００９】尚、ここで、マクロブロックは、輝度信号
に対して、水平および垂直走査方向に連続する１６×１
６画素の画像データ（Ｙ１乃至Ｙ４）を１つの単位とす
るのに対し、これに対応する２つの色差信号Ｃｂ，Ｃｒ
においては、データ量が低減処理され、それぞれ１つの
８×８画素分のブロックが割り当てられる。
【００１０】動きベクトル検出回路１はまた、各マクロ
ブロックの４つのブロックの動きベクトルを、可変長符
号化回路６と動き補償回路１３に出力するとともに、そ
の絶対値の和を演算し、予測判定回路１４に出力する。
【００１１】予測判定回路１４は、動きベクトル検出回
路１が前方原画像部２ａよりＩピクチャの画像データを
読み出しているとき（動きベクトル検出回路１より供給
される動きベクトルの絶対値和が０のとき）、予測モー
ドとしてフレーム内予測モード（動き補償を行わないモ
ード）を設定し、演算部３のスイッチ３ｄを、接点ａ側
に切り換える。これによりＩピクチャの画像データは、
ＤＣＴ回路４に入力され、ＤＣＴ（離散コサイン変換）
処理され、ＤＣＴ係数に変換される。このＤＣＴ係数
は、量子化回路５に入力され、送信バッファ７のデータ
蓄積量（バッファ蓄積量）に対応した量子化ステップで
量子化された後、可変長符号化回路６に入力される。
【００１２】可変長符号化回路６は、量子化回路５より
供給される量子化ステップ、予測判定回路１４より供給
される予測モード、および動きベクトル検出回路１より
供給される動きベクトルに対応して、量子化回路５より
供給される画像データ（いまの場合Ｉピクチャのデー
タ）を、たとえばハフマン符号などの可変長符号に変換
し、送信バッファ７に出力する。
【００１３】送信バッファ７は、入力されたデータを一
時蓄積し、伝送データ制御回路６３に出力する。伝送デ
ータ制御回路１１１は、送信バッファ７より供給された
データを伝送路に出力する。
【００１４】一方、量子化回路５より出力されたＩピク
チャのデータは、逆量子化回路９に入力され、量子化回
路５より供給される量子化ステップに対応して逆量子化
される。逆量子化回路９の出力はＩＤＣＴ（逆ＤＣＴ）
回路１０に入力され、逆ＤＣＴされた後、演算器１１を
介してフレームメモリ１２の前方予測画像部１２ａに供
給され、記憶される。
【００１５】動きベクトル検出回路１は、シーケンシャ
ルに入力される各フレームの画像データを、たとえば、
Ｉ，Ｂ，Ｐ，Ｂ，Ｐ，Ｂ・・・のピクチャとしてそれぞ
れ処理する場合、最初に入力されたフレームの画像デー
タをＩピクチャとして処理した後、次に入力されたフレ
ームの画像をＢピクチャとして処理する前に、さらにそ
の次に入力されたフレームの画像データをＰピクチャと
して処理する。Ｂピクチャは、後方予測を伴うため、後
方予測画像としてのＰピクチャが先に用意されていない
と、復号することができないからである。
【００１６】そこで動きベクトル検出回路１は、Ｉピク
チャの次に、後方原画像部２ｃに記憶されているＰピク
チャの画像データの動きベクトルを、８×８画素のブロ
ックを単位として検出する。そして、マクロブロックを
構成する４個の８×８画素のブロックの各動きベクトル
の絶対値和が、動きベクトル検出回路１から予測判定回
路１４に供給される。予測判定回路１４は、このＰピク
チャのマクロブロックの絶対値和が予め設定してある所
定の基準値より小さいとき、予測モードとしてフレーム
内予測モードを設定する。また、基準値より大きいと
き、前方予測モードを設定する。
【００１７】演算器３はフレーム内予測モードが設定さ
れたとき、スイッチ３ｄを上述したように接点ａ側に切
り換える。従ってこのデータは、Ｉピクチャのデータと
同様に、ＤＣＴ回路４、量子化回路５、可変長符号化回
路６、送信バッファ７、伝送データ制御回路１１１を介
して伝送路に伝送される。また、このデータは、逆量子
化回路９、ＩＤＣＴ回路１０、演算器１１を介してフレ
ームメモリ１２の後方予測画像部１２ｂに供給され、記
憶される。
【００１８】前方予測モードの時、スイッチ３ｄが接点
ｂに切り換えられ、前方予測画像部１２ａに記憶されて
いる画像（いまの場合Ｉピクチャの画像）データが読み
出され、動き補償回路１３により、動きベクトル検出回
路１が出力する動きベクトルに対応して動き補償され
る。すなわち、動き補償回路１３は、予測判定回路１４
より前方予測モードの設定が指令されたとき、前方予測
画像部１２ａの読み出しアドレスを、動きベクトル検出
回路１がいま出力しているマクロブロックの位置に対応
する位置から動きベクトルに対応する分だけずらしてデ
ータを読み出し、予測画像データを生成する。
【００１９】動き補償回路１３より出力された予測画像
データは、演算器３ａに供給される。演算器３ａは、動
きベクトル検出回路１より供給されたマクロブロックの
データから、動き補償回路１３より供給された、このマ
クロブロックに対応する予測画像データを減算し、その
差分を出力する。この差分データは、ＤＣＴ回路４、量
子化回路５、可変長符号化回路６、送信バッファ７、伝
送データ制御回路１１１を介して伝送路に伝送される。
また、この差分データは、逆量子化回路９、ＩＤＣＴ回
路１０を介して演算器１１に入力される。
【００２０】この演算器１１にはまた、演算器３ａに供
給されている予測画像データと同一のデータが供給され
ている。演算器１１は、ＩＤＣＴ回路１０が出力する差
分データに、動き補償回路１３が出力する予測画像デー
タを加算する。これにより、元のＰピクチャの画像デー
タが得られる。このＰピクチャの画像データは、フレー
ムメモリ１２の後方予測画像部１２ｂに供給され、記憶
される。
【００２１】動きベクトル検出回路１は、このように、
ＩピクチャとＰピクチャのデータが前方予測画像部１２
ａと後方予測画像部１２ｂにそれぞれ記憶された後、次
にＢピクチャの動きベクトルをブロック単位で検出す
る。予測判定回路１４は、マクロブロックを構成する各
ブロックの動きベクトルの絶対値和の大きさに対応し
て、予測モードをフレーム内予測モード、前方予測モー
ド、後方予測モード、または両方向予測モードのいずれ
かに設定する。
【００２２】上述したように、フレーム内予測モードま
たは前方予測モードの時、スイッチ３ｄは接点ａまたは
ｂにそれぞれ切り換えられる。このとき、Ｐピクチャに
おける場合と同様の処理が行われ、データが伝送され
る。
【００２３】これに対して、後方予測モードまたは両方
向予測モードが設定された時、スイッチ３ｄは接点ｃま
たはｄにそれぞれ切り換えられる。
【００２４】スイッチ３ｄが接点ｃに切り換えられてい
る後方予測モードの時、後方予測画像部１２ｂに記憶さ
れている画像（いまの場合Ｐピクチャの画像）データが
読み出され、動き補償回路１３により、動きベクトル検
出回路１が出力する動きベクトルに対応して動き補償さ
れる。すなわち、動き補償回路１３は、予測判定回路１
４より後方予測モードの設定が指令されたとき、後方予
測画像部１２ｂの読み出しアドレスを、動きベクトル検
出回路１がいま出力しているマクロブロックの位置に対
応する位置から動きベクトルに対応する分だけずらして
データを読み出し、予測画像データを生成する。
【００２５】動き補償回路１３より出力された予測画像
データは、演算器３ｂに供給される。演算器３ｂは、動
きベクトル検出回路１より供給されたマクロブロックの
データから、動き補償回路１３より供給された予測画像
データを減算し、その差分を出力する。この差分データ
は、ＤＣＴ回路４、量子化回路５、可変長符号化回路
６、送信バッファ７、伝送データ制御回路１１１を介し
て伝送路に伝送される。
【００２６】スイッチ３ｄが接点ｄに切り換えられてい
る両方向予測モードの時、前方予測画像部１２ａに記憶
されている画像（いまの場合Ｉピクチャの画像）データ
と、後方予測画像部１２ｂに記憶されている画像（いま
の場合Ｐピクチャの画像）データが読み出され、動き補
償回路１３により、動きベクトル検出回路１が出力する
動きベクトルに対応して動き補償される。すなわち、動
き補償回路１３は、予測判定回路１４より両方向予測モ
ードの設定が指令されたとき、前方予測画像部１２ａと
後方予測画像部１２ｂの読み出しアドレスを、動きベク
トル検出回路１がいま出力しているマクロブロックの位
置に対応する位置から動きベクトルに対応する分だけず
らしてデータを読み出し、予測画像データを生成する。
【００２７】動き補償回路１３より出力された予測画像
データは、演算器３ｃに供給される。演算器３ｃは、動
きベクトル検出回路１より供給されたマクロブロックの
データから、動き補償回路１３より供給された予測画像
データを減算し、その差分を出力する。この差分データ
は、ＤＣＴ回路４、量子化回路５、可変長符号化回路
６、送信バッファ７、伝送データ制御回路１１１を介し
て伝送路に伝送される。
【００２８】Ｂピクチャの画像は、他の画像の予測画像
とされることはないため、フレームメモリ１２には記憶
されない。
【００２９】以上のようにして、画像データは可変長の
符号として伝送されるため、例えば、簡単な静止画が比
較的長い時間連続するような場合、伝送すべきデータが
不足するようなことがある。このような場合、伝送デー
タの欠落を防止するため、無効コードを伝送すべきデー
タに付加することができる。この無効コードは、例え
ば、図１９に示したスライスまたはマクロブロック単位
に付加することができる。
【００３０】図２０は、スライス単位で無効コードを付
加する場合の例を示している。各スライスには、その先
頭にスライススタートコードが設けられている。このス
ライススタートコードは、同期コードと属性コードとか
ら構成されている。同期コードは、各ビットがすべて論
理０とされている２バイトのデータと、ＬＳＢが論理
１、他のビットが論理０とされた１バイトのデータ（合
計３バイトのデータ）とから構成されている。また、属
性コードは１バイトとされ、そこには、対応するスライ
スの属性など、そのスライスのデータに関するデータを
示すコードが配置されるようになされている。従って、
スライススタートコードは、合計４バイト（３２ビッ
ト）のデータにより構成されている。
【００３１】そして無効コードは、すべてのビットが論
理０とされたデータがバイト（８ビット）単位で、必要
なバイト数だけスライススタートコードの前に付加され
るようになされている。即ち、スライスに付加する無効
コードを、スライス用無効コードというものとすると、
スライス用無効コードは、論理０の１バイトのデータを
１単位として構成される。
【００３２】図２１は、マクロブロックに付加する無効
コードを示している。即ち、この場合においては、上位
７ビットが論理０、下位４ビットが論理１とされた合計
１１ビットが無効コードの１単位とされ、この無効コー
ドが所定の数の単位数だけ、マクロブロックの有効コー
ドの前に付加される。即ち、マクロブロックに付加する
無効コードを、マクロブロック用無効コードというもの
とすると、マクロブロ ック用無効コードは、「００００
０００１１１１」のビット系列を１単位として構成され
る。
【００３３】マクロブロック用無効コードを図２１に示
すように、マクロブロックのデータに付加する場合、図
１８に示した伝送データ制御回路１１１は、例えば図２
２に示すように構成することができる。この例において
は、送信バッファ７より出力されたデータが、Ｎ／Ｍ変
換器１２１に入力され、Ｎビットを単位とするデータか
らＭビットを単位とするデータに変換される。Ｎ／Ｍ変
換器１２１より出力されたデータは、マルチプレクサ
（ＭＵＸ）１２２に入力され、マクロブロック調整デー
タ発生回路１２３が出力する無効コードと合成される。
【００３４】即ち、マクロブロック調整データ発生回路
１２３は、図２１に示した上位７ビットが論理０、下位
４ビットが論理１のマクロブロック用無効コードを発生
し、マルチプレクサ１２２に出力する。コントローラ１
２４は、送信バッファ情報に対応してマルチプレクサ１
２２を制御し、送信バッファ７がアンダフローしそうに
ないとき、Ｎ／Ｍ変換器１２１の出力を選択し、アンダ
フローする恐れがあるとき、マクロブロック調整データ
発生回路１２３が出力するマクロブロック用無効コード
を選択する。これにより、マルチプレクサ１２２が出力
するデータには、任意の数のマクロブロック用無効コー
ドが混合されることになる。
【００３５】次に、図２３は、図１８の画像符号化装置
で符号化されたデータを復号化する画像復号化装置の一
例の構成を示すブロック図である。伝送路を介して伝送
された、符号化された画像データは、図示せぬ受信回路
で受信され、受信バッファ３２に一時記憶された後、復
号回路５０の可変長復号化回路３３に供給される。可変
長復号化回路３３は、受信バッファ３２より供給された
データを可変長復号化し、動きベクトルと予測モードを
動き補償回路３８に、また、量子化ステップを逆量子化
回路３４に、それぞれ出力するとともに、復号（可変長
復号）された画像データを逆量子化回路３４に出力す
る。
【００３６】逆量子化回路３４は、可変長復号化回路３
３より供給された画像データを、同じく可変長復号化回
路３３より供給された量子化ステップにしたがって逆量
子化し、ＩＤＣＴ回路３５に出力する。逆量子化回路３
４より出力されたデータ（ＤＣＴ係数）は、ＩＤＣＴ回
路３５で、逆ＤＣＴ処理され、演算器３６に供給され
る。
【００３７】ＩＤＣＴ回路３５より供給された画像デー
タが、Ｉピクチャのデータである場合、そのデータは演
算器３６より出力され、演算器３６に後に入力される画
像データ（ＰまたはＢピクチャのデータ）の予測画像デ
ータ生成のために、フレームメモリ３７の前方予測画像
部３７ａに供給されて記憶される。
【００３８】また、このデータは、Ｄ／Ａコンバータ３
９によりＤ／Ａ変換された後、ディスプレイ４０に供給
され、表示される。
【００３９】ＩＤＣＴ回路３５より供給された画像デー
タが、その１フレーム前の画像データを予測画像データ
とするＰピクチャのデータである場合、フレームメモリ
３７の前方予測画像部３７ａに記憶されている、１フレ
ーム前の画像データ（Ｉピクチャのデータ）が読み出さ
れ、動き補償回路３８で可変長復号化回路３３より出力
された動きベクトルに対応する動き補償が施される。そ
して、演算器３６において、ＩＤＣＴ回路３５より供給
された画像データ（差分のデータ）と加算され、出力さ
れる。この加算されたデータ、即ち、復号されたＰピク
チャのデータは、演算器３６に後に入力される画像デー
タ（Ｂピクチャのデータ）の予測画像データ生成のため
に、フレームメモリ３７の後方予測画像部３７ｂに供給
されて記憶される。
【００４０】このＰピクチャは、次のＢピクチャの次に
表示されるべき画像であるため、この時点では、まだ表
示されない。
【００４１】ＩＤＣＴ回路３５より供給された画像デー
タが、Ｂピクチャのデータである場合、可変長復号化回
路３３より供給された予測モードに対応して、フレーム
メモリ３７の前方予測画像部３７ａに記憶されているＩ
ピクチャの画像データ（前方予測モードの場合）、後方
予測画像部３７ｂに記憶されているＰピクチャの画像デ
ータ（後方予測モードの場合）、または、その両方の画
像データ（両方向予測モードの場合）が読み出され、動
き補償回路３８において、可変長復号化回路３３より出
力された動きベクトルに対応する動き補償が施される。
【００４２】このようにして、動き補償回路３８で動き
補償が施されたデータは、演算器３６において、ＩＤＣ
Ｔ回路３５の出力と加算される。この加算出力は、Ｄ／
Ａコンバータ３９でＤ／Ａ変換された後、ディスプレイ
４０に供給され、表示される。
【００４３】但し、この加算出力はＢピクチャのデータ
であるため、他の画像の予測画像生成のために利用され
ることがないため、フレームメモリ３７には記憶されな
い。
【００４４】Ｂピクチャの画像が出力、表示された後、
後方予測画像部３７ｂに記憶されているＰピクチャの画
像データが読み出され、動き補償回路３８を介して演算
器３６に供給される。但し、このとき、動き補償は行わ
れない。そして、このデータがＤ／Ａコンバータ３９を
介してディスプレイ４０に出力され、表示される。
【００４５】尚、マクロブロック用無効コードが付加さ
れている場合においては、このマクロブロック用無効コ
ードは、可変長復号化回路３３において除去される。
【００４６】
【発明が解決しようとする課題】従来の装置において
は、このように、付加されたマクロブロック用無効コー
ドを、可変長復号化回路３３においてデータを復号（可
変長復号）する処理の一貫として、除去するようにして
いた。その結果、可変長復号化回路３３において、マク
ロブロック用無効コードを除去している期間、その後段
の逆量子化回路３４以降の各回路にはデータが供給され
ず、これらの回路が遊んでしまう課題があった。ＮＴＳ
Ｃ方式の場合、ディスプレイ４０には、１フレームの画
像が１／３０秒の周期で表示されることになるが、無効
コードが長いと、逆量子化回路３４以降の各回路が１フ
レーム分のデータを１／３０秒以内に処理することがで
きなくなり、ディスプレイ４０における画像表示が途切
れてしまうようなことがあった。
【００４７】本発明はこのような状況に鑑みてなされた
ものであり、表示画像が途中で途切れることを防止する
ものである。
【００４８】
【課題を解決するための手段】本発明の画像復号化装置
は、伝送されてきた圧縮画像データを一時的に記憶する
記憶手段と、記憶手段に記憶された圧縮画像データを復
号処理の進行状況に対応して読み出し、画像のフレーム
周期と等しいか、それより短い時間内に１フレーム分の
画像データを復号する復号化手段と、伝送されてきた圧
縮画像データから、データの欠落を防止するために付加
された無効コードを除去して出力する除去手段と、除去
手段より出力される圧縮画像データを、記憶手段に供給
する供給手段とを備え、無効コードは、ユニークパター
ンの同期コードとスタッフィングコードとからなるスタ
ッフィングスタートコードを含んで構成されることを特
徴とする。
【００４９】本発明の画像符号化装置は、１フレームの
画像データを所定の数のラインよりなるスライスに分割
する分割手段と、スライスを所定の数のマクロブロック
に分割して圧縮符号化するとともに、画像データが不足
するとき、マクロブロックのデータに、データの欠落を
防止するための無効コードを付加する付加手段とを備え
る画像符号化装置において、無効コードは、ユニークパ
ターンの同期コードとスタッフィングコードとからなる
スタッフィングスタートコードを含んで構成されること
を特徴とする。
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【作用】本発明の画像復号化装置においては、伝送され
てきた圧縮画像データが一時的に記憶手段に記憶され
る。さらに、その記憶手段に記憶された圧縮画像データ
が復号処理の進行状況に対応して読み出され、画像のフ
レーム周期と等しいか、それより短い時間内に１フレー
ム分の画像データが復号される。一方、伝送されてきた
圧縮画像データから、データの欠落を防止するために付
加された無効コードが除去されて出力され、その出力さ
れた圧縮画像データが、記憶手段に供給される。この場
合に、無効コードは、ユニークパターンの同期コードと
スタッフィングコードとからなるスタッフィングスター
トコードを含んで構成される。
【００５９】本発明の画像符号化装置においては、１フ
レームの画像データが所定の数のラインよりなるスライ
スに分割され、スライスが所定の数のマクロブロックに
分割されて圧縮符号化される。そして、画像データが不
足するとき、マクロブロックのデータに、データの欠落
を防止するための無効コードが付加される。この場合
に、無効コードは、ユニークパターンの同期コードとス
タッフィングコードとからなるスタッフィングスタート
コードを含んで構成される。
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】
【実施例】図１は、本発明の画像符号化装置の一実施例
の構成を示すブロック図であり、図１８に示した従来の
画像符号化装置と対応する部分には同一の符号を付して
ある。即ち、この画像符号化装置は、基本的に従来の画
像符号化装置と同様の構成とされているが、伝送データ
制御回路８のみが、従来の伝送データ制御回路１１１と
異なる構成とされている。
【００６９】図２は、図１における伝送データ制御回路
８の構成例を示している。この実施例においては、送信
バッファ７より出力されるデータがＮ／Ｍ変換器２１に
供給され、そのＮビットを単位とするデータがＭビット
を単位とするデータに変換されて、マルチプレクサ（Ｍ
ＵＸ）２２に供給されるようになされている。このマル
チプレクサ２２にはまた、調整データ発生回路２３また
はスタッフィングスタートコード発生回路２４が出力す
るデータが、マルチプレクサ（ＭＵＸ）２５により選択
されて供給されている。マルチプレクサ２２と２５は、
コントローラ２６の出力に対応して切り換えられるよう
になされている。
【００７０】次に、本実施例においては、マクロブロッ
クに無効コードを付加する場合、そのフォーマットは図
３に示すように定められている。即ち、本願において採
用する無効コードを、新無効コードというものとする
と、新無効コードは、スタッフィングスタートコードと
調整データとにより構成することができる。スタッフィ
ングスタートコードは、同期コードとスタッフィングコ
ードとにより構成される。同期コードは、各ビットがす
べて論理０よりなる２バイトのデータと、ＬＳＤが論理
１で、他の７ビットがすべて論理０の１バイトのデータ
の合計３バイトのデータにより構成される。この同期コ
ードはユニークパターンとされ、この同期コード以外に
は同一のパターンは発生しないように定められている。
スタッフィングコード（図中、ｘで示す部分）は、対応
するマクロブロックのデータの属性など、そのデータに
関する情報が挿入される。
【００７１】調整データは、各ビットがすべて論理０の
１バイト単位のゼロコードと、８ビット単位の同期を取
るための所定のビット数のコードとにより構成される。
この８ビット単位の同期を取るためのコードは、例えば
図３に示すように、マクロブロックの（直前の）有効コ
ード（図中、＊で示す部分）を８ビットを単位として区
切ったとき、８ビットを構成することができずに残った
ビット（図３の実施例の場合、１ビット）を、８ビット
を単位とするデータにするために付加されるビットであ
る（従って、図３の実施例の場合、７ビットの論理０の
データ）。ゼロコードが付加されるバイト数は任意であ
り、必要な数だけ付加される。
【００７２】即ち、新無効コードは、合計４バイトのス
タッフィングスタートコードを少なくとも含み、さらに
図３では、これに８ビット単位の同期を取るためのコー
ドを付加する必要があれば、これが付加される。そし
て、新無効コードをさらに長くする必要がある場合にお
いては、所定の数のバイト単位のゼロコードが付加され
る。
【００７３】次に、図４のフローチャートを参照して、
その動作について説明する。図２において、図３に示し
たスタッフィングスタートコードは、スタッフィングス
タートコード発生回路２４により発生され、調整データ
は、調整データ発生回路２３により発生される。コント
ローラ２６は、送信バッファ７より供給される送信バッ
ファ情報と、バイトアライン情報に対応して、マルチプ
レクサ２２，２５を制御する。
【００７４】即ち、まずＮ／Ｍ変換器２１から供給され
たマクロブロックのデータがマルチプレクサ２２を介し
て伝送路に出力され（ステップＳ１）、コントローラ２
６において、送信バッファ７より供給された送信バッフ
ァ情報（送信バッファ７のデータ蓄積量）に基づいて、
Ｎ／Ｍ変換器２１から供給されたマクロブロックのデー
タに新無効コードを付加する必要があるか否かが判定さ
れる（ステップＳ２）。そして、コントローラ２６にお
いて、Ｎ／Ｍ変換器２１から供給されたマクロブロック
のデータに新無効コードを付加する必要がないと判定さ
れた場合、ステップＳ１に戻り、Ｎ／Ｍ変換器２１を介
して送信バッファ７より次に供給されるマクロブロック
のデータがマルチプレクサ２２を介して伝送路に出力さ
れる。
【００７５】一方、コントローラ２６において、Ｎ／Ｍ
変換器２１から供給されたマクロブロックのデータに新
無効コードを付加する必要があると判定された場合、マ
ルチプレクサ２５側から供給されるデータを選択するよ
うに、マルチプレクサ２２が切り換えられる。
【００７６】同時に、コントローラ２６において、調整
データ発生回路２３の出力を選択するようにマルチプレ
クサ２５が切り換えられ、Ｎ／Ｍ変換器２１から供給さ
れたマクロブロックのデータにゼロコードを付加する必
要がないと判定されるまで、調整データ発生回路２３の
出力が、マルチプレクサ２５および２２を介して伝送路
に出力される（ステップＳ３およびＳ４）。
【００７７】なお、同時に、コントローラ２６において
は、送信バッファ７より供給されたバイトアライン情報
に基づいて、伝送路に出力されたデータのバイトアライ
ンがとられるようになされている。
【００７８】その後、コントローラ２６において、Ｎ／
Ｍ変換器２１から供給されたマクロブロックのデータに
ゼロコードを付加する必要がなくなったと判定された場
合、スタッフィングスタートコード発生回路２４側の出
力を選択するように、マルチプレクサ２５が切り換えら
れ、これにより、スタッフィングスタートコード発生回
路２４からの１つのスタッフィングスタートコードがマ
ルチプレクサ２５および２２を介して伝送路に出力され
る（ステップＳ５）。
【００７９】そして、ステップＳ１に戻り、以下上述し
た処理（ステップＳ１乃至Ｓ５の処理）が繰り返され
る。
【００８０】以上のように、送信バッファ７からの情報
に対応して、マクロブロックのデータがアンダフローす
る恐れがあるときには、マルチプレクサ２２が制御さ
れ、新無効コードが伝送路に出力される。
【００８１】図５は、このようにして符号化され、伝送
されたデータを復号する画像復号化装置の一実施例の構
成を示すブロック図であり、図２３における場合と対応
する部分には同一の符号を付してある。即ち、この画像
復号化装置は、受信バッファ３２の前段に無効コード除
去回路３１が接続されている点を除き、図２３における
場合と同様の構成とされている。本実施例においては、
伝送されてきた画像データから、無効コード除去回路３
１において新無効コードが除去された後、そのデータが
受信バッファ３２に供給され、記憶されるようになされ
ている。
【００８２】図６は、無効コード除去回路３１の構成例
を示している。この実施例においては、伝送されてきた
画像データ（ビットストリーム）は、Ｍ／８変換器５１
に供給され、Ｍビット単位のデータから８ビット単位の
データに変換される。通常の通信装置において伝送され
る場合、Ｍは１とされる。従って、この場合、Ｍ／８変
換器５１は、入力される１ビット単位のデータを８ビッ
トを単位とするデータに区分する処理を行う。Ｍ／８変
換器５１の出力は、タイミング調整用のレジスタ５２に
供給され、一旦記憶された後、８／Ｌ変換器５３に供給
され、８ビット単位のデータからＬビット単位のデータ
に変換されるようになされている。このＬは、後段の受
信バッファ３２の書き込みビット数に対応するものであ
る。
【００８３】Ｍ／８変換器５１の出力はまた、ゼロ検出
回路５４に供給され、８ビットを単位とするデータが、
そのすべての論理が０であるか否かが判定されるように
なされている。そして、すべてのビットが論理０である
とき、ゼロ検出回路５４は、カウンタ５５に検出信号を
出力するようになされている。カウンタ５５は、ゼロ検
出回路５４の出力する検出信号をカウントし、その計数
値を書き込み制御部５６に出力している。書き込み制御
部５６は、カウンタ５５の計数値に対応して、８／Ｌ変
換器５３の書き込み状態を制御するようになされてい
る。
【００８４】次に、図７（この図においては、データが
バイト単位で、ヘキサで示されている）のタイミングチ
ャートを参照して、その動作について説明する。各回路
は、図７（ａ）に示すクロックａに同期して動作する。
Ｍ／８変換器５１は、入力されてきたＭビット単位のデ
ータを８ビット（１バイト）単位のデータｂ（図７
（ｂ））に変換し、レジスタ５２とゼロ検出回路５４に
出力する。
【００８５】ゼロ検出回路５４は、入力される８ビット
の論理がすべて０であるとき、検出信号をカウンタ５５
に出力する。カウンタ５５は、ゼロ検出回路５４が連続
して（クロック周期で）出力する検出信号の数（８ビッ
トのすべてが論理０で構成されるデータの数）をカウン
トし、そのカウント値（計数値）ｄ（図７（ｄ））を書
き込み制御部５６に出力する。
【００８６】なお、カウンタ５５の計数値は、ゼロ検出
回路５４から、検出信号がクロック周期で出力されなか
った場合、リセットされるようになされている。即ち、
Ｍ／８変換器５１から出力された８ビットのうち、少な
くとも１つの論理が０でなくなったとき、カウンタ５５
の計数値はリセットされる。
【００８７】書き込み制御部５６は、カウンタ５５の計
数値ｄが、所定の値（この実施例においては、４）以上
になったとき、８／Ｌ変換器５３のレジスタ５２の出力
ｃ（図７（ｃ））の書き込みを禁止する制御信号ｅ（図
７（ｅ））を出力する。
【００８８】即ち、Ｍ／８変換器５１が出力したデータ
がレジスタ５２により１クロック分遅延された後、８／
Ｌ変換器５３に入力されるのであるが、８ビットの各ビ
ットの論理がすべて０であるデータは、３個目まで８／
Ｌ変換器５３に書き込まれる。図７の実施例において
は、Ｃ1乃至Ｃ3までの３バイトのデータは、８／Ｌ変換
器５３に書き込まれるが、Ｃ4乃至Ｃ7のデータは、８／
Ｌ変換器５３に書き込みが禁止される。その結果、８／
Ｌ変換器５３は、Ｃ1乃至Ｃ3の次に、Ｃ8，Ｃ9を順次出
力することになる。伝送されてきたデータにおいては、
Ｃ6乃至Ｃ9によりスタッフィングスタートコードが構成
されているのであるが、８／Ｌ変換器５３より出力され
るデータにおいては、Ｃ2，Ｃ3，Ｃ8，Ｃ9によりスタッ
フィングスタートコードが構成されることになる。
【００８９】書き込み制御部５６が、すべての論理が０
である３バイトまでのデータを通過させるようにしたの
は、このように、２バイトは、スタッフィングスタート
コードを構成するものとして必要であり、残りの１バイ
トは、図３において説明したように、８ビット単位の同
期を取るために必要とされるデータであるので、これら
を除去しないようにするためである。
【００９０】従って、本実施例においては、新無効コー
ドの一部、即ち、図３に示したスタッフィングスタート
コードと、８ビット単位の同期を取るためのコードとの
間に挿入されたゼロコード（８ビット単位の０）が、実
質的に除去されることになる。
【００９１】図８は、具体的なデータの書き込み状態を
示している。同図に示すように、すべての論理が０であ
る５バイトのデータが連続して入力されてきた場合、３
バイトまでのデータは８／Ｌ変換器５３に書き込まれる
が、４個目と５個目のデータは書き込みが禁止される。
【００９２】以上のようにして、新無効コードの一部が
除去されたデータは、受信バッファ３２に供給され、記
憶される。そして、復号回路５０において、ＮＴＳＣ方
式の画像データの場合、１フレームのデータが１／３０
秒以内に処理される。スタッフィングスタートコード中
の同期コードを構成するすべての論理が０である２バイ
トのデータと、８ビットの同期をとるための論理が０で
あるデータは、従来における場合と同様に、可変長符号
化回路３３において除去される。しかしながら、その長
さは約２バイトと短いため、これを除去するのに長い時
間を必要とするようなことがなく、有効コード（符号化
された画像データ）を効率的に処理することが可能とな
る。
【００９３】なお、復号回路５０における処理は、従来
の場合と同様であるので、その説明は省略する。
【００９４】次に、Ｍビット単位で伝送されたデータを
Ｋビット単位のデータに変換して新無効コードを除去す
る場合の、無効コード除去回路３１の構成例を図９に示
す。図中、図６における場合と対応する部分について
は、同一の符号を付してある。伝送されてきた画像デー
タ（ビットストリーム）は、Ｍ／Ｋ変換器６１に供給さ
れ、Ｍビット単位のデータからＫビット単位のデータに
変換される。Ｍ／Ｋ変換器６１の出力は、タイミング調
整用の、シリアルに接続されたＰ個のＫビットのレジス
タ（図示せず）からなるレジスタ６２群に供給され、ク
ロック周期のＰ倍だけ遅延された後、Ｋ／Ｌ変換器６３
に供給され、Ｋビット単位のデータからＬビット単位の
データに変換される。
【００９５】ここで、この実施例においては、Ｋは、８
以下の値で１，２，４、または８のいずれかの値をと
る。さらに、Ｐは、８／Ｋで定義される。
【００９６】Ｍ／Ｋ変換器６１の出力はまた、ゼロ検出
回路６４に供給され、Ｋビットを単位とするデータが、
そのすべての論理が０であるか否かが判定される。そし
て、すべてのビットが論理０であるとき、ゼロ検出回路
６４から、カウンタ５５に検出信号が出力される。カウ
ンタ５５は、ゼロ検出回路６４が連続して出力する検出
信号の数（８ビットのすべてが論理０で構成されるデー
タの数）をカウントし、そのカウント値（計数値）を書
き込み制御部６５に出力する。
【００９７】書き込み制御部６５は、カウンタ５５の計
数値が、スタッフィングスタートコードの同期コードの
ゼロの数（２３個（図３））、バイトアラインをとるた
めに付加される最大のゼロの数（７個）、および直前の
有効コード（図３）の最後の部分にくることが許された
ゼロの数（規格で定められる）を加算した値に、さらに
１を加算した値をＫで除算した値（但し、小数点以下切
り捨て）以上になった場合、Ｋ／Ｌ変換器６３のレジス
タ群６２の出力の書き込みを禁止する。
【００９８】従って、図１０（ａ）に示すように、直前
の有効コード（有効符号）の最後の部分にくることが許
されたゼロの数が、例えば８個であるデータが入力され
た場合、スタッフィングスタートコードの同期コードの
ゼロの数（２３個）、バイトアラインをとるために付加
される最大のゼロの数（７個）、直前の有効コード（図
３）の最後の部分にくることが許されたゼロの数（８
個）、および１を加算した値は、３９（＝２３＋７＋８
＋１）であるから、書き込み制御部６５においては、カ
ウンタ５５の計数値が、 Ｋ＝１のとき、３９（＝３９／１）以上、 Ｋ＝２のとき、１９（＝３９／２、但し小数点以下切り
捨て）以上、 Ｋ＝４のとき、９（＝３９／４、但し小数点以下切り捨
て）以上、 Ｋ＝８のとき、４（＝３９／８、但し小数点以下切り捨
て）以上になると、Ｋ／Ｌ変換器６３のレジスタ群６２
の出力の書き込みがそれぞれ禁止され、ゼロコードが除
去される。
【００９９】但し、図１０（ａ）における場合、除去す
べき（除去したい）データは、１バイト単位で付加され
た、２バイトのゼロコードであるが、図７において説明
したように、実際には、スタッフィングスタートコード
の同期コードのうちの２バイトの０の部分が除去される
とともに、スタッフィングスタートコードの同期コード
が、その０が除去された部分を、ゼロコードの０で、い
わば補間して構成されるようになる。
【０１００】即ち、図１０（ａ）に示す場合、Ｋ＝１の
とき、同期コードのうち、カウンタ値が３９以上の３９
乃至５４に対応する２バイトの０が除去されるととも
に、残った同期コード（カウンタ値が３２乃至３８に対
応する０と、同期コードのＬＳＢの１）と、カウンタ値
が１６乃至３１に対応する２バイトの０、つまり除去す
べきゼロコードにより元の同期コードが構成される。
【０１０１】さらに、Ｋ＝２のときには、同期コードの
うち、カウンタ値が１９以上の１９乃至２６に対応する
２バイトの０が除去されるとともに、残った同期コード
と、カウンタ値が８乃至１５に対応する０により元の同
期コードが構成され、Ｋ＝４のときには、同期コードの
うち、カウンタ値が９以上の９乃至１２に対応する２バ
イトの０が除去されるとともに、残った同期コードと、
カウンタ値が４乃至７に対応する０により元の同期コー
ドが構成される。
【０１０２】また、Ｋ＝８のときには、図７で説明した
ようにして、実質的に２バイトのゼロコードが除去され
る。
【０１０３】さらに、図１０（ｂ）に示すように、直前
の有効コード（有効符号）の最後の部分にくることが許
されたゼロの数が、例えば９個であるデータが入力され
た場合、スタッフィングスタートコードの同期コードの
ゼロの数（２３個）、バイトアラインをとるために付加
される最大のゼロの数（７個）、直前の有効コード（図
３）の最後の部分にくることが許されたゼロの数（９
個）、および１を加算した値は、４０（＝２３＋７＋
９）であるから、書き込み制御部６５においては、カウ
ンタ５５の計数値が、 Ｋ＝１のとき、４０（＝４０／１、但し小数点以下切り
捨て）以上、 Ｋ＝２のとき、２０（＝４０／２、但し小数点以下切り
捨て）以上、 Ｋ＝４のとき、１０（＝４０／４、但し小数点以下切り
捨て）以上、 Ｋ＝８のとき、５（＝４０／８、但し小数点以下切り捨
て）以上になると、Ｋ／Ｌ変換器６３のレジスタ群６２
の出力の書き込みがそれぞれ禁止され、これにより、図
１０（ａ）におけるときと同様に、ゼロコードが、実質
的に除去されることになる。
【０１０４】次に、図１１は、図１の画像符号化装置の
伝送データ制御回路８の第２実施例の構成を示すブロッ
ク図である。図中、図２における場合と対応する部分に
ついては、同一の符号を付してある。
【０１０５】この実施例においては、送信バッファ７よ
り出力されるデータがＮ／Ｍ変換器２１に供給され、そ
のＮビットを単位とするデータがＭビットを単位とする
データに変換されて、マルチプレクサ（ＭＵＸ）７２に
供給されるようになされている。このマルチプレクサ７
２にはまた、スタッフィングスタートコード発生回路２
４が出力するデータが供給されている。マルチプレクサ
７２は、コントローラ７１の出力に対応して切り換えら
れるようになされている。
【０１０６】この実施例では、マクロブロックに新無効
コードを付加する場合、そのフォーマットは図１２に示
すように定められている。即ち、図３の実施例では、新
無効コードを、スタッフィングスタートコードと、必要
なゼロコードおよびバイトアラインをとるためのコード
から構成するようにしたが、図１２の実施例では、無効
コードは、少なくとも１つのスタッフィングスタートコ
ードのみにより構成される。
【０１０７】従って、この場合、スタッフィングスター
トコードが、新無効コードとして必要な数だけ、データ
のバイトアラインをとることなく付加される（図１２に
おいては、２つのスタッフィングスタートコードが付加
されている）。
【０１０８】次に、図１３のフローチャートを参照し
て、その動作について説明する。図１１において、図１
２に示したスタッフィングスタートコードは、スタッフ
ィングスタートコード発生回路２４により発生され、コ
ントローラ７１は、送信バッファ７より供給される送信
バッファ情報に対応して、マルチプレクサ７２を制御す
る。
【０１０９】即ち、まずＮ／Ｍ変換器２１から供給され
たマクロブロックのデータがマルチプレクサ７２を介し
て伝送路に出力され（ステップＳ１１）、コントローラ
７１において、送信バッファ７より供給された送信バッ
ファ情報に基づいて、Ｎ／Ｍ変換器２１から供給された
マクロブロックのデータに新無効コードを付加する必要
があるか否かが判定される（ステップＳ１２）。そし
て、コントローラ７１において、Ｎ／Ｍ変換器２１から
供給されたマクロブロックのデータに新無効コードを付
加する必要がないと判定された場合、ステップＳ１１に
戻り、Ｎ／Ｍ変換器２１を介して送信バッファ７より次
に供給されるマクロブロックのデータがマルチプレクサ
７２を介して伝送路に出力される。
【０１１０】一方、コントローラ７１において、Ｎ／Ｍ
変換器２１から供給されたマクロブロックのデータに新
無効コードを付加する必要があると判定された場合、ス
タッフィングスタートコード発生回路２４から供給され
るデータを選択するように、マルチプレクサ７２が切り
換えられる。
【０１１１】そして、コントローラ７１において、Ｎ／
Ｍ変換器２１から供給されたマクロブロックのデータに
新無効コードを付加する必要がないと判定されるまで、
スタッフィングスタートコード発生回路２４から出力さ
れているスタッフィングスタートコードが、マルチプレ
クサ７２を介して伝送路に出力される（ステップＳ１２
およびＳ１３）。
【０１１２】その後、コントローラ７１において、Ｎ／
Ｍ変換器２１から供給されたマクロブロックのデータに
新無効コードを付加する必要がなくなったと判定された
場合、ステップＳ１１に戻り、Ｎ／Ｍ変換器２１側の出
力を選択するように、マルチプレクサ７２が切り換えら
れ、次のマクロブロックのデータが伝送路に出力され
る。
【０１１３】以上のように、送信バッファ７からの送信
バッファ情報（送信バッファ７におけるデータの蓄積量
に関する情報）に対応して、マクロブロックのデータが
アンダフローする恐れがあるときには、マルチプレクサ
７２が制御され、新無効コード（ここでは、少なくとも
１つのスタッフィングスタートコードのみからなる新無
効コード）が伝送路に出力される。
【０１１４】次に、図１４は、図１１に示す伝送データ
制御回路８により無効コードが付加された伝送データか
ら、無効コードを除去する無効コード除去回路３１の一
実施例の構成を示すブロック図である。図中、図６にお
ける場合と対応する部分については、同一の符号を付し
てある。
【０１１５】伝送されてきた画像データ（ビットストリ
ーム）は、Ｍ／８変換器５１に供給され、Ｍビット単位
のデータから８ビット単位のデータに変換される。Ｍ／
８変換器５１の出力は、マルチプレクサ８１およびデコ
ーダ８３に供給される。マルチプレクサ８１は、デコー
ダ８３からの制御信号のモードに基づいて、Ｍ／８変換
器５１の出力およびレジスタ群８２の出力のうちのいず
れか一方を、ビット単位で選択して出力する。マルチプ
レクサ８１の出力は、８ビットのレジスタ８２ａ乃至８
２ｄからなるレジスタ群８２に供給され、順次ラッチさ
れた後、８／Ｌ変換器５３、マルチプレクサ８１、およ
びデコーダ８３に供給される。
【０１１６】デコーダ８３には、Ｍ／８変換器５１の出
力およびレジスタ群８２の出力（レジスタ８２ｄの出
力）の他、レジスタ群８２のレジスタ８２ａ乃至８２ｃ
の出力が供給されるようになされている。デコーダ８３
は、Ｍ／８変換器５１の出力およびレジスタ８２ａ乃至
８２ｄの出力から、スタッフィングスタートコードを検
出する。そして、デコーダ８３は、スタッフィングスタ
ートコードを検出すると、所定のモードの制御信号をマ
ルチプレクサ８１に出力するとともに、検出信号を書き
込み制御部８４に出力する。
【０１１７】書き込み制御部８４は、デコーダ８３から
の検出信号に基づいて、８／Ｌ変換器５３の書き込み状
態を制御するようになされている。即ち、書き込み制御
部８４は、デコーダ８３からの検出信号を受信すると、
８／Ｌ変換器５３のレジスタ８２ｄの出力の書き込み
を、スタッフィングスタートコードの長さとしての４バ
イト分に対応する時間だけ禁止する。
【０１１８】次に、その動作について説明する。Ｍ／８
変換器５１において、入力されてきたＭビット単位のデ
ータは、Ｍ／８変換器５１で８ビット（１バイト）単位
のデータに変換され、マルチプレクサ８１を介してレジ
スタ群８２に供給されて、レジスタ８２ａ乃至８２ｄで
順次ラッチされる。
【０１１９】そして、Ｍ／８変換器５１からの８ビット
のデータＤ、およびレジスタ８２ａ乃至８２ｄでラッチ
された８ビットのデータＤＡ乃至ＤＤは、デコーダ８３
に入力される。デコーダ８３においては、Ｍ／８変換器
５１からの８ビットのデータＤ、およびレジスタ８２ａ
乃至８２ｄでラッチされた８ビットのデータＤＡ乃至Ｄ
Ｄの合計４０ビットのデータから、図１２に示す新無効
コードを構成するスタッフィングスタートコードが次の
ようにして検出される。
【０１２０】即ち、デコーダ８３は、例えば図１５に示
すように、デコード部９１ａ乃至９１ｈ、エンコード部
９２、およびＯＲゲート９３から構成される。デコード
部９１ａには、Ｍ／８変換器５１からの８ビットのデー
タＤ、およびレジスタ８２ａ乃至８２ｄでラッチされた
８ビットのデータＤＡ乃至ＤＤのうちの、レジスタ８２
ａ乃至８２ｄでラッチされた８ビットのデータＤＡ乃至
ＤＤが入力される。
【０１２１】ここで、以下、８ビットのデータＤ（Ｄ
Ａ，ＤＢ，ＤＣ，ＤＤも同様）の各ビットを、ＭＳＢか
ら順次Ｄ［７］，Ｄ［６］，Ｄ［５］，Ｄ［４］，Ｄ
［３］，Ｄ［２］，Ｄ［１］，Ｄ［０］と表す。さら
に、８ビットのデータＤのビットＤ［Ｘ］乃至Ｄ
［Ｘ'］からなるデータをＤ［Ｘ'：Ｘ］（但し、Ｘ'＞
Ｘ）と表す。従って、例えばデータＤそのものを表す場
合、以下、Ｄ［７：０］と示す。
【０１２２】デコード部９１ａにおいては、レジスタ８
２ａ乃至８２ｄでそれぞれラッチされた８ビットのデー
タＤＡ［７：０］乃至ＤＤ［７：０］を、ＭＳＢから、
ＤＤ［７：０］，ＤＣ［７：０］，ＤＢ［７：０］，Ｄ
Ａ［７：０］の順で並べた３２ビットのデータ（以下、
データ｛ＤＤ［７：０］，ＤＣ［７：０］，ＤＢ［７：
０］，ＤＡ［７：０］｝と記載する）と、図１２に示す
３２ビットを１単位とするスタッフィングスタートコー
ドとがマッチングされる。
【０１２３】そして、データ｛ＤＤ［７：０］，ＤＣ
［７：０］，ＤＢ［７：０］，ＤＡ［７：０］｝とスタ
ッフィングスタートコードとのマッチングがとれた場
合、デコーダ９１ａおいて、ＨおよびＬレベルのうち
の、例えばＨレベルがエンコード部９２およびＯＲゲー
ト９３に出力される。
【０１２４】また、デコード部９１ｂには、Ｍ／８変換
器５１からの８ビットのデータＤ［７：０］、およびレ
ジスタ８２ａ乃至８２ｄでラッチされた８ビットのデー
タＤＡ［７：０］乃至ＤＤ［７：０］のうちの、データ
｛ＤＤ［６：０］，ＤＣ［７：０］，ＤＢ［７：０］，
ＤＡ［７：０］，Ｄ［７］｝が入力される。
【０１２５】デコード部９１ｂにおいては、データ｛Ｄ
Ｄ［６：０］，ＤＣ［７：０］，ＤＢ［７：０］，ＤＡ
［７：０］，Ｄ［７］｝が、図１２に示す３２ビットを
１単位とするスタッフィングスタートコードとマッチン
グされ、データ｛ＤＤ［７：０］，ＤＣ［７：０］，Ｄ
Ｂ［７：０］，ＤＡ［７：０］｝とスタッフィングスタ
ートコードとのマッチングがとれた場合、ＨおよびＬレ
ベルのうちの、例えばＨレベルがエンコード部９２およ
びＯＲゲート９３に出力される。
【０１２６】以下、同様にして、デコード部９１ｃ乃至
デコード部９１ｈにおいては、 データ｛ＤＤ［５：０］，ＤＣ［７：０］，ＤＢ［７：
０］，ＤＡ［７：０］，Ｄ［７：６］｝、 データ｛ＤＤ［４：０］，ＤＣ［７：０］，ＤＢ［７：
０］，ＤＡ［７：０］，Ｄ［７：５］｝、 データ｛ＤＤ［３：０］，ＤＣ［７：０］，ＤＢ［７：
０］，ＤＡ［７：０］，Ｄ［７：４］｝、 データ｛ＤＤ［２：０］，ＤＣ［７：０］，ＤＢ［７：
０］，ＤＡ［７：０］，Ｄ［７：３］｝、 データ｛ＤＤ［１：０］，ＤＣ［７：０］，ＤＢ［７：
０］，ＤＡ［７：０］，Ｄ［７：２］｝、または データ｛ＤＤ［０］，ＤＣ［７：０］，ＤＢ［７：
０］，ＤＡ［７：０］，Ｄ［７：１］｝が、図１２に示
す３２ビットを１単位とするスタッフィングスタートコ
ードとそれぞれマッチングされ、マッチングがとれた場
合には、ＨおよびＬレベルのうちの、例えばＨレベルが
エンコード部９２およびＯＲゲート９３に出力される。
【０１２７】即ち、デコード部９１ａ乃至９１ｈにおい
ては、Ｍ／８変換器５１から順次出力された、５つの８
ビット単位のデータからなる４０ビットのデータ（デー
タ｛ＤＤ［７：０］，ＤＣ［７：０］，ＤＢ［７：
０］，ＤＡ［７：０］，Ｄ［７：０］｝）の、上位３２
ビットのビット列、上位２ビット目から３２ビットのビ
ット列、・・・、上位８ビット目から３２ビットのビッ
ト列と、３２ビットのスタッフィングスタートコードと
のマッチングがそれぞれとられる。
【０１２８】デコーダ９１ａ乃至９１ｈの出力がいずれ
もＬレベルである場合、即ちＭ／８変換器５１から順次
出力された、５つの８ビット単位のデータからなる４０
ビットのデータにスタッフィングスタートコードが含ま
れていない場合、エンコーダ９２は、モード０の制御信
号をマルチプレクサ８１（図１４）に出力する。この場
合、マルチプレクサ８１においては、Ｍ／８変換器５１
の出力が選択され、レジスタ群８２に供給される。
【０１２９】従って、Ｍ／８変換器５１から順次出力さ
れた、５つの８ビット単位のデータからなる４０ビット
のデータにスタッフィングスタートコードが含まれてい
ない場合、Ｍ／８変換器５１の出力が、マルチプレクサ
８１およびレジスタ群８２を介して８／Ｌ変換器５３に
順次出力されることになる。
【０１３０】デコード部９１ａの出力がＨレベルになっ
た場合、即ちＭ／８変換器５１から順次出力された、５
つの８ビット単位のデータからなる４０ビットのデータ
の上位３２ビットがスタッフィングスタートコードであ
る場合、エンコーダ９２において、モード０の制御信号
がマルチプレクサ８１に出力されるとともに、ＯＲゲー
ト９３において、その出力がＨレベルにされ、検出信号
として書き込み制御部８４に供給される。
【０１３１】この場合、マルチプレクサ８１において、
Ｍ／８変換器５１の出力が選択され、レジスタ群８２に
供給されるとともに、書き込み制御部８４において、８
／Ｌ変換器５３のレジスタ群８２の出力の書き込みが、
スタッフィングスタートコードの長さとしての４バイト
（３２ビット）分だけ禁止される。
【０１３２】従って、この場合、Ｍ／８変換器５１から
順次出力された４０ビットのデータのうちの、８ビット
単位でレジスタ８２ｄ乃至８２ａにラッチされている上
位３２ビット、即ちスタッフィングスタートコードが除
去されることになる。
【０１３３】また、デコード部９１ｂの出力がＨレベル
になった場合、即ちＭ／８変換器５１から順次出力され
た、５つの８ビット単位のデータからなる４０ビットの
データの上位２ビット目から３２ビットがスタッフィン
グスタートコードである場合、エンコーダ９２におい
て、モード１の制御信号がマルチプレクサ８１に出力さ
れるとともに、ＯＲゲート９３において、その出力がＨ
レベルにされ、検出信号として書き込み制御部８４に供
給される。
【０１３４】マルチプレクサ８１は、モード１の制御信
号を受信すると、まずレジスタ８２ｄでラッチされたデ
ータＤＤ［７：０］の上位１ビット（モードと同一の数
のビット数）ＤＤ［７］だけを選択し、その後、Ｍ／８
変換器８より出力されるデータＤ［７：０］の下位７ビ
ット（８ビットからモードを減算した数と同一の数のビ
ット数）Ｄ［６：０］を選択して、合計８ビットのデー
タをレジスタ８２ａに供給する。
【０１３５】即ち、レジスタ８２ａには、データ｛ＤＤ
［７］，Ｄ［６：０］｝が供給される。
【０１３６】同時に、書き込み制御部８４において、８
／Ｌ変換器５３のレジスタ群８２の出力の書き込みが、
スタッフィングスタートコードの長さとしての４バイト
（３２ビット）分だけ禁止される。
【０１３７】従って、この場合、Ｍ／８変換器５１から
順次出力された４０ビットのデータ｛ＤＤ［７：０］，
ＤＣ［７：０］，ＤＢ［７：０］，ＤＡ［７：０］，Ｄ
［７：０］｝のうちの、レジスタ８２ｄ乃至８２ａにラ
ッチされている上位３２ビット｛ＤＤ［７：０］，ＤＣ
［７：０］，ＤＢ［７：０］，ＤＡ［７：０］｝が除去
されるとともに、上述したデータ｛ＤＤ［７］，Ｄ
［６：０］｝が、マルチプレクサ８１からレジスタ８２
ａに出力される。
【０１３８】即ち、Ｍ／８変換器５１から順次出力され
た４０ビットのデータ｛ＤＤ［７：０］，ＤＣ［７：
０］，ＤＢ［７：０］，ＤＡ［７：０］，Ｄ［７：
０］｝から、スタッフィングスタートコードとしての上
位２ビット目からの３２ビットのデータ｛ＤＤ［６：
０］，ＤＣ［７：０］，ＤＢ［７：０］，ＤＡ［７：
０］，Ｄ［７］｝が除去されたデータ｛ＤＤ［７］，Ｄ
［６：０］｝が、マルチプレクサ８１からレジスタ８２
ａに出力されることになる。
【０１３９】さらに、デコード部９１ｃの出力がＨレベ
ルになった場合、即ちＭ／８変換器５１から順次出力さ
れた、５つの８ビット単位のデータからなる４０ビット
のデータの上位３ビット目から３２ビットがスタッフィ
ングスタートコードである場合、エンコーダ９２におい
て、モード２の制御信号がマルチプレクサ８１に出力さ
れるとともに、ＯＲゲート９３において、その出力がＨ
レベルにされ、検出信号として書き込み制御部８４に供
給される。
【０１４０】マルチプレクサ８１において、モード２の
制御信号が受信されると、レジスタ８２ｄでラッチされ
たデータＤＤ［７：０］の上位２ビットＤＤ［７：６］
が選択され、その後、Ｍ／８変換器８より出力されるデ
ータＤ［７：０］の下位７ビットＤ［６：０］が選択さ
れて、合計８ビットのデータがレジスタ８２ａに供給さ
れる。
【０１４１】即ち、レジスタ８２ａには、データ｛ＤＤ
［７：６］，Ｄ［５：０］｝が供給される。
【０１４２】同時に、書き込み制御部８４において、８
／Ｌ変換器５３のレジスタ群８２の出力の書き込みが、
スタッフィングスタートコードの長さとしての４バイト
（３２ビット）分だけ禁止される。
【０１４３】従って、この場合、Ｍ／８変換器５１から
順次出力された４０ビットのデータ｛ＤＤ［７：０］，
ＤＣ［７：０］，ＤＢ［７：０］，ＤＡ［７：０］，Ｄ
［７：０］｝のうちの、レジスタ８２ｄ乃至８２ａにラ
ッチされている上位３２ビット｛ＤＤ［７：０］，ＤＣ
［７：０］，ＤＢ［７：０］，ＤＡ［７：０］｝が除去
されるとともに、上述したデータ｛ＤＤ［７：６］，Ｄ
［５：０］｝が、マルチプレクサ８１からレジスタ８２
ａに出力される。
【０１４４】即ち、Ｍ／８変換器５１から順次出力され
た４０ビットのデータ｛ＤＤ［７：０］，ＤＣ［７：
０］，ＤＢ［７：０］，ＤＡ［７：０］，Ｄ［７：
０］｝から、スタッフィングスタートコードとしての上
位３ビット目からの３２ビットのデータ｛ＤＤ［５：
０］，ＤＣ［７：０］，ＤＢ［７：０］，ＤＡ［７：
０］，Ｄ［７：６］｝が除去されたデータ｛ＤＤ［７：
６］，Ｄ［５：０］｝が、マルチプレクサ８１からレジ
スタ８２ａに出力されることになる。
【０１４５】以下同様にして、デコード部９１ａ乃至９
１ｈのいずれかの出力がＨレベルになった場合には、レ
ジスタ８２ａ乃至８２ｄにラッチされているデータの、
８／Ｌ変換回路５３への書き込みが禁止されるととも
に、マルチプレクサ８１への入力がビット単位で選択さ
れ、これにより、Ｍ／８変換器５１から、８ビット単位
で順次出力された４０ビットのデータのスタッフィング
スタートコードが除去される。
【０１４６】なお、図１５において、エンコード部９２
の左の部分に付してある数字は、そこに、デコード部９
１ａ乃至９１ｈからＨレベルが入力された場合に出力さ
れる制御信号のモードを表す。
【０１４７】次に、図１６は、図１２に示す伝送データ
から、新無効コードとしての２つのスタッフィングスタ
ートコードが除去される場合のタイミングチャートを示
している。Ｍ／８変換器５１より出力されたデータ（図
１６（ｂ））は、マルチプレクサ８１を介してレジスタ
群８２に供給され、レジスタ群８２においては、Ｍ／８
変換器５１より出力されたデータが、クロック（図１６
（ａ））のタイミングで、レジスタ８２ａ乃至８２ｄに
順次ラッチされる（図１６（ｃ）乃至（ｆ））。
【０１４８】そして、図１６における場合、クロックＴ
５（図１６（ａ））において、Ｍ／８変換器５１から順
次出力された、５つの８ビット単位のデータからなる４
０ビットのデータ｛ＤＤ［７：０］，ＤＣ［７：０］，
ＤＢ［７：０］，ＤＡ［７：０］，Ｄ［７：０］｝か
ら、１つ目のスタッフィングコードとしての上位８ビッ
ト目からの３２ビットのデータ｛ＤＤ［０］，ＤＣ
［７：０］，ＤＢ［７：０］，ＤＡ［７：０］，Ｄ
［７：１］｝が検出される。
【０１４９】従って、この場合、デコーダ８３のデコー
ド部９１ｈの出力がＨレベルになり、エンコーダ９２に
おいて、モード７の制御信号がマルチプレクサ８１に出
力されるとともに、ＯＲゲート９３において、その出力
がＨレベル（図１６（ｇ））にされ、検出信号として書
き込み制御部８４に供給される。
【０１５０】マルチプレクサ８１は、モード７の制御信
号を受信すると、まずレジスタ８２ｄでラッチされたデ
ータＤＤ［７：０］の上位７ビットＤＤ［７：１］だけ
を選択し（図１６（ｉ））、レジスタ８２ａに供給した
後（図中、矢印Ｐで示す部分）、Ｍ／８変換器８より出
力されるデータＤ［７：０］の下位１ビットＤ［０］を
選択して、８ビットのデータをレジスタ８２ａに供給す
る（図中、矢印Ｐ'で示す部分）。
【０１５１】即ち、レジスタ８２ａには、レジスタ８２
ｄでラッチされていたデータＤＤ［７：０］（図１６
（ｆ））のうちの、有効コード（画像データ）（図中、
＊印で示す部分）としての上位７ビットＤＤ［７：１］
と、Ｍ／８変換器８より出力されるデータＤ［７：０］
（図１６（ｂ））の下位１ビットＤ［０］からなるデー
タ｛ＤＤ［７：１］，Ｄ［６］｝（図１６（ｃ））が供
給される。
【０１５２】同時に、書き込み制御部８４において、８
／Ｌ変換器５３のレジスタ８２ｄの出力（図１６
（ｆ））の書き込みが、スタッフィングスタートコード
の長さとしての４バイト（３２ビット）分、即ちクロッ
クＴ５乃至Ｔ８の間だけ禁止され、（図１６（ｈ））、
１つめのスタッフィングスタートコードが除去される。
【０１５３】この間（クロックＴ５乃至Ｔ８の間）、レ
ジスタ８２ａに供給されたデータ｛ＤＤ［７：１］，Ｄ
［６］｝は、レジスタ８２ａ乃至８２ｃに順次ラッチさ
れ、クロックＴ９においては、レジスタ８２ｄにラッチ
される。
【０１５４】そして、このクロックＴ９（図１６
（ａ））では、Ｍ／８変換器５１から順次出力された、
５つの８ビット単位のデータからなる４０ビットのデー
タ｛ＤＤ［７：０］，ＤＣ［７：０］，ＤＢ［７：
０］，ＤＡ［７：０］，Ｄ［７：０］｝から、２つ目の
スタッフィングコードとしての上位８ビット目からの３
２ビットのデータ｛ＤＤ［０］，ＤＣ［７：０］，ＤＢ
［７：０］，ＤＡ［７：０］，Ｄ［７：１］｝が検出さ
れる。
【０１５５】従って、この場合、デコーダ８３のデコー
ド部９１ｈの出力がＨレベルになり、エンコーダ９２に
おいて、モード７の制御信号がマルチプレクサ８１に出
力されるとともに、ＯＲゲート９３において、その出力
がＨレベル（図１６（ｇ））にされ、検出信号として書
き込み制御部８４に供給される。
【０１５６】マルチプレクサ８１は、モード７の制御信
号を受信すると、まずレジスタ８２ｄでラッチされたデ
ータＤＤ［７：０］の上位７ビットＤＤ［７：１］だけ
を選択し（図１６（ｉ））、レジスタ８２ａに供給した
後（図中、矢印Ｑで示す部分）、Ｍ／８変換器８より出
力されるデータＤ［７：０］の下位１ビットＤ［０］を
選択して、８ビットのデータをレジスタ８２ａに供給す
る（図中、矢印Ｑ'で示す部分）。
【０１５７】即ち、レジスタ８２ａには、レジスタ８２
ｄでラッチされていたデータＤＤ［７：０］（図１６
（ｆ））のうちの、有効コード（画像データ）（図中、
＊印で示す部分）としての上位７ビットＤＤ［７：１］
と、Ｍ／８変換器８より出力されるデータＤ［７：０］
（図１６（ｂ））の下位１ビットＤ［０］からなるデー
タ｛ＤＤ［７：１］，Ｄ［６］｝（図１６（ｃ））が供
給される。
【０１５８】同時に、書き込み制御部８４において、８
／Ｌ変換器５３のレジスタ８２ｄの出力（図１６
（ｆ））の書き込みが、スタッフィングスタートコード
の長さとしての４バイト（３２ビット）分、即ちクロッ
クＴ９乃至Ｔ１２の間だけ禁止され（図１６（ｈ））、
２つめのスタッフィングスタートコードが除去される。
【０１５９】この間（クロックＴ９乃至Ｔ１２の間）、
レジスタ８２ａに供給されたデータ｛ＤＤ［７：１］，
Ｄ［６］｝は、レジスタ８２ａ乃至８２ｃに順次ラッチ
され、クロックＴ１３においては、レジスタ８２ｄにラ
ッチされる。
【０１６０】そして、このクロックＴ１３において、８
／Ｌ変換器５３のレジスタ８２ｄの出力（図１６
（ｆ））の書き込みの禁止が解除され、レジスタ８２ｄ
の出力（図１６（ｆ））が８／Ｌに書き込まれ、Ｌビッ
ト単位のデータに変換されて、受信バッファ３２へ供給
される。
【０１６１】即ち、新無効データとしての２つのスタッ
フィングスタートコードが除去された伝送データ、即ち
符号化された画像データ（図１６（ｆ）のクロックＴ１
３およびＴ１４における＊で示す部分）のみが受信バッ
ファ３２へ供給される。
【０１６２】以上のように、図１４に示す無効コード除
去回路３１によれば、バイトアラインのとれていない伝
送データから、少なくとも１つのスタッフィングスター
トコードだけからなる新無効コードを除去することがで
きる。
【０１６３】さらに、伝送データからの、少なくとも１
つのスタッフィングスタートコードだけからなる新無効
コードの除去は、Ｍビット単位で伝送されたデータをＫ
ビット単位のデータに変換して行うことができる。
【０１６４】この場合、無効コード除去回路３１は、例
えば図１７に示すように構成される。なお、図中、図１
４における場合と対応する部分については、同一の符号
を付してある。
【０１６５】Ｍ／Ｋ変換器１０４は、入力されたＭビッ
ト単位の伝送データを、Ｋビット単位のデータに変換
し、マルチプレクサ８１およびデコーダ１０２に出力す
る。レジスタ群１０１は、シリアルに接続されたＰ個の
Ｋビットのレジスタ（図示せず）で構成され、マルチプ
レクサ８１の出力をクロック周期のＰ倍だけ遅延してＫ
／Ｌ変換器６３、マルチプレクサ８１、およびデコーダ
１０２に供給する。
【０１６６】但し、この場合、Ｐは、スタッフィングス
タートコードの長さ（３２ビット）を、Ｋで除算し、小
数点以下を切り上げた値で定義される。
【０１６７】デコーダ１０２は、Ｍ／Ｋ変換器１０４の
出力およびレジスタ群１０１を構成するＰ個のレジスタ
それぞれにラッチされたデータからなるビット列から、
スタッフィングスタートコードを検出する。そして、デ
コーダ１０２は、Ｍ／Ｋ変換器１０４の出力およびレジ
スタ群１０１を構成するＰ個のレジスタそれぞれの出力
からなるビット列から、スタッフィングスタートコード
を検出した場合、検出信号を書き込み制御部１０３に出
力するとともに、所定のモードの制御信号をマルチプレ
クサ８１に出力する。
【０１６８】書き込み回路１０３は、デコーダ１０２か
らの検出信号に基づいて、Ｋ／Ｌ変換器６３のレジスタ
群１０１の出力（レジスタ群１０１を構成するレジスタ
のうちの最終団のレジスタとしてのＰ個目のレジスタの
出力）の書き込みを制御する。
【０１６９】以上のように構成される無効コード除去回
路３１においては、まずＭ／Ｋ変換器１０４が、入力さ
れたＭビット単位の伝送データを、Ｋビット単位のデー
タに変換する。Ｍ／Ｋ変換器１０４の出力は、デコーダ
１０２に入力されるとともに、マルチプレクサ８１を介
してレジスタ群１０１に入力される。
【０１７０】レジスタ群１０１では、Ｋビット単位のデ
ータが、内蔵するＰ個のレジスタで順次ラッチされ、Ｋ
／Ｌ変換器６３およびマルチプレクサ８１に出力され
る。
【０１７１】また、レジスタ群１０１を構成するＰ個の
レジスタそれぞれの出力は、Ｍ／Ｋ変換回路の出力とと
もにデコーダ１０２に供給される。
【０１７２】デコーダ１０２においては、Ｍ／Ｋ変換器
１０４の出力およびレジスタ群１０１を構成するＰ個の
レジスタそれぞれの出力からなるビット列から、スタッ
フィングスタートコードが検出される。そして、デコー
ダ１０２において、Ｍ／Ｋ変換器１０４の出力およびレ
ジスタ群１０１を構成するＰ個のレジスタそれぞれの出
力からなるビット列から、スタッフィングスタートコー
ドが検出された場合、検出信号が書き込み制御部１０３
に出力されるとともに、Ｍ／Ｋ変換器１０４の出力およ
びレジスタ群１０１を構成するＰ個のレジスタそれぞれ
の出力からなるビット列から、スタッフィングスタート
コードを検出した位置に関する検出位置情報（レジスタ
群１０１を構成するＰ個のレジスタそれぞれにラッチさ
れたデータを、その最終団のレジスタにラッチされたデ
ータを最上位にして順次並べ、Ｍ／Ｋ変換器１０４の出
力を最下位に付加した（Ｐ＋１）×Ｋビットのデータの
上位何ビット目からの３２ビットがスタッフィングスタ
ートコードであったかを示す情報）をモード番号とする
制御信号がマルチプレクサ８１に出力される。
【０１７３】マルチプレクサ８１では、デコーダ１０２
からの制御信号のモード（モード番号）に基づいて、Ｍ
／Ｋ変換器１０４の出力およびレジスタ群１０１の出力
（レジスタ群１０１を構成するレジスタのうちの最終団
のレジスタとしてのＰ個目のレジスタの出力）のいずれ
かが、図１４における場合と同様にしてビット単位で選
択され、レジスタ群１０１に出力される。
【０１７４】即ち、これにより、レジスタ群１０１を構
成するレジスタのうちのＰ個目のレジスタに、スタッフ
ィングスタートコードの直前の有効コードがラッチされ
ていた場合には、その有効コードが、スタッフィングス
タートコードの直後に移動されることになる。
【０１７５】同時に、書き込み回路１０３において、デ
コーダ１０２からの検出信号が受信されると、Ｋ／Ｌ変
換器６３のレジスタ群１０１の出力（レジスタ群１０１
を構成するレジスタのうちの最終団のレジスタとしての
Ｐ個目のレジスタの出力）の書き込みが、スタッフィン
グスタートコードの長さとしての４バイト分だけ禁止さ
れ、これによりスタッフィングスタートコードが除去さ
れる。
【０１７６】なお、Ｋ＝１の場合、伝送データにおける
スタッフィングスタートコードと、有効コードは、レジ
スタ群１０１を構成するＫビット、即ち１ビットのレジ
スタで、独立にラッチされるようになるので、スタッフ
ィングスタートコードと、有効コードは、いわば既に分
離されていることになり、マルチプレクサ８１、信号線
１０５、および１０６は設けずに済むようになる。
【０１７７】また、この場合、Ｐの値は、スタッフィン
グスタートコードをＫで除算し、さらに１を減算した
値、即ちこの実施例においては３１となる。
【０１７８】なお、本実施例においては、スライスある
いはピクチャ単位に付加される新無効コードのフォーマ
ットは、マクロブロック単位に付加される新無効コード
のフォーマットと、同一のフォーマットとされている。
【０１７９】従って、スライス単位あるいはピクチャ単
位に付加された新無効コードが存在する場合において
は、その新無効コードは、マクロブロック単位に付加さ
れた新無効コードと同様にして、無効コード除去回路３
１において除去される。
【０１８０】
【発明の効果】以上の如く、本発明の画像復号化装置に
よれば、無効コードが、ユニークパターンの同期コード
とスタッフィングコードとからなるスタッフィングスタ
ートコードを含んで構成されるので、復号処理を開始す
る前に無効コードを容易に除去することが可能となり、
復号処理を効率的に行うことができ、表示画像が途中で
途切れるようなことが防止される。
【０１８１】
【０１８２】
【０１８３】
【０１８４】本発明の画像符号化装置によれば、無効コ
ードが、ユニークパターンの同期コードとスタッフィン
グコードとからなるスタッフィングスタートコードを含
んで構成されるので、復号処理を開始する前に無効デー
タを容易に除去することが可能となる。
【０１８５】
【０１８６】
【０１８７】
【０１８８】
【０１８９】
【図面の簡単な説明】
【図１】本発明の画像符号化装置の一実施例の構成を示
すブロック図である。
【図２】図１の伝送データ制御回路８の一実施例の構成
を示すブロック図である。
【図３】図２のスタッフィングスタートコード発生回路
２４が発生するスタッフィングスタートコードのフォー
マットを説明する図である。
【図４】図２のコントローラ２６の動作を説明するフロ
ーチャートである。
【図５】本発明の画像復号化装置の一実施例の構成を示
すブロック図である。
【図６】図５の無効コード除去回路３１の一実施例の構
成を示すブロック図である。
【図７】図６の無効コード除去回路３１の実施例の動作
を説明するタイミングチャートである。
【図８】図６の８／Ｌ変換器５３の書き込み動作を説明
する図である。
【図９】図５の無効コード除去回路３１の第２実施例の
構成を示すブロック図である。
【図１０】図９の無効コード除去回路３１の実施例の動
作を説明するための図である。
【図１１】図１の伝送データ制御回路８の第２実施例の
構成を示すブロック図である。
【図１２】図１１の伝送データ制御回路８の実施例によ
り新無効コードが付加された伝送データを示す図であ
る。
【図１３】図１１のコントローラ７１の動作を説明する
フローチャートである。
【図１４】図５の無効コード除去回路３１の第３実施例
の構成を示すブロック図である。
【図１５】図１４のデコーダ８３のより詳細を示すブロ
ック図である。
【図１６】図１４の無効コード除去回路３１の実施例の
動作を説明するタイミングチャートである。
【図１７】図４の無効コード除去回路３１の第４実施例
の構成を示すブロック図である。
【図１８】従来の画像符号化装置の一例の構成を示すブ
ロック図である。
【図１９】画像データの構造を説明する図である。
【図２０】従来のスライスに付加する無効コードのフォ
ーマットを説明する図である。
【図２１】従来のマクロブロックに付加する無効コード
のフォーマットを説明する図である。
【図２２】図１８の伝送データ制御回路１１１の構成例
を示すブロック図である。
【図２３】従来の画像復号化装置の一例の構成を示すブ
ロック図である。
【符号の説明】
８ 伝送データ制御回路 ２１ Ｎ／Ｍ変換器 ２２ マルチプレクサ ２３ 調整データ発生回路 ２４ スタッフィングスタートコード発生回路 ２５ マルチプレクサ ２６ コントローラ ３１ 無効コード除去回路 ５１ Ｍ／８変換器 ５２ レジスタ ５３ ８／Ｌ変換器 ５４ ゼロ検出回路 ５５ カウンタ ５６ 書き込み制御部 ７１ コントローラ ７２，８１ マルチプレクサ ８２ レジスタ群 ８３ デコーダ ８４ 書き込み制御部 ９１ａ乃至９１ｈ デコード部 ９２ エンコード部

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 伝送されてきた圧縮画像データを一時的
    に記憶する記憶手段と、 前記記憶手段に記憶された圧縮画像データを復号処理の
    進行状況に対応して読み出し、画像のフレーム周期と等
    しいか、それより短い時間内に１フレーム分の画像デー
    タを復号する復号化手段と、 伝送されてきた圧縮画像データから、データの欠落を防
    止するために付加された無効コードを除去して出力する
    除去手段と、 前記除去手段より出力される前記圧縮画像データを、 前
    記記憶手段に供給する供給手段とを備え、 前記無効コードは、ユニークパターンの同期コードとス
    タッフィングコードとからなるスタッフィングスタート
    コードを含んで構成される こと を特徴とする画像復号化
    装置。
  2. 【請求項２】 前記除去手段は、前記圧縮画像データを書き込む書き込み手段と、 前記圧縮画像データの論理が０であるものを検出し、論
    理が０の前記圧縮画像データを検出したときに検出信号
    を出力する検出手段と、 前記検出手段より出力される検出信号をカウントし、そ
    のカウント値を出力するカウント手段と、 前記カウント手段より出力されるカウント値に応じて、
    前記書き込み手段による前記圧縮画像データの書き込み
    を制御する制御手段とを有し、 前記カウント手段より出力されるカウント値が所定値に
    なったときに、前記制御手段が、前記書き込み手段によ
    る前記圧縮画像データの書き込みを禁止することによ
    り、前記圧縮画像データから前記無効コードを除去する
    ことを特徴とする請求項１に記載の画像復号化装置。
  3. 【請求項３】 前記無効コードは、 １つの前記スタッフィングスタートコードに、論理０よ
    りなる調整データを加えて構成されることを特徴とする
    請求項１に記載の画像復号化装置。
  4. 【請求項４】 前記無効コードは、 少なくとも１つの前記スタッフィングスタートコードの
    みにより構成されることを特徴とする１に記載の画像復
    号化装置。
  5. 【請求項５】 前記圧縮画像データは、画像をマクロブ
    ロック単位で圧縮符号化したものであり、 前記同期コードは、すべてのビットが論理０よりなる２
    バイトのデータと、ＬＳＤが論理１で、他のビットがす
    べて論理０の１バイトのデータとの、合計で３バイトの
    データで構成され、 前記スタッフィングコードは、前記マクロブロックのデ
    ータの属性に関する情報で構成されることを特徴とする
    請求項１に記載の画像復号化装置。
  6. 【請求項６】 １フレームの画像データを所定の数のラ
    インよりなるスライスに分割する分割手段と、 前記スライスを所定の数のマクロブロックに分割して圧
    縮符号化するとともに、前記画像データが不足すると
    き、前記マクロブロックのデータに、データの欠落を防
    止するための無効コードを付加する付加手段と を備える
    画像符号化装置において、前記無効コードは、ユニークパターンの同期コードとス
    タッフィングコードとからなるスタッフィングスタート
    コードを含んで構成される こと を特徴とする画像符号化
    装置。
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