JP3294041B2

JP3294041B2 - 半導体装置

Info

Publication number: JP3294041B2
Application number: JP04261295A
Authority: JP
Inventors: 匡飯島; 恭一須黒; 寿子小野; 泰志赤坂; 新一中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-02-21
Filing date: 1995-02-08
Publication date: 2002-06-17
Anticipated expiration: 2017-06-17
Also published as: KR100203536B1; DE19505947A1; JPH08139092A; US5903053A; DE19505947B4

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係わり、
特に電極や配線におけるバリアメタル層の改良をはかっ
た半導体装置に関する。また本発明は、多結晶シリコン
上に高融点金属珪化物を積層したポリサイド構造の電極
や配線を有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来、配線層と別の配線層若しくは素子
を電気的にコンタクトする部分には、バリアメタルと呼
ばれる層を挟んでコンタクトする方法が採られてきてい
る。これは、配線同士若しくは素子と配線との間の反
応，拡散を防ぎ、良好で信頼性の高いコンタクトを得る
ことを目的としている。また、このバリアメタル層は、
コンタクト部分に限らず、絶縁膜の上に配線や電極を形
成する際にも用いられている。

【０００３】現在、バリアメタルの材料として、ＴｉＮ
やＴｉＷ等が用いられている。これらの材料はスパッタ
リング法等で成膜され、作成された膜は多結晶体であ
り、かつ下地膜と垂直に結晶粒界が存在する柱状晶であ
る。従って、拡散を防止したい方向に拡散を生じやすい
結晶粒界が存在し、バリア性を確保するためには不向き
な構造となっている。

【０００４】また、素子の高性能化のために配線層の低
抵抗化が望まれている。そのために今後のバリアメタル
層は、一層の薄膜化により低抵抗化を実現しなければな
らない。薄膜化したバリアメタル層のバリア性は、厚膜
のものよりも劣化する。従って、現在用いられているバ
リアメタル層の形成方法では、バリア性が不十分になる
と予想される。さらに、完全なバリア性を得るために
は、単結晶体の薄膜を用いる必要がある。しかしなが
ら、全く欠陥のない単結晶体の薄膜を作成することは、
非常に難しく現在の技術では実現不可能である。

【０００５】また、従来のゲート電極には多結晶シリコ
ンが用いられているが、その電気的抵抗が高いために素
子の寄生抵抗を増大させ、素子特性の劣化を招いてい
た。そのため、抵抗の低い材料として、金属又はシリサ
イドを用いようと試みている。しかしながら、金属膜を
ゲート絶縁膜上に成膜する場合、通常のスパッタリング
等の成膜では多結晶体となるために、結晶面が単一では
なく、それぞれの結晶面により仕事関数に差が生じる。
このため、ゲート絶縁膜下の半導体に及ぼす仕事関係差
が一定でなくなり、しきい値電圧が安定せず素子として
使用できない。

【０００６】例えば、Ｗ膜をゲート電極として用いる場
合、Ｗの面方位（１１０），（１００），（１１１）に
対して仕事関数は５．２５ｅＶ，４．６３ｅＶ，４．４
７ｅＶと変化する。従って、ゲート絶縁膜と接触するＷ
膜の底面は同一の面方位であることが、トランジスタの
しきい値制御の点で重要である。

【０００７】また最近では、ゲート構造として多結晶シ
リコンの上に、より抵抗が低く比較的耐熱性に優れたＭ
ｏＳｉ_x，ＷＳｉ_x等の高融点金属珪化物を積層したポ
リサイド構造が一般的に用いられるようになった。これ
らの高融点金属珪化物は多結晶シリコンを用いたプロセ
スに良く対応し、ポリサイド構造を導入しても多くの変
更を要しないという点でも非常に優れている。

【０００８】例えば、多結晶シリコンをゲート電極の形
状に加工した後に酸化し、ゲート端の酸化膜厚を厚くす
ることで、ゲート耐圧や長期の信頼性が向上することは
良く知られている。このような工程で多結晶シリコンと
同時に高融点金属珪化物が酸化されてもその組成が化学
量論的組成よりもＳｉが過剰ならば表面には金属酸化物
は形成されずＳｉＯ₂が形成される。

【０００９】しかし、そのためには前述の通り高融点金
属珪化物の組成を化学量論的な組成よりＳｉ過剰に保つ
必要がある。酸化によりＳｉが消費され、組成がより金
属成分過剰になる。この組成変化は、ポリサイドの配線
幅が細くなるに伴い大きくなる。初期組成がＷＳｉ_2.50
とＷＳｉ_2.65であるＷＳｉ_x膜３００ｎｍを用いて、表
面に８５ｎｍのＳｉＯ₂を形成した時のＷＳｉ_x膜の平
均組成を線幅に対してプロットしたのが図３３である。

【００１０】配線幅が０．８μｍ以下になると組成が化
学量論的な正規組成ＷＳｉ₂に近づき、さらにＷが過剰
になる。この理由は、線幅が細くなるほど単位体積当り
の表面（上面と側面）の面積割合が増加するため、酸化
に消費されるＳｉの割合が大きくなるためである。即ち
酸化量が多くなると、正規組成を保持しようとしてポリ
サイド構造においては下層の多結晶シリコンからＳｉを
供給するために、多結晶シリコン中に高融点金属珪化物
の食い込みが生じ図３４（ａ）に示すようにゲート耐圧
の劣化が起こる。

【００１１】

【発明が解決しようとする課題】このように、従来の半
導体装置においては、電極や配線に用いるバリアメタル
層のバリア性が十分とは言えず、これが素子特性の劣化
や配線の信頼性低下等を招く要因となっていた。また、
ゲート絶縁膜上の金属電極の仕事関係の制御ができない
ために、金属膜をゲート電極として使用するのが難しい
という問題があった。

【００１２】また、ポリサイド構造においては、高融点
金属珪化物の量に対し酸化量が多くなると、下層多結晶
シリコンからＳｉが供給されゲート耐圧劣化が起こる。
この現象は、線幅が細くなるほど側面でのＳｉ消費の占
める割合が大きくなるため顕著に現れる。さらに、この
耐圧劣化はゲート電極の全面で均一に起こるものではな
く、局所的な高融点金属珪化物の食い込みに起因するも
のである。つまり、高融点金属珪化物の濃度の不均一や
粒界での速いシリコンの拡散を反映して起こると考えら
れる。

【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、バリアメタル層のバリ
ア性を向上させることができ、素子特性の向上や配線の
信頼性向上等をはかり得る半導体装置を提供することに
ある。

【００１４】また、本発明の他の目的は、バリアメタル
層のバリア性を向上させることができ、且つゲート絶縁
膜上に金属膜を形成して素子特性の向上や配線の信頼性
向上等をはかり得る半導体装置を提供することにある。

【００１５】また、本発明の更に他の目的は、ポリサイ
ド構造の電極又は配線において表面を酸化した場合で
も、高融点金属と多結晶シリコンとの間の反応を防ぐこ
とができ、局所的な高融点金属珪化物の食い込みをなく
して信頼性の向上をはかり得る半導体装置及びその製造
方法を提供することにある。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】即ち本発明は、半導体装置において、電極
又は配線層の少なくとも底面に高融点金属とシリコンと
窒素からなる３元化合物のバリアメタル層を設け、且つ
このバリアメタル層におけるシリコンの組成比が高融点
金属の組成比に対して０．７以上となることを特徴とす
る。

【００２６】また本発明は、電極又は配線層の少なくと
も底面にＭ−Ｓｉ−Ｎ（Ｍは高融点金属）のアモルファ
ス状の合金層を形成してなる半導体装置において、合金
層の内部に該合金膜厚よりも径の小さいＭ又はＭＮの微
結晶を含んだ構造を持つことを特徴とする。

【００２７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) アモルファス状の合金層を構成する元素が、高融点
金属のＴｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｗ，
又はＭｏを含むものであること。 (2) アモルファス状の合金層を構成する元素が、IV族の
Ｓｉ，Ｇｅ，Ｃ、化合物半導体であるIII-Ｖ族半導体の
ＧａＡｓ，ＩｎＰ，ＩｎＳｂ，ＢＮ，ＧａＰ、II-VI 族
半導体のＺｎＳｅ，ＺｎＳ，ＣｄＳ，ＣｄＴｅ、又は３
元の化合物半導体であるII-IV-VI族，II-IV-V 族，III-
IV-VI 族，I-III-VI族，II-V-VII族半導体のうちから選
ばれる半導体のうちの一つを含むこと。 (3) 微結晶を構成する元素が高融点金属の窒化物である
こと。 (4) 微結晶が２ｎｍ以下であること。 (5) アモルファス状の合金層はＴｉ−Ｓｉ−Ｎであり、
微結晶はＴｉＮであること。 (6) 合金層はＷ−Ｓｉ−Ｎで、微結晶はＷ又はＷ_xＮ_y
であること。

【００２８】

【作用】本発明によれば、高融点金属とＳｉとＮの３元
化合物でバリアメタル層を形成し、金属組成の望ましく
は７０％以上に、特に金属に対してＳｉリッチとしてい
る。このバリアメタル層は高温まで非晶質となる。この
ため、ＴｉＮを用いた場合のような結晶粒界を通っての
拡散がなく、バリア性の向上をはかることができる。さ
らに、膜ストレスを小さくすることができ、素子特性の
向上に有効である。

【００２９】また、高融点金属としてＴｉを用いた場
合、Ｔｉが酸化膜（自然酸化膜）を還元しやすいので、
バリアメタル層の密着性が良好となり、コンタクトを取
りやすい。さらに、ＴｉはＮとの結合力が大であること
から、バリアメタル層の組成が安定化する。また、高融
点金属としてＴｉ，Ｚｒ，Ｈｆを用いた場合、Ｔｉ，Ｚ
ｒ，ＨｆはＴａ等と比べＮとの標準生成エネルギーがマ
イナス側に大きいことから、膜構造が加熱に対して安定
であり、バリア性の向上をはかることができる。さら
に、下地絶縁膜との密着性に優れ、下地や上地電極との
接触抵抗が低いことが本発明の実施により判明した。

【００３０】また本発明によれば、バリアメタル層の表
面に金属酸化物層を形成しているので、この酸化物層が
結晶粒界を介しての拡散を抑制することになる。さら
に、酸化物層の膜厚を２ｎｍ以下に設定すれば、上下層
の配線間接触抵抗も十分低くすることができ、コンタク
ト抵抗の増大を招くこともない。

【００３１】このように本発明によれば、バリアメタル
層のバリア性を向上させることができ、不純物の拡散を
抑え、配線の信頼性を向上させることが可能となる。

【００３２】また、本発明によれば、ポリサイド構造に
おいて、高融点金属珪化物／多結晶シリコンの反応防止
層として金属−Ｓｉ−窒素又は金属−Ｓｉ−窒素−酸素
からなる３元又は４元系の層を形成することで熱工程を
経ても安定でゲート耐圧の劣化を引き起こすことがな
い。

【００３３】また本発明によれば、図３５（ａ）（ｂ）
に示すように、アモルファス状の構造の内部にその膜厚
以下の微結晶を含んだ構造を持つ合金を用いることによ
り、ＴｉＮを用いたような粒界拡散による拡散がなく、
バリア性の向上をはかることができる。さらに、ゲート
絶縁膜上に上記構造の合金を形成することにより、仕事
関数を単一に制御することができ、素子の信頼性，性能
を向上させることができる。

【００３４】

【実施例】以下、本発明の詳細を図示の実施例によって
説明する。（実施例１）図１は、本発明の第１の実施例に係わる半
導体装置を説明するためのもので、埋込み配線形成工程
を示す断面図である。

【００３５】まず、図１（ａ）に示すように、半導体基
板１１上にＣＶＤ法等により絶縁膜としてＳｉＯ₂膜１
２を堆積し、このＳｉＯ₂膜１２の表面にＲＩＥ法等に
より溝１３を形成する。ここでは、絶縁膜としてＳｉＯ
₂を用いたが、この代わりにポリイミド等を用いてもよ
い。また、溝１３の表面は、ＣＤＥ，研磨等の方法によ
り平滑化を行うことが望ましい。この場合、平滑度とし
ては、平均粗さが１ｎｍ以下であることが望ましい。

【００３６】次いで、図１（ｂ）に示すように、拡散バ
リア膜及び密着層として、ＴｉとＳｉとＮの３元化合物
であるＴｉＳｉＮ膜（バリアメタル層）１４を２５ｎｍ
形成する。形成方法は、ＤＣマグネトロンスパッタ装置
を用い、Ｔｉシリサイドのターゲットを使用、アルゴン
とＮ₂の流量を１０と３０sccmから３０と１００sccmの
範囲で、圧力０．３Ｐａで、パワー１ｋＷ程度で化成ス
パッタすることにより形成する。スパッタされた膜は、
ＸＲＤ分析により非晶質であることが確認された。

【００３７】ＴｉＳｉＮ膜１４の形成方法及びその条件
は上記に限るものではなく、仕様に応じて適宜変更可能
である。例えば、ターゲットにＴｉとＳｉとＮをモザイ
ク状に配列させたものを用いてスパッタリングする方法
等がある。

【００３８】ここで、ＴｉＳｉＮ膜１４におけるＴｉと
Ｓｉの組成比は膜のストレスに大きく影響する。Ｔｉと
Ｓｉの組成比Ｘ（Ｓｉ／Ｔｉ）を種々変えてＴｉＳｉＮ
膜を形成し、各々の場合の圧縮応力を測定したところ、
図２に示す結果が得られた。この図から、ＳｉとＴｉの
組成比Ｘを１以上とすると圧縮応力が急激に低下してい
ることが分かる。なお、圧縮応力が高いと素子特性を劣
化させる（素子特性：素子スピード，電気的信頼性
等）、また膜が剥がれて積層できない等の問題がある。
そこで、ＳｉとＴｉの組成比Ｘは１より大きいことが望
ましい。

【００３９】なお、ＴｉとＳｉとＮの組成比は、Ｔｉの
比率が高い方が抵抗が低くなる傾向があるが、薄膜化さ
せればある程度抵抗が高くても配線抵抗には影響を及ぼ
さないので、上記のようにＳｉリッチとしても何等問題
ない。また、密着性を向上させるためにＴｉ等の薄膜を
予め形成することを行ってもよい。

【００４０】先にも説明したように、ＴｉとＳｉとＮの
３元化合物は非晶質であるため、膜ストレスが低く（例
えば１．７×１０⁹dyn/cm²）、素子に悪影響を及ぼす
可能性が低い。また、非晶質との言葉通り（例えばガラ
スの様に）結晶粒界がない。このため、従来用いられて
いるようなＴｉＮ，ＴｉＷのような多結晶構造の薄膜で
問題であった結晶粒界拡散による不純物の拡散が防止で
き、理想的なバリア性を得ることができる。

【００４１】なお、参考のために、ＴｉＳｉＮの組成比
を変えて形成した薄膜に関する特性を下記の（表１）に
示しておく。

【００４２】

【表１】次いで、図１（ｃ）に示すように、主配線層となるＣｕ
膜１５を４００ｎｍスパッタリング法により堆積する。
このとき、Ｃｕ膜１５とＴｉＳｉＮ膜１４は、大気に晒
すことなしに連続で堆積してもよい。続いて、図１
（ｄ）に示すように、スパッタリング中或いはスパッタ
リング後に２００〜７００℃程度のアニールを行うこと
により、Ｃｕをリフローして平坦に埋め込む。この場
合、アニールする雰囲気は、例えば酸化性のガス（例え
ば酸素，水）を排除した雰囲気（１ｐｐｍ以下）、若し
くは還元性のガス（例えば水素）を添加した雰囲気とす
ることができる。

【００４３】次いで、図１（ｅ）に示すように、溝１３
以外の部分のエッチングを行い、Ｃｕからなる埋込み配
線層を形成する。このエッチングは、ＲＩＥ，イオンミ
リング，研磨等により行う。これにより、信頼性の高い
配線が形成される。

【００４４】このように本実施例によれば、バリアメタ
ル層としてＴｉとＳｉとＮの３元化合物（ＴｉＳｉＮ膜
１４）を用い、Ｔｉに比してＳｉリッチとしているの
で、このバリアメタル層は高温まで非晶質となる。本発
明者らの実験では、ＴｉとＳｉとＮの３元化合物は熱的
に安定で７５０℃，３０分のアニールを行っても非晶質
のままであり、結晶化しなかった。このため、ＴｉＮを
用いた場合のような結晶粒界を通っての拡散がなく、バ
リア性の向上をはかることができる。さらに、金属に対
してＳｉリッチとしているので、膜ストレスを十分に小
さくすることができ、素子特性向上に有効である。（実施例２）図３は、本発明の第２の実施例に係わる半
導体装置を説明するためのもので、配線形成工程を示す
断面図である。

【００４５】まず、図３（ａ）に示すように、半導体基
板３１上に絶縁膜としてのＳｉＯ₂膜３２を形成し、そ
の上にバリアメタル層及び密着層として、ＴｉとＳｉと
Ｎの３元化合物であるＴｉＳｉＮ膜（バリアメタル層）
３４をスパッタリング法により１０〜２５ｎｍ形成す
る。さらに、主配線層としてＣｕ膜３５を４００ｎｍ形
成する。なお、本実施例においても、ＴｉＳｉＮ膜３４
における組成はＳｉリッチとした。

【００４６】次いで、図３（ｂ）に示すように、Ｃｕ膜
３５上にフォトリソグラフィによりレジスト３６のパタ
ーンを形成する。続いて、図３（ｃ）に示すように、レ
ジスト３６をマスクにＣｕ膜３５及びＴｉＳｉＮ膜３４
を塩素系ガスを用いたＲＩＥ或いはイオンミリング法、
酸を用いたウェットエッチング法等により選択エッチン
グする。

【００４７】次いで、図３（ｄ）に示すように、レジス
ト３６を有機溶剤、或いは酸素と弗化物系の混合ガスを
用いたダウンフローアッシング、或いは酸素ガスを用い
たＲＩＥ法により剥離する。これにより、ＴｉＳｉＮを
バリアメタル層として用いた配線が形成される。

【００４８】このように本実施例においても、バリアメ
タル層３４としてＴｉとＳｉとＮの３元化合物を用いた
配線を形成することができ、先の第１の実施例と同様の
効果が得られる。（実施例３）図４は、本発明の第３の実施例に係わる半
導体装置を説明するためのもので、配線形成工程を示す
断面図である。

【００４９】まず、図４（ａ）に示すように、半導体基
板４１上に絶縁膜としてＳｉＯ₂膜４２を形成し、その
上にバリアメタル層及び密着層として、ＴｉとＳｉとＮ
の３元化合物であるＴｉＳｉＮ膜（バリアメタル層）４
４をスパッタリング法により１０〜２５ｎｍ形成し、主
配線材料としてＣｕ膜４５を４０ｎｍ形成した。ここま
では、第２の実施例と同様である。続いて、Ｃｕ膜４５
の上にＴｉとＳｉとＮの３元化合物であるＴｉＳｉＮ膜
４７をスパッタリング法により１０〜２５ｎｍ形成し、
さらにカーボン膜４８を１０ｎｍ形成する。そして、そ
の上にフォトリソグラフィ工程によりレジスト４６のパ
ターンを形成する。

【００５０】次いで、図４（ｂ）に示すように、レジス
ト４６をマスクに、カーボン膜４８を酸素ガスを用いた
ＲＩＥ法によりパターニングし、続いてその下の積層膜
を塩素系のガスを用いたＲＩＥ法、或いはイオンミリン
グ法、酸を用いたウェットエッチング法により加工す
る。

【００５１】次いで、レジスト４６を酸素と弗化物系の
混合ガスを用いたダウンフローアッシングにより剥離し
た後、図４（ｃ）に示すように、全面にＴｉとＳｉとＮ
の３元化合物膜４９を１０〜３０ｎｍスパッタリング法
により堆積する。

【００５２】次いで、図４（ｄ）に示すように、ＴｉＳ
ｉＮ膜４９をＲＩＥ或いはイオンミリング法によりエッ
チングし、側面部にＴｉＳｉＮ膜４９を残す。最後に、
カーボン膜４８を過酸化水素と硫酸の混合液、或いは酸
素プラズマによるアッシング、或いは酸素ガスを用いた
ＲＩＥ法により剥離する。これにより、ＴｉとＳｉとＮ
の３元化合物をバリアメタルとして用い、主配線層をバ
リアメタルで完全に覆った構造の配線が形成される。

【００５３】本実施例においては、第２の実施例と同様
の効果が得られるのは勿論であり、それに加えて主配線
がバリアメタル層４４，４７，４９で完全に覆われてい
るので、配線のより一層の信頼性の向上をはかることが
できる。

【００５４】なお、第１〜第３の実施例においては、配
線としてはＣｕを用いたが、これに限らずＡｌ，Ａｇ，
Ａｕ等の他の金属材料を用いることができる。さらに、
Ｃｕ−Ａｇ系の合金を用いると、抵抗も低く（１．９〜
２．２μΩｃｍ）、融点も低い（７７０℃）ために、低
温でリフローできる良好な性質が得られる。成膜方法と
しては、Ａｇ／Ｃｕ若しくはＣｕ／Ａｇの積層膜、又は
Ｃｕ−Ａｇ合金を直接スパッタリング法により堆積させ
る方法等を使用する。下記の（表２）にＡｇとＣｕの組
成比と硬さ、融点、抵抗率を示す。

【００５５】

【表２】硬度は、化学機械研磨で溝やコンタクトの開口部にだけ
選択的に残す際に重要な物性値である。本発明者らの実
験では、Ａｇ５％，Ｐ７％，Ｃｕ８８％の合金の場合、
融点６４０℃、流動点７２０℃であることが分かってお
り、ＣｕにＡｇとＰを添加することにより、低温でボイ
ド合金を溝の中に流し込むことが可能となる。

【００５６】また、バリアメタル層を構成する高融点金
属は必ずしもＴｉに限るものではなく、Ｚｒ，Ｈｆ，Ｍ
ｏ，又はＷ等を適宜選択して用いることができる。Ｔｉ
以外の上記の金属を用いた場合も、３元化合物層の組成
比をＳｉリッチとすれば膜ストレスが小さくなり、実施
例と同様の効果が得られる。

【００５７】また、実施例では絶縁膜上の配線を例にと
り説明したが、他の配線や素子とのコンタクト部分に適
用することもできる。さらに、配線に限らず、電極の形
成にも適用することが可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。（実施例４）次に、本発明の第４の実施例を説明する。
本実施例では、バリアメタル層を形成する前に、バリア
メタル層が形成される表面を平滑化する。この平滑化
は、ＣＤＥ，研磨等の方法により行うことができる。こ
の場合、平滑度としては、平均粗さが１ｎｍ以下である
ことが望ましい。

【００５８】例えば、ＣＶＤ法で形成されたＢＰＳＧ膜
の表面は、平均５ｎｍ、最大５０ｎｍ程度の凹凸が存在
しているが、これを研磨により平滑化すると、平均０．
６ｎｍ、最大１３ｎｍ程度の平坦度になる。この平滑化
した膜上にＴｉＮ等のバリアメタル層を堆積することに
より、そのバリアメタル層も膜厚の均一性が増し極端に
薄い部分が形成されずにバリア性を劣化を起こさず、バ
リア性の向上が得られる。

【００５９】具体的には、図５（ａ）に示すように、半
導体基板５１の上にＣＶＤ法により絶縁膜としてＢＰＳ
Ｇ膜５２を形成すると、その表面には微小な凹凸が形成
される。このような凹凸の大きい表面に、例えばＴｉＮ
からなるバリアメタル層５４をスパッタリング法により
堆積させると、側面の膜厚がシャドーイング効果により
極端に薄くなる。そして、この部分のバリア性が悪化
し、バリアメタル層のバリア性の劣化につながる。

【００６０】これに対し本実施例のように、図５（ｂ）
のように平滑化した表面にバリアメタル層５４をスパッ
タリング法により堆積させると、バリアメタル層５４の
膜厚は均一になり、バリア性の劣化を招くことはない。
また、この方法は、配線抵抗の低抵抗化のためにさらに
バリアメタル層が薄くなる今後の配線に対して特に有効
な方法であると言える。

【００６１】次に、絶縁膜の表面を平滑化した後の配線
形成工程について、更に詳しく説明する。まず、平滑化
された絶縁膜上に、バリアメタル層として、Ｔｉ対Ｎの
組成比が０．９５対１．０５から１．０５から０．９５
の範囲にあるＴｉＮを形成する。ＴｉＮの形成方法とし
ては、ＤＣマグネトロンスパッタ装置を用い、Ｔｉ対Ｎ
が上記範囲にある化合物のターゲットを使用する。そし
て、アルゴン流量を４０sccmで、圧力０．３Ｐａ，パワ
ー１ｋＷ程度でスパッタリングすることにより形成す
る。この方法を用いることによって、安定した組成比の
成膜が可能である。

【００６２】また、ターゲットをＴｉにして、Ｎを含む
ガスを用いて化成スパッタリングする場合には、成膜さ
れる基板の状態により組成比が変化するために、条件を
微調整しなければならない。例えば、Ｓｉ基板上にＴｉ
対Ｎが１対１の組成比でＴｉＮを化成スパッタリングす
る条件では、アルゴンと窒素の流量比は１対１である
が、ＳｉＯ₂膜上にＴｉ対Ｎが１対１の組成比でＴｉＮ
を化成スパッタリングする条件では、アルゴンと窒素の
組成比は１．５対１に調整する必要がある。従って、基
板状態に応じて成膜条件を変更することにより上記組成
の範囲内にあるＴｉＮを形成する。

【００６３】このように組成比を安定化させることによ
り、結晶性が向上しバリア性の向上が得られる。

【００６４】続いて、上記バリアメタル層としてのＴｉ
Ｎを酸素プラズマ処理を行うことにより表面を強制的に
酸化させる。酸化には酸素プラズマ処理装置を用い、酸
化条件としては例えば、酸素流量５００sccm、高周波出
力８００Ｗ、圧力１Torr、温度は室温、時間１０分を用
いる。或いは、オゾン処理を行うことにより表面を酸化
する。この処理により、ＴｉＮのバリア性が大幅に向上
する。

【００６５】ここで、本実施例によりＴｉＮのバリア性
が向上する理由について、図６及び図７を参照して説明
する。なお、図６において、６１は半導体基板、６２は
絶縁膜としてのＳｉＯ₂膜、６４はバリアメタル層とし
てのＴｉＮ膜、６５は主配線層としてのＣｕ膜、６７は
ＴｉＮの結晶粒界、６９はバリアメタルを構成する金属
（Ｔｉ）の酸化物層（ＴｉＯ₂膜）である。

【００６６】図６（ａ）に示すように、ＴｉＮ膜６４と
Ｃｕ膜６５を連続で堆積した場合、ＴｉＮ膜６４上にＴ
ｉＯ₂膜６９は形成されずに、ＣｕはＴｉＮの結晶粒界
を通って容易に拡散してしまう。これに対し本実施例の
ように、表面の酸化を低温で強制的に均一に行うことに
より、図６（ｂ）に示すように、表面全体をＴｉＯ₂膜
６９により覆い、さらに結晶粒界を埋めることによりＴ
ｉＮ膜６４のバリア性の向上が得られる。さらに、低温
で形成できることから、２層目以上の配線にもこの方法
は用いることができる。

【００６７】また、図７にＣｕとＴｉＮとの間にＴｉＯ
₂を種々の膜厚で形成し、Ｗ中に拡散するＣｕの量と、
上層（Ｃｕ）と下層（Ｗ）との配線間接触抵抗を示す。
この図から、まずＴｉＯ₂膜が僅かでも形成されること
により拡散が抑えられることが分かる。従って、ＴｉＯ
₂膜自体にもバリア性があり、この効果によりバリア性
の向上がはかられることが分かる。

【００６８】一方、接触抵抗は、ＴｉＯ₂膜厚がおおよ
そ２ｎｍを越えると急激に増大し、配線抵抗を増大させ
素子特性の劣化を招くことが分かる。これは、ＴｉＯ₂
膜自体が高抵抗であり、膜厚が薄い場合には現れない
が、厚くなることによりそれが顕著に現れることによ
る。従って、接触抵抗が低く、且つ拡散を抑制する最適
な膜厚の条件は、２ｎｍ以下が望ましいと言うことがで
きる。

【００６９】なお、本実施例では、表面の平滑化と、Ｔ
ｉとＮの組成比の限定と、低温で強制的に酸化膜を形成
する方法の組み合わせを用いたが、個々の素子に要求さ
れる条件を満足するのであれば、それぞれの工程を独立
して使用してもよいし、２つ以上組み合わせて使用して
も構わない。

【００７０】また、本実施例では配線としてはＣｕを用
いたが、これに限らずＡｌ，Ａｇ，Ａｕ等の他の金属材
料、さらにはＣｕ−Ａｇ系合金を用いることができる。
さらに、バリアメタル層を構成する高融点金属は必ずし
もＴｉに限るものではなく、Ｚｒ，Ｈｆ，Ｍｏ，又はＷ
等を適宜選択して用いることができる。また、実施例で
は絶縁膜上の配線を例にとり説明したが、他の配線や素
子とのコンタクト部分に適用することもできる。さら
に、配線に限らず、電極の形成にも適用することが可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。（実施例５）次に、本発明の第５の実施例を説明する。
本実施例は、埋め込み配線の形成に係わり、基本的には
第１の実施例と同様である。

【００７１】まず、前記図１（ａ）に示すように、半導
体基板１１上にＣＶＤ法等によりＳｉＯ₂膜１２を形成
する。ここでは、絶縁膜としてＳｉＯ₂膜を用いたが、
これ以外に、例えばポリイミド，フッ素添加のＳｉＯ₂
を用いることができる。続いて、このＳｉＯ₂膜１２に
溝１３をＲＩＥ法等により形成する。その後、前記図１
（ｂ）に示すように、拡散バリア膜及び密着層としてＴ
ｉとＳｉとＮの三元化合物１４を２５ｎｍ形成する。

【００７２】ここで、Ｔｉを用いた理由を述べる。従
来、バリアメタルの材料として、アモルファスＴａ₃₆Ｓ
ｉ₁₄Ｎ₅₀が知られている（E. Kolawa らの論文 "Sputte
red Ta-Si-N Diffusion Barriers in Cu Metallization
s for Si," EDL. Vol. 12 No.6June 1991 pp321-32
3）。この合金はＴａを用いており、比較的熱的安定性
に優れているが、図８に示すように窒化物の標準生成自
由エネルギーは、ＴａよりもＴｉ，Ｚｒ等の金属の方が
あらゆる温度でマイナス側に大きくなっており、結合が
より安定であることを示している。また、種々のシリサ
イドの標準生成エンタルピー（−ΔＨｆ）（ｋcal/meta
l,atom）を下記の（表３）に示す。

【００７３】

【表３】このエンタルピーの値が大きい方が結合がより安定であ
ることを示している。従って、ＴａよりもＴｉ，Ｚｒ，
Ｈｆ等の方があらゆるシリサイドの組成に関して標準生
成エンタルピーがマイナス側に大きく結合が安定である
ことを示している。つまり、ＴａよりもＴｉ，Ｚｒ，Ｈ
ｆ等を用いた方が窒素、半導体に関して両者共に、より
安定であり優れたバリアメタルが形成できることが判
る。

【００７４】半導体装置に用いるバリアメタルには、配
線抵抗の低減のためにより一層の薄膜化が要求されて、
その安定性がより強く求められているために、過酷な環
境下でも耐えるバリアメタルが必要である。

【００７５】そこで、Ａｌに対するバリア性をＴａ−Ｓ
ｉ−ＮとＴｉ−Ｓｉ−Ｎで比べたところ、３０ｎｍの膜
厚で、Ａｌの融点（約６６０℃）において、Ｔａ−Ｓｉ
−Ｎでは、ＡｌとＴａが反応を起こしその金属間化合物
が生成され良好なバリア性が得られなかった。これに対
しＴｉ−Ｓｉ−Ｎでは、Ａｌとの反応は全く見られず安
定した膜特性を示し、より良好なバリアメタルであるこ
とが判明している。即ち、ＴａよりもＴｉのほうがより
安定なバリアメタルであることがこの実験により証明さ
れた。従って、ここでは高融点金属として、Ｔｉを用い
ている。

【００７６】形成方法は、ＤＣマグネトロンスパッタ装
置を用い、Ｔｉシリサイドのターゲットを使用、アルゴ
ンとＮの流量をそれぞれ０と４０SCCMから３９と１SCCM
の範囲で、圧力０．３Ｐａで、パワー１ｋＷ程度で化成
スパッタすることにより形成する。スパッタされた膜
は、ＸＲＤ分析により非晶質であることが確認された。
また、７５０℃の加熱によっても非晶質で安定であるこ
とが確認された。更にアニール後の組成比も安定であ
り、下記の（表４）に示すように、窒素が多量に抜け組
成比が大幅にずれるようなことはなかった。

【００７７】

【表４】ここで、バリア層の形成には上記した方法に限らず、そ
の他の条件、方法でもよく、例えばスパッタリング法関
連では、ターゲットにＴｉとＳｉとＮをモザイク状に配
列させたものを用いスパッタリングする方法、コリメー
ターを用いたスパッタリング方法がある。また、ＣＶＤ
法関連では、ＴｉＣｌ₄とＮＨ₃とＳｉＨ₄ガスを用い
る方法、或いはＴｉＣｌ4 の代わりに有機系のガスソー
ス、例えばＴＤＭＡＴ（Tetrakis-demethyl-Amino Tita
nium）とＳｉＨ₄又はＳｉＣｌ₄又はＳｉＨ_xＣｌ_yと
の混合ガス雰囲気（プラズマや励起種を用いてもよい）
を用いたＣＶＤ法で、成膜条件としては３５０℃，０．
５Torr等がある。アスペクト比の高い溝，孔等を埋め込
む場合には、一般的にＣＶＤ法がコンフォーマルに堆積
されるために有効である。

【００７８】また、ＴｉとＳｉとＮの組成比で抵抗も変
わるが、図９（ａ）に示すように、スパッタ時のＮ₂分
圧の比率が低い方が抵抗が低くなる傾向がある。さら
に、図９（ｂ）（ｃ）に示すように、パワーが高い方が
抵抗が低くなる傾向がある。即ち、Ｎの組成比が低くな
る程、抵抗が低くなる傾向がある。また、結晶性はスパ
ッタ後は全て非晶質であるが、Ｎ₂濃度が非常に低いと
アニールにより（約６００℃）結晶化し、バリア性も低
くなる傾向がある。

【００７９】しかしながら、薄膜化させればある程度抵
抗が高くても配線抵抗には影響を及ぼさないので、バリ
ア性が保てる範囲であれば組成比は限定されることはな
い。但し、ＬＳＩ配線でのコンタクト抵抗の低抵抗化の
ためには、なるべく低い抵抗が望まれる。

【００８０】ここで、ＴｉとＳｉの組成比Ｘ（Ｓｉ／Ｔ
ｉ）を種々変えてＴｉＳｉＮ膜を形成し、各々の場合の
圧縮応力を測定したところ、図１０に示す結果が得られ
た。この図は、実質的に前記図２と同様であるが、測定
点を増やしてより正確に測定したものである。この結果
から、ストレスを低くし素子特性に与える負荷を低くす
るためには、Ｔｉに対してＳｉの組成比が０．７以上で
あることが望ましい。さらに、上記組成比が１以上であ
ればより望ましいことが分かる。但し、ストレスによる
負荷を問題としないような使用方法であれば、その組成
は何等限定されない。

【００８１】また、ここで更に密着性を向上させるため
にＴｉ等の薄膜を予め形成すること等を行っても何等か
まわない。密着性は、ＴｉＮやＴｉＮ／Ｔｉに比べて、
ＴｉＳｉＮは非常に優れている。例えば、ＳｉＯ₂又は
Ｓｉ₃Ｎ₄膜にＴｉＮとＴｉＳｉＮを堆積した膜をＣＭ
Ｐ（化学機械研磨）法によりエッチングすると、エッチ
ング条件として荷重４００ｇ／ｃｍ²、研磨粒子として
シリカを用いた場合、ＴｉＳｉＮは膜剥がれを起こさな
いが、ＴｉＮは膜剥がれを起こす。従って、ＴｉＳｉＮ
の方が加工しやすく安定であることが判る。

【００８２】先にも説明したように、ＴｉとＳｉとＮの
三元化合物は非晶質であるために結晶性の膜と比較して
膜ストレスが低く（例えば１．７×１０⁹dyn/cm²）、
素子に悪影響を及ぼす可能性が低い。また、非晶質との
言葉通り（例えばガラスの様に）結晶粒界がない。この
ため、従来用いられているようなＴｉＮ，ＴｉＷのよう
な多結晶構造の薄膜で問題であった粒界拡散による不純
物の拡散が防止でき、理想的なバリア性を得ることがで
きる。

【００８３】但し、非晶質の金属としては、ＮｉＮｂ，
ＭｇＺｎ，ＣｕＺｒ等の窒素を含まない合金があるが、
これらの非晶質金属は、急冷等の不安定な処理を用いて
強制的に生成するために、熱的安定性に欠け結晶化しや
すく不安定であり、また配線金属と反応を起こしやすく
金属間化合物を形成し配線抵抗を増大させてしまう等の
問題点がある。従って、これらの非晶質金属では、バリ
アメタルとしては、適当ではなく、熱的にも安定である
高融点金属と半導体と窒素の化合物によるバリアメタル
が適当である。

【００８４】次いで、前記図１（ｃ）に示すように、主
配線層となるＣｕ膜１５を４００ｎｍの厚さにスパッタ
リング法等により堆積する。この時、Ｃｕ膜１５とＴｉ
ＳｉＮ膜１４は、大気に曝すこと無しに連続で堆積する
ことにより、密着性がＴｉＮ等に比べて飛躍的に向上す
る。そして、次の工程のＣｕのアニール時にこの効果が
現れる。Ｃｕとの密着性が良いと、Ｃｕの表面張力によ
るはじけや凝集が少なくなり、溝や孔への埋め込みを良
好に行うことができる。

【００８５】次いで、前記図１（ｄ）に示すように、ス
パッタリング中或いはスパッタリング後に２００℃〜７
００℃程度のアニールを行うことにより、Ｃｕをリフロ
ーし平坦に埋め込む。次いで、前記図１（ｅ）に示すよ
うに、溝１３以外の部分のエッチングを行い、Ｃｕから
なる埋め込み配線層を形成する。このエッチングは、Ｒ
ＩＥ，イオンミリング，ＣＭＰ，研磨等により行う。こ
れにより、信頼性の高い配線が形成される。

【００８６】このような配線において、Ｃｕに対するＴ
ｉとＳｉとＮの化合物のバリアを調べたところ、ジャン
クションリークの測定では、コンタクト面積３００×８
０μｍ²、拡散層深さ０．２μｍ、６００℃、３０分
間、フォーミングガス中のアニールした後まで逆バイア
スでのリーク電流は増大せず良好なバリア性を示した。
また、Ｓｉ基板中へのＣｕの拡散を原子吸光法により調
べたところ、６００℃、３０分間のフォーミングガス中
でのアニール後でもＣｕ濃度は、検出限界（２×１０¹²
／ｃｍ³）以下であり、良好なバリア性を示しているこ
とが判っている。また、ＴｉとＳｉとＮの化合物の膜厚
は、５ｎｍでも上記のバリア性を示す。

【００８７】従ってこの膜は、Ｃｕの拡散を防止する能
力、下地との密着性、上下層との接触抵抗という観点か
らバリアメタルとして非常に優れた膜である。しかも、
薄膜でも十分なバリア性を持ち、さらに連続でスパッタ
リングしても良好なバリア性を示すことから、工程の簡
略化に対しても有効である。

【００８８】この実施例では溝配線を用いたが、前記方
法に限らずバリアメタルとしてＴｉ（或いはＺｒ，Ｈ
ｆ）と半導体とＮの化合物を用いればよく、Ｃｕと積層
した後パターニングを行う方法を用いてもかまわない。
さらに、半導体として、Ｓｉを用いたが半導体であれば
よく、IV族或いは化合物半導体であるIII-Ｖ族、II-VI
族、II-IV-VI族、II-IV-Ｖ族、III-IV-VI 族、Ｉ-III-V
I 族、II-V-VII族半導体を用いても構わない。また、配
線としてはＣｕを用いたが、Ａｌ，Ａｇ，Ａｕ，Ｗ、或
いはその合金等他の物質との組み合わせでもかまわな
い。（実施例６）図１１は、本発明の第６の実施例に係わる
半導体装置を説明するもので、配線形成工程を示す断面
図である。

【００８９】まず、図１１（ａ）に示すように、Ｓｉ基
板７１上にゲート絶縁膜としてＳｉＯ₂膜又はＯＮＯ膜
（ＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂構造）７２を６ｎｍ
形成する。続いて、図１１（ｂ）に示すように、非晶質
の金属であるＴｉとＳｉとＮの合金膜７３を形成する。
非晶質の膜は、一般的に表面の凹凸が少なく界面準位の
発生が少ない。また、多結晶体とは異なり結晶方位によ
る仕事関数の違いがなく、しきい値電圧が安定し、安定
した素子特性が得られる。

【００９０】次いで、図１１（ｃ）に示すように、ゲー
ト電極としてＷ膜７４を１００〜１５０ｎｍ形成する。
このとき、非晶質の金属であるＴｉとＳｉとＮの合金膜
は、Ｗに対して良好なバリア性を示すためにＷによるゲ
ート絶縁膜の劣化を防止することができる。続いて、図
１１（ｄ）に示すように、フォトリソグラフィーとＲＩ
Ｅ法を用いて加工する。これによりゲート電極が形成さ
れる。

【００９１】このようにして作成されたゲート電極を用
いてＭＯＳＦＥＴを動作させた結果、ｎチャンネル型も
ｐチャンネル型もしきい値電圧は０．６ｅＶと低く、低
電圧動作に適していることが確認された。多結晶シリコ
ンをゲート絶縁膜の直上に設ける構造では、このような
低いしきい値電圧を得るためにはｎチャネルに対してｎ
⁺ポリＳｉ化、ｐチャネルに対してｐ⁺ポリＳｉ化する
必要が生じるため、本発明の構成により大幅な工程短縮
ができる。

【００９２】なお、本実施例では、非晶質の金属として
ＴｉとＳｉとＮの合金を用いたが、非晶質であればよく
構成物質は特に限定されない。また、ゲート電極として
Ｗを用いたが、Ａｌ，Ａｇ，Ａｕ，Ｃｕ，Ｗ、或いはそ
の合金等他の物質との組み合わせでもかまわない。ま
た、非晶質金属自体をゲート電極として用いても構わな
い。（実施例７）図１２は、本発明の第７の実施例に係わる
半導体装置を説明するもので、配線形成工程を示す断面
図である。

【００９３】まず、図１２（ａ）に示すように、半導体
基板８１上にＳｉＯ₂膜８２を形成する。さらに、バリ
アメタル層及び密着層として、ＴｉとＳｉとＮの三元化
合物８３をスパッタリング法により１０ｎｍ形成する。
続いて、主配線層としてＡｌ−Ｃｕ合金膜又はＡｌ−Ｓ
ｉ−Ｃｕ合金膜８４を４００ｎｍ形成する。さらに、そ
の上にフォトリソグラフィー時の反射を軽減する膜とし
てＴｉとＳｉとＮの三元化合物８５をスパッタリング法
により１０ｎｍ形成する。この合金は、ＡｌやＣｕ等の
金属膜よりフォトリソグラフィーに使用されるあらゆる
波長において反射率が十分に低く反射を軽減する効果を
十分に持っているため、この用途に用いることは有効で
ある。

【００９４】次いで、図１２（ｂ）に示すように、フォ
トレジスト８６を形成しフォトリソグラフィ工程を用い
て、配線層をパターニングする。さらに、主配線層８４
及びバリアメタル層８３，８５を、塩素系ガスを用いた
ＲＩＥ法，イオンミリング法，或いは酸を用いたウェッ
トエッチング法等により加工する。ＴｉとＳｉとＮの三
元化合物は、ＴｉＮとは異なりＳＨ（硫酸と過酸化水素
水の混合液）に対して耐性を持つため、リソグラフィー
のやり直し時等のレジスト剥離をＳＨで行うことが可能
である。また、希弗酸でエッチングされる性質を持って
いるので、ウェットエッチング液としては、希弗酸が有
効である。

【００９５】次いで図１２（ｄ）に示すように、レジス
ト８６を有機溶剤、酸素とフッ化物系の混合ガスを用い
たダウンフローアッシング、或いは酸素ガスを用いたＲ
ＩＥ法、又は酸素プラズマに曝すプラズマアッシング法
等により剥離する。これにより、ＴｉとＳｉとＮの三元
化合物をバリアメタルとして用いた配線が形成されるこ
とになる。（実施例８）図１３は、本発明の第８の実施例に係わる
半導体装置を説明するもので、配線形成工程を示してい
る。

【００９６】図１３（ａ）に示すように、第１導電型不
純物を含む半導体基板９１に素子分離絶縁膜９２及び第
２導電型不純物の拡散層９３を形成し、その上にＷやＷ
シリサイドを上層に有する導体膜９４を形成する。さら
に、基板上を覆うように層間絶縁膜９５を形成し、この
絶縁膜９５にコンタクト開口部９６及び９７を形成す
る。そして、このような構造に対して本発明による合金
膜を適用する。

【００９７】図１３（ｂ）に示すように、Ｔｉ−Ｓｉ−
Ｎ又はＺｒ−Ｓｉ−Ｎ又はＨｆ−Ｓｉ−Ｎからなる合金
膜９８を５〜１００ｎｍの厚みで形成する。形成する厚
みはコンタクトホールのアスペクト比（コンタクト開口
寸法に対する深さの比）に応じて変え、高いアスペクト
の場合には膜厚を厚めに設定する。そして、合金膜９８
の上に連続的に（真空を破らずに真空搬送を行い）０．
４〜０．８μｍの厚みのＡｌ膜９９をスパッタにより堆
積する。

【００９８】次いで、加熱処理を行う。加熱温度は５０
０℃〜６００℃、加熱時間は３０秒〜５分の間で、Ａｌ
膜表面が酸化されないように高真空中で行うことによ
り、図１３（ｃ）のような表面が平坦な形状のＡｌ膜９
９が形成される。この後に、Ａｌ膜９９を所望の配線パ
ターンに加工することにより、コンタクトと配線が同時
に形成される。

【００９９】通常、Ａｌの加熱を行う時に用いるバリア
メタルとしてはＴｉＮ／Ｔｉ或いはＴｉ／ＴｉＮ／Ｔｉ
という積層構造が用いられる。その理由は、ＴｉＮとＳ
ｉのコンタクト抵抗が高いためにＴｉ層を介在させ界面
でシリサイドを作る必要があることや、ＴｉＮは表面を
酸化し粒界を塞ぐため、今度はＡｌの濡れ性が悪くな
り、そのためにＡｌとＴｉＮの界面にＴｉ層が必要とな
ることによっている。本発明による構造を用いればバリ
アメタルは単層でよく、大幅な工程短縮になると共にコ
ストを低減できる。

【０１００】以上の方法は、バリアメタルを用いた配線
を形成する方法の一例でありその他の方法を用いて上記
のような構造の配線を形成することは、何等差し支えな
い。また、バリアメタルとしてＴｉとＳｉとＮの化合物
を用いたが、前記方法に限らずバリアメタルとして高融
点金属（Ｚｒ，Ｈｆ，Ｗ，Ｍｏ等）と半導体とＮの化合
物を用いればよい。さらに、半導体としてＳｉを用いた
が、半導体であればよくIV族或いは化合物半導体である
III-Ｖ、II-VI 族、II-IV-VI族、II-IV-Ｖ族、III-IV-V
I 族、Ｉ-III-VI 族、II-V-VII族半導体を用いても構わ
ない。また、配線としてはＡｌ−Ｓｉ−Ｃｕを用いた
が、Ｃｕ，Ａｌ，Ａｇ，Ａｕ，Ｗ、或いはその合金等他
の物質との組み合わせを用いても構わない。

【０１０１】これらの実施例では、配線、電極を例にと
り説明したが、他の配線や素子とのコンタクト部に適用
いることもできる。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。（実施例９）図１４は、本発明の第９の実施例に係わる
半導体装置の概略構造を示す断面図である。図１５〜図
１８は、この半導体装置の製造工程を示す断面図であ
る。

【０１０２】まず、図１５（ａ）に示すように、シリコ
ン基板２０１にＢ（ホウ素）をイオン注入し、引き続き
熱拡散を行うことで深さ１μｍ程度のｐ型領域２０２を
形成する。続いて、図１５（ｂ）に示すように、所定の
領域に膜厚６００ｎｍ程度の酸化膜２０３を形成し、素
子分離領域を形成する。その後、図１５（ｃ）に示すよ
うに、厚さ１０ｎｍ程度の酸化膜２０４を形成し、トラ
ンジスタのしきい値を合わせるためのイオン注入２０５
を行う、次いで、酸化膜２０４を剥離した後に、図１６
（ｄ）に示すように再び１０ｎｍ程度のゲート酸化膜２
０６を形成し、引き続き２００ｎｍ程度の多結晶シリコ
ン２０７を形成する。そして、ＰＯＣｌ₃中で８５０
℃、６０分程度の熱処理を行うことにより、多結晶シリ
コン中にＰ（リン）を導入する。なお、この場合に導入
する元素は希望するトランジスタのしきい値に応じてｎ
型又はｐ型の不純物を導入することができる。その際
に、不純物元素の導入方法は気相や固相からの拡散を用
いてもよいし、イオン注入を用いてもよいが、不純物濃
度はおよそ２×１０²⁰ｃｍ^-3以上になるようにする。

【０１０３】次いで、例えば希弗酸等の処理を行うこと
により工程中に多結晶シリコン上に形成された自然酸化
膜等の酸化膜を除去した後に、ＷＳｉ_xのターゲットを
用いてＡｒとＮ₂を含む雰囲気で化成スパッタを行い、
図１６（ｅ）に示すように、厚さ５ｎｍ程度のＷＳｉ_x
Ｎ_y膜２０８を形成する。ＷＳｉ_xＮ_yはＷＦ₆＋Ｓｉ
Ｈ₄＋ＮＨ₃等のガス系を用いてＣＶＤ法で形成しても
よい。引き続き、ＷＳｉ_xのターゲットを用いてＡｒ雰
囲気でスパッタし、厚さ２００〜３００ｎｍ程度のＷＳ
ｉ_x膜２０９を形成する。

【０１０４】次いで、図１６（ｆ）に示すように、フォ
トリソグラフィ技術を用いて所望のゲート電極或いはゲ
ート配線の形状にレジストパターン２１０を形成し、レ
ジストパターン２１０をマスクにしてＷＳｉ_x，ＷＳｉ
_xＮ_y及び多結晶シリコンをＲＩＥ法（reactive ion e
tching）を用いてパターニングする。

【０１０５】次いで、図１７（ｇ）に示すようにレジス
トパターン２１０をアッシャーを用いて除去し、ゲート
電極或いは配線を形成する。続いて、Ｏ₂雰囲気で８０
０℃、３０分程度の酸化を行い、図１７（ｈ）に示すよ
うに、基板及びゲート電極の側面及び上面に酸化膜２１
１を形成する。ここで、酸化膜を形成した理由は以下の
通りである。基板に直接イオン注入を行うと、引き続き
行われる熱工程で基板に欠陥を形成し易いが、このよう
に酸化膜を形成しておくことで防ぐことができる。

【０１０６】また、ここでは例としてｎＭＯＳの製造工
程を挙げているが、ＣＭＯＳを製造する場合にはレジス
トマスクを形成し、イオン注入の打ち分けを行うが、酸
化膜はその際のレジストからの汚染防止の役割も果た
す。この熱工程によってＷＳｉ_xＮ_y膜２０８の一部は
多結晶シリコン表面の自然酸化膜と反応しＷＳｉ_xＮ_y
Ｏz 膜２１３を形成するが、ＷＳｉ_xＮ_yと同様のバリ
ア性を有する。

【０１０７】次いで、Ａｓの６０ＫｅＶ、５×１０¹⁵ｃ
ｍ^-2程度のイオン注入を行いｎ型拡散層２１２を形成し
た後に、Ｏ₂雰囲気で９００℃、６０分程度の酸化を行
い、図１７（ｉ）に示すように酸化膜２１４を形成す
る。この工程は、従来技術の項でも述べた通り、ゲート
端の酸化膜を厚くし、ゲート耐圧を向上させる効果があ
る。酸化量は必要とするゲート耐圧によって適宜決定す
べきであるが、ＷＳｉ_x中のＳｉが化学量論的組成であ
るｘ＝２を多少下回ることがあっても、多結晶シリコン
からＳｉを吸いあげることなく、また正規組成よりもＷ
が過剰になることによる応力増加量も１〜３×１０⁹dy
n/cm²と小さく問題にはならない。ＷＳｉ_1.8よりもさ
らにＷリッチになると、ＷＯ₃が形成されるため体積膨
張によりゲート電極が剥がれることがある。従って、ゲ
ート電極のＷＳｉ_xの組成、厚さ、線幅等を考慮した上
でｘ＝１．８を下回らないように酸化を行う必要があ
る。

【０１０８】これ以降は、通常の方法により図１８
（ｊ）に示すように層間絶縁層２１５を堆積した後にコ
ンタクト孔２１６を所定の領域に開孔し、Ａｌを堆積し
た後に所定の形状に加工し、配線２１７を形成すること
で完成する。

【０１０９】このようにして製造したゲートのＩ−Ｖ特
性を示したのが図３４（ｂ）で、従来技術で指摘したよ
うなゲート耐圧の劣化を引き起こすことはない。

【０１１０】また、上記の実施例と以下の実施例におい
てはｎＭＯＳの製造工程を説明したが、イオン注入等に
よる不純物電導型のｎ型、ｐ型をそれぞれ入れ換えるこ
とでｐＭＯＳを製造することができる。また、所定の領
域にレジストマスクを形成し、イオン注入を行うことで
同様にＣＭＯＳを製造することもできる。（実施例１０）図１９〜図２２は本発明の第１０の実施
例に係わる半導体装置の製造工程を示す断面図である。

【０１１１】まず、図１９（ａ）〜（ｃ）に示すよう
に、先の第９の実施例と全く同様にして、シリコン基板
３０１にｐ型領域３０２と素子分離のための酸化膜３０
３を形成し、さらに酸化膜３０４を形成し、トランジス
タのしきい値を合わせるためのイオン注入３０５を行
う。さらに、第９の実施例と同様にして、酸化膜３０４
を除去した後に、図２０（ｄ）に示すようにゲート酸化
膜３０６を介して多結晶シリコン３０７を形成する。そ
して、熱処理等を行って多結晶シリコン中にＰ（リン）
を導入する。

【０１１２】次いで、例えば希弗酸等の処理を行うこと
により、工程中に多結晶シリコン上に形成された自然酸
化膜等の酸化膜を除去した後に、Ｗのターゲットを用
い、ＡｒとＮ₂を含む雰囲気で化成スパッタを行い、図
２０（ｅ）に示すように、厚さ５ｎｍ程度のＷＮ_x膜３
０８を形成する。引き続き、ＷＳｉ_xのターゲットを用
いてＡｒ雰囲気でスパッタし、厚さ２００ｎｍ程度のＷ
Ｓｉ_x膜３０９を形成する。

【０１１３】次いで、図２０（ｆ）に示すようにフォト
リソグラフィ技術を用いて所望のゲート電極或いはゲー
ト配線の形状にレジストパターン３１０を形成し、レジ
ストパターン３１０をマスクにしてＷＳｉ_x，ＷＮ_x及
び多結晶シリコンをＲＩＥ法を用いてパターニングす
る。

【０１１４】次いで、図２１（ｇ）に示すようにレジス
トパターン３１０をアッシャーを用いて除去し、ゲート
電極或いは配線を形成する。続いて、Ｏ₂雰囲気で８０
０℃、３０分程度の酸化を行い、図２１（ｈ）に示すよ
うに、基板及びゲート電極の側面及び上面に酸化膜３１
１を形成する。この熱工程によって、ＷＮ_x膜３０８の
一部は多結晶シリコン及び多結晶シリコン表面の自然酸
化膜と反応し、ＷＳｉ_xＮ_y又はＷＳｉ_xＮ_yＯ_z膜３
１３を形成する。

【０１１５】次いで、Ａｓの６０ＫｅＶ、５×１０¹⁵ｃ
ｍ^-2程度のイオン注入を行い、拡散層３１２を形成した
後に、Ｏ₂雰囲気で９００℃、６０分程度の酸化を行
い、図２１（ｉ）に示すように酸化膜３１４を形成す
る。この工程は、従来技術の項でも述べた通りゲート端
の酸化膜を厚くし、ゲート耐圧を向上させる効果があ
る。酸化量は必要とするゲート耐圧によって適宜決定す
べきであるが、ＷＳｉ_x中のＳｉがｘ＝１．８を下回る
とＷが酸化され、ＷＯ₃が形成されるため体積膨張によ
りゲート電極が剥がれることがある。従って、ゲート電
極のＷＳｉ_xの組成、厚さ、線幅等を考慮した上で、ｘ
＝１．８を下回らぬように酸化を行う必要がある。

【０１１６】これ以降は、通常の方法により図２２
（ｊ）に示すように、層間絶縁膜３１５を堆積した後に
コンタクト孔３１６を所定の領域に開孔し、Ａｌを堆積
した後に所定の形状に加工し、配線３１７を形成するこ
とで完成する。（実施例１１）図２３〜図２６は、本発明の第１１の実
施例に係わる半導体装置の製造工程を示す断面図であ
る。

【０１１７】まず、図２３（ａ）〜（ｃ）に示すよう
に、先の第９の実施例と全く同様にして、シリコン基板
４０１にｐ型領域４０２と素子分離のための酸化膜４０
３を形成し、さらに酸化膜４０４を形成し、トランジス
タのしきい値を合わせるためのイオン注入４０５を行
う。

【０１１８】次いで、図２４（ｄ）に示すように、酸化
膜４０４を剥離した後に、再び１０ｎｍ程度のトンネル
酸化膜４０６を形成し、ＮＨ₃雰囲気中で１０００℃、
３０秒程度の窒化処理を行い引き続き１０００℃、３０
秒程度の再酸化処理を行う。この窒化及び再酸化処理は
トンネル酸化膜の界面準位や酸化膜中のトラップを減少
させる効果がある。続いて、多結晶シリコン２００ｎｍ
４０７を形成し、ＰＯＣｌ₃中で８５０℃、６０分程度
の熱処理を行うことにより、多結晶シリコン中にＰ（リ
ン）を導入する。

【０１１９】次いで、図２４（ｅ）に示すように、多結
晶シリコン上に１０ｎｍ程度の酸化膜４０８を熱酸化に
より形成し、引き続きＬＰＣＶＤにより１０ｎｍ程度の
ＳｉＮ膜４０９を形成する。そして、ＳｉＮ表面を９０
０℃、３０分程度酸化し酸化膜４１０を形成する。続い
て、図２４（ｆ）に示すように２００ｎｍの多結晶シリ
コン膜４１１を形成し、ＰＯＣｌ₃雰囲気中で８５０
℃、６０分程度の熱処理を行うことにより、多結晶シリ
コン中にＰ（リン）を導入する。

【０１２０】次いで、例えば希弗酸等の処理を行うこと
により工程中に多結晶シリコン上に形成された自然酸化
膜等の酸化膜を除去した後に、Ｗのターゲットを用いて
ＡｒとＮ₂を含む雰囲気で化成スパッタを行い、図２５
（ｇ）に示すように厚さ５ｎｍ程度のＷＮ_x４１２を形
成する。引き続きＷＳｉ_xのターゲットを用いてＡｒ雰
囲気でスパッタし、厚さ２００ｎｍのＷＳｉ_x膜４１３
を形成する。

【０１２１】次いで、図２５（ｈ）に示すように、フォ
トリソグラフィ技術を用いて所望のゲート電極或いはゲ
ート配線の形状にレジストパターン４１４を形成し、レ
ジストパターン４１４をマスクにしてＷＳｉ_x，ＷＮ_x
及び２層の多結晶シリコンをＲＩＥ法を用いてパターニ
ングする。続いて、図２５（ｉ）に示すようにレジスト
をアッシャーを用いて除去し、ＥＥＰＲＯＭのフローテ
ィングゲート及びコントロール電極或いは配線４１５を
形成する。

【０１２２】次いで、Ｏ₂雰囲気で８００℃、３０分程
度の酸化を行い、図２６（ｊ）に示すように、基板及び
ゲート電極の側面及び上面に酸化膜４１６を形成する。
この熱工程によって先に形成したＷＮ_xは下層の多結晶
シリコン及びその表面に形成された極薄い自然酸化膜と
反応し、多結晶シリコンとＷＳｉ_xの界面にＷＳｉ_xＮ
_yまたはＷＳｉ_xＮ_yＯ_z４１７が形成される。このと
き、ＷＮ_xからはＮの大部分が脱離し、Ｗ又はＷＳｉ_x
になる。続いて、Ａｓの６０ＫｅＶ、５×１０¹⁵ｃｍ^-2
程度のイオン注入を行う。

【０１２３】次いで、図２６（ｋ）に示すようにＯ₂雰
囲気で９００℃、６０分程度の酸化を行い酸化膜４１９
を形成する。この工程は、従来技術の項でも述べた通り
ゲート端の酸化膜を厚くし、ゲート耐圧を向上させる効
果がある。酸化量は必要とするゲート耐圧によって適宜
決定すべきであるが、ＷＳｉ_x中のＳｉがｘ＝１．８を
下回るとＷが酸化され、ＷＯ₃が形成されるため体積膨
張によりゲート電極が剥がれることがある。従って、ゲ
ート電極のＷＳｉ_xの組成、厚さ、線幅等を考慮した上
でｘ＝１．８を下回らぬように酸化を行う必要がある。

【０１２４】これ以降は、通常の方法により図２６
（ｌ）に示すように、層間絶縁膜４２０を堆積した後に
コンタクト穴４２１を開口し、Ａｌからなる配線４２２
を形成することで完成する。（実施例１２）図２７〜図３０は、本発明の第１２の実
施例に係わる半導体装置の製造工程を示す断面図であ
る。

【０１２５】まず、図２７（ａ）〜（ｃ）に示すよう
に、先の第９の実施例と全く同様にして、シリコン基板
５０１にｐ型領域５０２と素子分離のための酸化膜５０
３を形成し、さらに酸化膜５０４を形成し、トランジス
タのしきい値を合わせるためのイオン注入５０５を行
う。

【０１２６】次いで、第９の実施例と同様に図２８
（ｄ）に示すように、酸化膜５０４を剥離した後に、ゲ
ート酸化膜５０６を介して多結晶シリコン５０７し、こ
の多結晶シリコン中にＰ（リン）を導入する。さらに、
第９の実施例と同様に図２８（ｅ）に示すように、自然
酸化膜等の酸化膜を除去した後に、化成スパッタにより
ＷＳｉ_xＮ_y膜５０８を形成し、さらにスパッタにより
ＷＳｉ_x膜５０９を形成する。

【０１２７】次いで、図２８（ｆ）に示すように、ＣＶ
Ｄ法を用いて２００ｎｍのＳｉＮ膜５１０を堆積し、フ
ォトリソグラフィ技術を用いて所望のゲート電極或いは
ゲート配線の形状にレジストパターン５１１を形成し、
レジストパターン５１１をマスクにしてＳｉＮ，ＷＳｉ
_x，ＷＳｉ_xＮ_y及び多結晶シリコンをＲＩＥ法を用い
てパターニングする。

【０１２８】次いで、図２９（ｇ）に示すように、レジ
ストをアッシャーを用いて除去し、ゲート電極或いは配
線５１２を形成する。ここで、図２９（ｆ）で堆積した
ＳｉＮは後にソース・ドレインに注入されるイオンがチ
ャネル領域に突き抜けるのを防止する意味と、ＷＳｉ_x
の上面が酸化されるのを防止する意味を持つ。

【０１２９】次いで、Ｏ₂雰囲気で８００℃、３０分程
度の酸化を行い、図２９（ｈ）に示すように、基板及び
ゲート電極の側面に酸化膜５１３を形成する。この工程
は、従来技術の項でも述べた通りゲート端の酸化膜を厚
くし、ゲート耐圧を向上させる効果がある。酸化量は必
要とするゲート耐圧によって適宜決定すべきであるが、
ＷＳｉ_x中のＳｉがｘ＝１．８を下回るとＷが酸化さ
れ、ＷＯ₃が形成されるため体積膨張によりゲート電極
が剥がれることがある。従って、ゲート電極のＷＳｉ_x
の組成、厚さ、線幅等を考慮した上でｘ＝１．８を下回
らぬように酸化を行う必要がある。

【０１３０】この熱工程によって先に形成したＷＮ_xは
下層の多結晶シリコン及びその表面に形成された極薄い
自然酸化膜と反応し、多結晶シリコンとＷＳｉ_xの界面
にＷＳｉ_xＮ_y又はＷＳｉ_xＮ_yＯ_zが形成される。こ
のとき、ＷＮ_xからはＮの大部分が脱離し、Ｗ又はＷＳ
ｉ_xになる。

【０１３１】次いで、Ａｓの４０ＫｅＶ、５×１０¹⁴ｃ
ｍ^-2程度のイオン注入を行い、ｎ型拡散層を形成した後
に、図２９（ｉ）に示すようにＣＶＤ法を用いてＳｉＮ
１００ｎｍ５１５を堆積する。

【０１３２】次いで、図３０（ｊ）に示すように、ＲＩ
Ｅを用いてＳｉＮを異方的にエッチングし、ゲートの段
差部分に側壁５１６を形成する。次いで、８００℃、３
０分程度の酸化を行い酸化膜を形成した後、図３０
（ｋ）に示すように、Ａｓをイオン注入し、９５０℃、
３０秒程度の高温短時間アニールを行い、拡散層５１８
を形成する。側壁の内側のゲートに接する部分を浅くす
ることでショートチャネル効果を抑制し、側壁の外側を
深く形成することで拡散層のシート抵抗を低減しトラン
ジスタの駆動力を向上させることができる。

【０１３３】これ以降は、通常の方法により図３０
（ｌ）に示すように、層間絶縁膜５１９を堆積した後に
コンタクト孔５２０を所定の領域に開孔し、Ａｌを堆積
した後に所定の形状に加工し、配線５２１を形成するこ
とで完成する。（実施例１３）次に、本発明の第１３の実施例を説明す
る。図３１は、この実施例を説明するための工程断面図
である。

【０１３４】図３１（ａ）に示すように、表面に厚さ１
０ｎｍのシリコン酸化膜６０２が形成されたシリコン６
０１上に、厚さ１００ｎｍの多結晶シリコン膜６０３と
０．１〜５％の窒素を含む厚さ２００ｎｍのＷシリサイ
ド膜６０４を積層した。そして、８００〜９００℃で加
熱を行った結果、図３１（ｂ）に示すように、Ｗシリサ
イド膜６０４と多結晶シリコン膜６０３との界面に、窒
素が１０²¹ｃｍ^-3以上の高濃度で偏析したＷＳｉ_xＮ_y
層（反応防止層）６０５が５ｎｍ程度形成された。

【０１３５】この方法を用いて実施例９〜１２で説明し
たゲート電極を形成することもできる。また、本発明で
はＷＳｉ_xを例に説明したが、同様な効果はＭｏ，Ｖ，
Ｎｂ，Ｔａ，Ｃｏ，Ｔｉの内少なくとも一つを主成分と
する金属シリサイドにおいても得られる。（実施例１４）図４０は、本発明の第１４の実施例に係
わる半導体装置の製造工程を示す断面図である。なお、
図１と同一部分には同一符号を付して、その詳しい説明
は省略する。

【０１３６】まず、図４０（ａ）に示すように、半導体
基板１１上にＣＶＤ法等により絶縁膜としてＳｉＯ₂膜
１２を堆積し、このＳｉＯ₂膜１２の表面にＲＩＥ法等
により溝１３を形成する。ここでは、絶縁膜としてＳｉ
Ｏ₂を用いたが、この代わりにポリイミドや弗素添加の
ＳｉＯ₂等を用いてもよい。また、溝１３の表面は、Ｃ
ＤＥ，研磨等の方法により平滑化を行うことが望まし
い。この場合、平滑度としては、平均粗さが１ｎｍ以下
であることが望ましい。

【０１３７】次いで、図４０（ｂ）に示すように、拡散
バリア膜及び密着層として、ＴｉとＳｉとＮの３元化合
物であるＴｉＳｉＮ膜（バリアメタル層）１４′を２０
ｎｍ形成する。ここで、高融点金属としてＴｉを用いて
いるが、その他の高融点金属（Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，
Ｔａ，Ｃｒ，Ｍｏ，Ｗ等）を用いても何等問題ない。形
成方法は、ＤＣマグネトロンスパッタ装置を用い、Ｔｉ
シリサイドのターゲット（例えばＴｉＳｉ_0.6）を使用
し、アルゴンとＮの流量を３２と８sccm、圧力０．３Ｐ
ａで、パワー１ｋＷ程度で化成スパッタすることにより
形成する。

【０１３８】以上の方法により形成されたＴｉＳｉＮ膜
は、図３５に示すように、アモルファス中に微結晶が散
在した構造である。即ち、形成された膜をＴＥＭ（透過
電子線顕微鏡）分析により調べたところ、図３６に示す
ように、アモルファス状の構造の内部に２ｎｍ程度のＴ
ｉＮの微結晶が存在する構造を持つことが確認された。
なお、図３６（ａ）は膜の平面の結晶構造を示すＴＥＭ
写真であり、（ｂ）はこれを更に拡大したＴＥＭ写真で
ある。そして、このような構造を持つことにより、結晶
粒界が膜中を横断するようには存在しないので、バリア
性が良好に保たれる。さらに、ＴｉＮの微結晶が存在す
ることにより低抵抗化がはかられるため、バリア性，電
気的抵抗に非常に優れたバリアメタルが形成される。

【０１３９】図３７は、Ｃｕ／ＴｉＳｉ_0.6／Ｓｉの断
面ＴＥＭ写真である。上記した膜の平面のＴＥＭ写真と
同様に黒い点（ＴｉＮ）が疎らに見え、ＴｉＮ微結晶が
アモルファス状のＴｉ−Ｓｉ−Ｎ膜の中に点在してい
る。このＴｉＮは粒が小さく密度も低く疎らであるため
に、膜厚方向に上から下へつながるような結晶粒界は存
在していない。

【０１４０】図３８、図３９は、本発明により形成した
ＴｉＳｉＮ膜のＸＰＳスペクトルを示す特性図である。
これらの図より以下のことが分かる。Ｔｉ−Ｓｉ−Ｎ膜
は大気中に放置すると酸化するため、ＳｉＯ₂とＴｉＯ
₂のピークが見えているが、内部のＴｉ−Ｓｉ−Ｎ膜自
体の結合状態は、ＴｉＮとＳｉ₃Ｎ₄とＴｉ−Ｓｉ−Ｎ
の結合からなっていることが分かる。また、ＴｉＳ
ｉ₂，ＴｉＳｉ₁とＴｉに対するＳｉの比が減る場合、
Ｓｉ₃Ｎ₄のピークに対するＴｉＮのピークの比が増大
することが、図３８（ｃ）のＮのピークから分かる。従
って、ＴｉＮの結合がＴｉ−Ｓｉ−Ｎ中で増大すること
を示している。この結果、ＴｉＳｉ₂及びＴｉＳｉ₁を
ターゲットに用いたＴｉ−Ｓｉ−Ｎ膜ではＴｉＮ微結晶
が観測されなかったが、ＴｉＳｉ_0.6をターゲットとし
て用いると、ＴｉＮの結合が増大するため、Ｔｉ−Ｓｉ
−Ｎ膜中にＴｉＮ微結晶が観測されるようになることが
分かる。

【０１４１】ここでは、ＴｉＮの微結晶が確認された
が、その他の高融点金属を用いた場合も同様に、その高
融点金属の窒化物の微結晶が存在する構造を持つ。この
微結晶は、高温のアニール（７５０℃）によっても、結
晶成長することはないために、膜中を横断するような結
晶粒界は存在せず安定な微結晶を形成し、バリア性が劣
化することはない。

【０１４２】ＴｉＳｉＮ膜１４′の形成方法及びその条
件は上記に限るものではなく、仕様に応じて適宜変更可
能である。例えばスパッタリング法関連では、ターゲッ
トにＴｉとＳｉとＮをモザイク状に配列させたものを用
いてスパッタリングする方法、Ｔｉコリメータを用いた
スパッタリング方法、またＣＶＤ法関連では、ＴｉＣｌ
₄とＮＨ₃とＳｉＨ₄ガスを用いる方法がある。さらに
ＴｉＣｌ₄の代わりに有機系のガスソース、例えばＴＭ
ＡＴ（テトラジメチルアミノチタニウム）を用いたＣＶ
Ｄ法で成膜条件としては、３５０℃，０．５Torr等があ
る。但し、アスペクト比の高い溝，孔等を埋め込む場合
には、一般的にＣＶＤ法がコンフォーマルに堆積される
ために有効である。

【０１４３】また、ここで更に密着性を向上させるため
にＴｉの薄膜を予め形成すること等を行ってもよい。さ
らに、一般にアモルファス状の物質は、ストレスが低
く、ＴｉとＳｉとＮの３元化合物もアモルファス状であ
るために結晶性の膜と比較して膜ストレスが低く（例え
ば１．７×１０⁹ｄｙｎ／ｃｍ²）、素子に悪影響を及
ぼす可能性が低い。

【０１４４】次いで、図４０（ｃ）に示すように、主配
線層となるＣｕ膜１５をスパッタリング法により４００
ｎｍ堆積する。このとき、Ｃｕ膜１５とＴｉＳｉＮ膜１
４′は、大気に晒すことなしに連続で堆積することによ
り、密着性がＴｉＮに比べて飛躍的に向上する。

【０１４５】次の工程のＣｕのアニール時に効果が現れ
る。Ｃｕとの密着性が良いと、Ｃｕの表面張力によるは
じけや凝集が少なく、溝や孔への埋め込みを良好に行う
ことができる。

【０１４６】次いで、図４０（ｄ）に示すように、スパ
ッタリング中或いはスパッタリング後に２００〜７００
℃程度のアニールを行うことにより、Ｃｕをリフローし
て平坦に埋め込む。この場合、アニールする雰囲気は、
例えば酸化性のガス（例えば酸素，水）を排除した雰囲
気（１ｐｐｍ以下）、若しくは還元性のガス（例えば水
素）を添加した雰囲気とすることができる。

【０１４７】次いで、図４０（ｅ）に示すように、溝１
３以外の部分のエッチングを行い、Ｃｕからなる埋込み
配線層を形成する。このエッチングは、ＲＩＥ，イオン
ミリング，研磨等により行う。これにより、信頼性の高
い配線が形成される。

【０１４８】このような配線において、Ｃｕに対するＴ
ｉとＳｉとＮの化合物のバリア性を調べたところ、ジャ
ンクションリークの測定では、コンタクト面積３００×
８０μｍ²、拡散深さ０．２μｍにおいて、フォーミン
グガス中で６００℃，３０分アニールした後まで逆バイ
アスでのリーク電流は増大せず、良好なバリア性を示し
た。また、Ｓｉ基板中へのＣｕの拡散を原子吸光法によ
り調べたところ、６００℃，３０分間のフォーミングガ
ス中でのアニール後でもＣｕ濃度は、検出限界（２×１
０¹²／ｃｍ³）以下であり、良好なバリア性を示してい
ることが分かっている。また、ＴｉとＳｉとＮの化合物
の膜厚は、５ｎｍでも上記のバリア性を示す。

【０１４９】従って、この膜は、バリアメタルとして非
常に優れた膜であり、薄膜でも十分なバリア性を持ち、
さらに連続でスパッタリングしても、良好なバリア性を
示すことから、工程の簡略化に対しても有効である。

【０１５０】上記の実施例では溝配線を用いたが、前記
方法に限らずバリアメタルとしては図３５，３６，３７
に示すようなアモルファス状の構造の内部にその膜厚以
下の微結晶が存在する構造であればよく、溝構造でなく
平面にＣｕとその合金膜を積層した後にパターニングを
行う方法を用いても構わない。さらに、構成する元素と
して半導体Ｓｉを用いたが、その他の半導体でもよく、
IV族のＳｉ，Ｇｅ，Ｃ等、化合物半導体であるIII-Ｖ族
半導体のＧａＡｓ，ＩｎＰ，ＩｎＳｂ，ＢＮ，ＧａＰ
等、II-VI 族半導体のＺｎＳｅ，ＺｎＳ，ＣｄＳ，Ｃｄ
Ｔｅ等、３元化合物半導体であるII-IV-Ｖ族，Ｉ-III-V
I 族，II-V-VII族半導体等を用いてもよい。また、配線
としてはＣｕを用いたが、Ａｌ，Ａｇ，Ａｕ，Ｗ，或い
はその合金等の他の物質との組み合わせを用いてもよ
い。（実施例１５）図４１は、本発明の第１５の実施例に係
わる半導体装置の製造工程を示す断面図である。なお、
図１１と同一部分には同一符号を付して、その詳しい説
明は省略する。

【０１５１】まず、図４１（ａ）に示すように、Ｓｉ基
板７１上にゲート絶縁膜としてＯＮＯ膜（ＳｉＯ₂／Ｓ
ｉ₃Ｎ₄／ＳｉＯ₂）７２を６０ｎｍ形成する。

【０１５２】次いで、図４１（ｂ）に示すように、非晶
質の内部にその膜厚よりも小さいＴｉＮ微結晶が存在す
る金属であるＴｉとＳｉとＮの合金膜７３′を形成す
る。非晶質の膜は、一般的に表面の凹凸が少なく界面準
位の発生が少ない。また、多結晶体と異なり結晶方位に
よる仕事関数の違いがなく、しきい値電圧が安定し、安
定した素子特性が得られる。さらに、内部にＴｉＮ微結
晶が存在するためにこの膜の低抵抗化がはかられ、ゲー
ト電極の低抵抗化による高速化が得られる。

【０１５３】次いで、図４１（ｃ）に示すように、ゲー
ト電極としてＷ膜７４を３００ｎｍ形成する。このと
き、ＴｉとＳｉとＮの合金膜は、Ｗに対して良好なバリ
ア性を示すためにＷによるゲート絶縁膜の劣化を防止す
ることができる。

【０１５４】次いで、図４１（ｄ）に示すように、ホト
リソグラフィとＲＩＥ法を用いて加工する。これによ
り、ゲート電極が形成される。

【０１５５】上記第１５の実施例では、ＴｉとＳｉとＮ
の合金を用いたが、図３５，３６，３７に示すようなア
モルファス状の内部にその膜厚より小さい微結晶が存在
する構造であればよく、構成物質は特に限定されない。
また、ゲート電極としてＷを用いたが、Ａｌ，Ａｇ，Ａ
ｕ，Ｃｕ，Ｗ，或いはその合金等、他の物質との組み合
わせでも構わない。また、その合金自体をゲート電極と
して用いても構わない。（実施例１６）次に、本発明の第１６の実施例につい
て、前記図４０を参照して説明する。この実施例は、先
に説明した第１４の実施例において、高融点金属として
のＴｉの代わりにＷを用いたものである。

【０１５６】まず、図４０（ａ）に示すように、第１４
の実施例と同様にして、半導体基板１１上にＣＶＤ法等
により絶縁膜としてＳｉＯ₂膜１２を堆積し、このＳｉ
Ｏ₂膜１２の表面にＲＩＥ法等により溝１３を形成す
る。

【０１５７】次いで、図４０（ｂ）に示すように、拡散
バリア膜及び密着層として、ＷとＳｉとＮの３元化合物
であるＷＳｉＮ膜（バリアメタル層）１４′を２５ｎｍ
形成する。ここで、ＷＳｉＮの形成には、ＤＣマグネト
ロンスパッタ装置を用い、Ｗシリサイドのターゲットを
使用し、Ｎ₂とＡｒを混合した雰囲気でプラズマを発生
させ、化成スパッタリングにより行う。ターゲットの組
成は、Ｗ_xＳｉ_yのｘ／ｙの比が大きいほど化成スパッ
タ後のＷＳｉＮの比抵抗が低く抑えられる。また、ｘ／
ｙの比が５／３以上になると、化成スパッタ後のＷＳｉ
Ｎ膜の中にＷやＷＮ，Ｗ₂Ｎといった微結晶が数μｍの
大きさで存在している。

【０１５８】これは、Ｔｉ_xＳｉ_yターゲットを用いた
時にも同様であり、ｘ／ｙの比が５／３以上になるとＴ
ｉ−Ｓｉ−Ｎ膜内部に多数のＴｉＮ微結晶が数ｎｍの大
きさで存在している。また、これより小さい比になる
と、ＴｉＮ微結晶の存在はＴＥＭ観察からでは見られ
ず、少なくとも０．８ｎｍ以下の大きさになっている。

【０１５９】また、Ｔｉ_xＳｉ_yのターゲットを用いて
化成スパッタにより形成したＴｉ−Ｓｉ−Ｎ膜はほとん
どＴｉ_xＳｉ_yＮ_zとなり、ｘとｙの比はほとんど同一
である。これは、Ｔｉに限らず全てのシリサイドから形
成した膜に関しても言える。これを、下記の（表５）に
示す。

【０１６０】

【表５】スパッタリング時の圧力は０．３Ｐａ、パワーは０．５
〜１／５ｋＷ、Ａｒ／Ｎ₂の流量比は０／４０〜３９／
１の範囲で行う。

【０１６１】スパッタされた膜は、全てＸＲＤにより非
晶質であることが確認されたが、ＴＥＭ観察によりＷ_x
Ｓｉ_yのｘ／ｙ＝５／３以上の比では、内部にＷ，Ｗ
Ｎ，Ｗ ₂Ｎ等のマイクロクリスタルが存在することが確
認されている。

【０１６２】なお、本実施例ではバリア層の形成はスパ
ッタリング法を用いたが、上記した方法に限らず、要は
形成された膜がＷとＳｉとＮの化合物で、内部にＷ，Ｗ
Ｎ，Ｗ₂Ｎ，Ｗ₅Ｓｉ₃，ＷＳｉ₂等の微結晶が存在す
る膜であればよい。

【０１６３】これ以降は、第１４の実施例と同様にし
て、図４０（ｃ）に示すように主配線層となるＣｕ膜１
５をスパッタリング法により４００ｎｍ堆積し、図４０
（ｄ）に示すようにアニールを行うことによりＣｕをリ
フローして平坦に埋め込み、図４０（ｅ）に示すように
溝１３以外の部分のエッチングを行ってＣｕからなる埋
込み配線層を形成する。これにより、信頼性の高い配線
が形成される。

【０１６４】このような配線において、第１４の実施例
と同様にジャンクションリークの測定や原子吸光法によ
るＣｕの拡散を求めて、Ｃｕに対するＷとＳｉとＮの化
合物のバリア性を調べたところ、良好なバリア性が得ら
れた。さらに、ＷとＳｉとＮの化合物の膜厚は、５ｎｍ
でも上記のバリア性を示すことが分かった。

【０１６５】従って、この膜は、バリアメタルとして非
常に優れた膜であり、薄膜でも十分なバリア性を持ち、
さらに連続でスパッタリングしても、良好なバリア性を
示すことから、工程の簡略化に対しても有効である。

【０１６６】なお、本発明は上述した各実施例に限定さ
れるものではない。例えば、第１の実施例に用いた方法
を繰り返し用いて、図３２に示すように２層の配線を形
成してもよい。図中の７０１は基板、７０２は素子間絶
縁層、７０３はＴｉＳｉ₂層、７０４，７０７，７１
１，７１４，７１８は層間絶縁層、７０５，７１２は多
結晶シリコン膜、７０６，７１０，７１３，７１７はＳ
ｉ₃Ｎ₄層、７０８，７１５はＴｉ−Ｓｉ−Ｎ層、７０
９，７１６はＣｕ層である。

【０１６７】また、第１の実施例に用いた方法を更に繰
り返し用いることによって、２層以上の多層構造を作成
することも可能である。さらに、高融点金属として、Ｔ
ｉ，Ｚｒ，Ｈｆ，Ｗ，Ｍｏ等のうち２つ以上の種類の元
素を組み合わせて用いてもよい。また、高融点金属とし
て、Ｔｉ，Ｚｒ，Ｈｆ，Ｗ，Ｍｏ，Ｖ，Ｎｂ，Ｔａ，Ｃ
ｒ，Ｃｏ等のうち、２つ以上の種類の元素を組み合わせ
て用いてもよい。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。

【０１６８】

【発明の効果】以上詳述したように本発明によれば、組
成を制御した高融点金属とＳｉとＮの３元化合物でバリ
アメタル層を形成しているので、ＴｉＮを用いた場合の
ような結晶粒界を通っての拡散がなく、バリア性の向上
をはかることができ、さらに膜ストレスを小さくするこ
とができ、素子特性の向上及び配線の信頼性向上等に有
効である。

【０１６９】また本発明によれば、バリアメタル層の表
面に金属酸化物層を形成しているので、この酸化物層が
結晶粒界を介しての拡散を抑制することになり、バリア
性を向上させることができ、素子特性の向上及び配線の
信頼性をはかることが可能となる。

【０１７０】また本発明によれば、バリアメタルのバリ
ア性が向上されることにより、素子特性の劣化がなく、
信頼性の高い配線を形成することが可能となる。さら
に、ゲート絶縁膜上に非晶質金属を用いることにより、
仕事関数を単一に制御することができ、素子の信頼性、
性能を向上することができる。

【０１７１】また本発明によれば、ポリサイド構造のゲ
ート電極又は配線においてゲート電極の表面を酸化した
場合でも、高融点金属珪化物と多結晶シリコンの間の反
応を防ぐことができ、局所的な高融点金属珪化物の食い
込みが生じることなく、ゲート耐圧の劣化を防ぐことが
でき、信頼性の高い素子を形成することができる。

【図面の簡単な説明】

【図１】第１の実施例に係わる半導体装置の埋込み配線
形成工程を示す断面図。

【図２】Ｔｉ／Ｓｉの組成比に対する圧縮応力の変化を
示す特性図。

【図３】第２の実施例に係わる半導体装置の配線形成工
程を示す断面図。

【図４】第３の実施例に係わる半導体装置の配線形成工
程を示す断面図である。

【図５】第４の実施例を説明するためのもので、凹凸の
大きい表面及び平滑化した表面にバリアメタルを堆積し
た例を示す断面図。

【図６】第４の実施例を説明するためのもので、ＴｉＮ
の上に直接Ｃｕを形成した例とＴｉＮの上にＴｉＯ₂を
介してＣｕを形成した例を示す断面図。

【図７】Ｃｕ拡散量と上層／下層配線間接触抵抗のＴｉ
Ｏ₂膜厚依存性を示す特性図。

【図８】窒化物の標準生成自由エネルギーの温度依存性
を示す図。

【図９】Ｎ₂分圧に対する抵抗の変化を示す図。

【図１０】Ｔｉ／Ｓｉの組成比に対する圧縮応力の変化
を示す特性図。

【図１１】第６の実施例に係わる半導体装置の配線形成
工程を示す断面図。

【図１２】第７の実施例に係わる半導体装置の配線形成
工程を示す断面図。

【図１３】第８の実施例に係わる半導体装置の配線形成
工程を示す断面図。

【図１４】第９の実施例に係わる半導体装置の概略構造
を示す断面図。

【図１５】第９の実施例に係わる半導体装置の製造工程
を示す断面図。

【図１６】第９の実施例に係わる半導体装置の製造工程
を示す断面図。

【図１７】第９の実施例に係わる半導体装置の製造工程
を示す断面図。

【図１８】第９の実施例に係わる半導体装置の製造工程
を示す断面図。

【図１９】第１０の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２０】第１０の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２１】第１０の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２２】第１０の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２３】第１１の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２４】第１１の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２５】第１１の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２６】第１１の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２７】第１２の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２８】第１２の実施例に係わる半導体装置の製造工
程を示す断面図。

【図２９】第１２の実施例に係わる半導体装置の製造工
程を示す断面図。

【図３０】第１２の実施例に係わる半導体装置の製造工
程を示す断面図。

【図３１】第１３の実施例に係わる半導体装置を説明す
るための工程断面図。

【図３２】本発明の変形例を示す断面図。

【図３３】従来製造方法によるＷＳｉ_xの酸化後におけ
る配線依存性を示す図。

【図３４】従来方法と本発明方法によるゲート電極のＩ
−Ｖ特性を示す図。

【図３５】アモルファス状の構造の内部に微結晶を含ん
だ構造を示す図。

【図３６】ＴｉＳｉＮ膜の平面の結晶構造を示す顕微鏡
写真。

【図３７】ＴｉＳｉＮ膜の断面の結晶構造を示す顕微鏡
写真。

【図３８】ＴｉＳｉＮ膜のＸＰＳスペクトルを示す特性
図。

【図３９】ＴｉＳｉＮ膜のＸＰＳスペクトルを示す特性
図。

【図４０】第１４の実施例に係わる半導体装置の製造工
程を示す断面図。

【図４１】第１５の実施例に係わる半導体装置の製造工
程を示す断面図。

【符号の説明】

１１，３１，４１，５１，６１，７１，８１，９１…半
導体基板１２，３２，４２，６２，７２，８２…ＳｉＯ₂膜（絶
縁膜）１３…溝１４，３４，４４，４７，４９，７３，８３，８５，９
８…ＴｉＳｉＮ膜（バリアメタル層）１５，３５，４５，６５…Ｃｕ膜３６，４６…レジスト４８…カーボン膜５２…ＢＰＳＧ膜５４，６４…ＴｉＮ膜（バリアメタル層）６７…結晶粒界６９…ＴｉＯ₂膜（金属酸化物層）７４…Ｗ膜８４…主配線層８６…レジスト９２…素子分離絶縁膜９３…拡散層９４…導体膜９５…絶縁膜９６，９７…コンタクト開口９９…Ａｌ膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者赤坂泰志神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者中村新一神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (56)参考文献特開平２−26052（ＪＰ，Ａ) 特開平５−129223（ＪＰ，Ａ) 特開平５−74961（ＪＰ，Ａ) 特開昭62−111466（ＪＰ，Ａ) 特開平５−343402（ＪＰ，Ａ) 特開平７−29906（ＪＰ，Ａ) 特開平６−252088（ＪＰ，Ａ) 特開平７−30095（ＪＰ，Ａ) 特開平５−291560（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768

Claims

(57)【特許請求の範囲】

【請求項１】電極又は配線層の少なくとも底面に高融点
金属とシリコンと窒素からなる３元化合物のバリアメタ
ル層を設け、且つこのバリアメタル層におけるシリコン
の組成比が高融点金属の組成比に対して０．７以上とな
ることを特徴とする半導体装置。
【請求項２】電極又は配線層の少なくとも底面にＭ−Ｓ
ｉ−Ｎ（Ｍは高融点金属）のアモルファス状の合金層を
形成してなり、この合金層の内部に該合金膜厚よりも径
の小さいＭ又はＭＮの微結晶を含んだ構造を持つことを
特徴とする半導体装置。
【請求項３】前記バリアメタル層を構成する高融点金
属、又は前記合金層の一部を構成する金属は、Ｔｉ，Ｚ
ｒ，Ｈｆ，Ｗ，Ｍｏの内から選ばれた一つであることを
特徴とする請求項１又は２記載の半導体装置。
【請求項４】電極又は配線層の少なくとも底面にＴｉ−
Ｓｉ−Ｎのアモルファス状の合金層を形成してなり、こ
の合金層の内部に該合金膜厚よりも径の小さいＴｉＮの
微結晶を含んだ構造を持つことを特徴とする半導体装
置。
【請求項５】前記合金層は、ＣＶＤ法により形成された
ものであることを特徴とする請求項２又は４記載の半導
体装置。
【請求項６】前記ＣＶＤ法で用いる原料ガスのうちＴｉ
の原料ガスは、有機系ガスを含むことを特徴とする請求
項５記載の半導体装置。
【請求項７】前記ＣＶＤ法で用いる原料ガスは、テトラ
・ジメチル・アミノ・チタン（ＴＤＭＡＴ）とシラン
（ＳｉＨ₄）を含むことを特徴とする請求項５記載の半
導体装置。