JP3287391B2 - 半導体装置 - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、複数の回路を相
互に接続してなる半導体装置に関する。
互に接続してなる半導体装置に関する。
【０００２】
【従来の技術】例えば、図３に示す回路においては、第
１インバータ１０１から第２インバータ１０２へと信号
を伝達しており、第１インバータ１０１にとっては、第
２インバータ１０２が負荷となり、第２インバータ１０
２にとっては、第１インバータ１０１がドライバとな
る。また、両者のインバータ１０１，１０２間には、抵
抗１０３と寄生容量１０４が存在する。これらの抵抗１
０３と寄生容量１０４は、２つのインバータ１０１，１
０２を接続するときに必然的に生じるものである。
１インバータ１０１から第２インバータ１０２へと信号
を伝達しており、第１インバータ１０１にとっては、第
２インバータ１０２が負荷となり、第２インバータ１０
２にとっては、第１インバータ１０１がドライバとな
る。また、両者のインバータ１０１，１０２間には、抵
抗１０３と寄生容量１０４が存在する。これらの抵抗１
０３と寄生容量１０４は、２つのインバータ１０１，１
０２を接続するときに必然的に生じるものである。
【０００３】図４は、これらインバータ１０１，１０２
の入出力を示すタイミングチャートである。このタイミ
ングチャートから明らかな様に、信号１１１が第１イン
バータ１０１に入力されると、ここから信号１１２が出
力され、遅延時間Ｔ1後には、信号１１３が第２インバ
ータ１０２に入力され、この第２インバータ１０２から
信号１１４が出力される。遅延時間Ｔ1は、この回路全
体の遅延を示す。ここでは、インバータの入出力が最大
レベルの５０パーセントまで立ち上がった時点又は立ち
下がった時点を基準にして、遅延時間を定めている。
の入出力を示すタイミングチャートである。このタイミ
ングチャートから明らかな様に、信号１１１が第１イン
バータ１０１に入力されると、ここから信号１１２が出
力され、遅延時間Ｔ1後には、信号１１３が第２インバ
ータ１０２に入力され、この第２インバータ１０２から
信号１１４が出力される。遅延時間Ｔ1は、この回路全
体の遅延を示す。ここでは、インバータの入出力が最大
レベルの５０パーセントまで立ち上がった時点又は立ち
下がった時点を基準にして、遅延時間を定めている。
【０００４】この様な遅延時間は、先の抵抗１０３と寄
生容量１０４等に応じて定まる。これらの抵抗１０３と
寄生容量１０４は、出力トランジスタのオン抵抗、配線
の抵抗及び寄生容量、入力トランジスタの入力容量等か
らなる。ここで、抵抗１０３の抵抗値をＲとし、寄生容
量１０４の容量をＣとすると、遅延時間Ｔは、次式
（１）で表される。 Ｔ＝Ｃ・Ｒ …（１） 更に、抵抗１０３の抵抗値Ｒと寄生容量１０４の容量Ｃ
の殆どが各インバータ１０１，１０２間の配線に起因す
るならば、この配線の長さをＬとし、この配線の単位長
さ当たりの抵抗をＲ0とし、この配線の単位長さ当たり
の容量をＣ0としたときに、遅延時間Ｔを次式（２）で
表すことができる。 Ｔ＝ＬＲ0・ＬＣ0＝Ｌ2・Ｒ0・Ｃ0 …（２） この式（２）からも明らかな様に、配線の遅延時間Ｔ
は、この配線に直列に接続される抵抗Ｒと、この配線に
並列に接続される容量Ｃの影響を受けており、この配線
の単位長さ当たりの抵抗Ｒ0や容量Ｃ0が変化しなけれ
ば、配線の長さＬが長くなる程、遅延時間Ｔが増大す
る。
生容量１０４等に応じて定まる。これらの抵抗１０３と
寄生容量１０４は、出力トランジスタのオン抵抗、配線
の抵抗及び寄生容量、入力トランジスタの入力容量等か
らなる。ここで、抵抗１０３の抵抗値をＲとし、寄生容
量１０４の容量をＣとすると、遅延時間Ｔは、次式
（１）で表される。 Ｔ＝Ｃ・Ｒ …（１） 更に、抵抗１０３の抵抗値Ｒと寄生容量１０４の容量Ｃ
の殆どが各インバータ１０１，１０２間の配線に起因す
るならば、この配線の長さをＬとし、この配線の単位長
さ当たりの抵抗をＲ0とし、この配線の単位長さ当たり
の容量をＣ0としたときに、遅延時間Ｔを次式（２）で
表すことができる。 Ｔ＝ＬＲ0・ＬＣ0＝Ｌ2・Ｒ0・Ｃ0 …（２） この式（２）からも明らかな様に、配線の遅延時間Ｔ
は、この配線に直列に接続される抵抗Ｒと、この配線に
並列に接続される容量Ｃの影響を受けており、この配線
の単位長さ当たりの抵抗Ｒ0や容量Ｃ0が変化しなけれ
ば、配線の長さＬが長くなる程、遅延時間Ｔが増大す
る。
【０００５】この様な配線の長さを原因とする遅延時間
の増大が例えば多段の回路を組み合わせてなるＬＳＩに
発生した場合は、各段毎に、遅延時間が積算されるの
で、回路全体の総遅延時間が非常に長くなり、回路動作
の高速化を妨げていた。
の増大が例えば多段の回路を組み合わせてなるＬＳＩに
発生した場合は、各段毎に、遅延時間が積算されるの
で、回路全体の総遅延時間が非常に長くなり、回路動作
の高速化を妨げていた。
【０００６】
【発明が解決しようとする課題】上述した様に、ＬＳＩ
等の半導体装置においては、配線の遅延時間の増大を無
視することができず、この配線の遅延時間の低減を図る
必要があった。このため、従来は、配線を低抵抗化する
べく、配線材質を低抵抗化したり、多層配線を採用し
て、配線の引き回しを極力避け、配線を短くしていた。
しかしながら、これらの方法を採用した場合は、半導体
装置のコストの上昇を招くので、必ずしも好ましくはな
い。
等の半導体装置においては、配線の遅延時間の増大を無
視することができず、この配線の遅延時間の低減を図る
必要があった。このため、従来は、配線を低抵抗化する
べく、配線材質を低抵抗化したり、多層配線を採用し
て、配線の引き回しを極力避け、配線を短くしていた。
しかしながら、これらの方法を採用した場合は、半導体
装置のコストの上昇を招くので、必ずしも好ましくはな
い。
【０００７】一方、図５に示す様な回路パターンの場合
は、遅延時間の増大だけでなく、遅延時間のバラツキが
問題となる。ここでは、第１回路１２１と、複数の第２
回路１２２−１，１２２−２，…と、複数の第１配線１
２３と、各第２回路１２２−１，１２２−２，…毎に、
第２回路を各第１配線１２３に接続する各第２配線１２
４と、第１回路１２１を各第１配線１２３に接続する各
第２配線１２５を備えている。各第１配線１２３と各第
２配線１２４，１２５は、相互に異なるそれぞれの配線
層をパターニングすることによって形成され、絶縁層に
形成されたそれぞれのコンタクトホールを通じて相互に
接続されている。また、各第１配線１２３の方が各第２
配線１２４，１２５よりも、単位長さ当たりの配線抵抗
及び寄生容量が小さいものとする。
は、遅延時間の増大だけでなく、遅延時間のバラツキが
問題となる。ここでは、第１回路１２１と、複数の第２
回路１２２−１，１２２−２，…と、複数の第１配線１
２３と、各第２回路１２２−１，１２２−２，…毎に、
第２回路を各第１配線１２３に接続する各第２配線１２
４と、第１回路１２１を各第１配線１２３に接続する各
第２配線１２５を備えている。各第１配線１２３と各第
２配線１２４，１２５は、相互に異なるそれぞれの配線
層をパターニングすることによって形成され、絶縁層に
形成されたそれぞれのコンタクトホールを通じて相互に
接続されている。また、各第１配線１２３の方が各第２
配線１２４，１２５よりも、単位長さ当たりの配線抵抗
及び寄生容量が小さいものとする。
【０００８】この様な構成において、各第２回路１２２
−１，１２２−２，…のうちのいずれか１つのみが第１
回路１２１との間でデータを授受することができる。例
えば、図６に示す様に第２回路１２２−１と第１回路１
２１間で、データを授受するときには、第２回路１２２
−１の出力端子Ｃ1から第１回路１２１へと至る配線経
路Ｋ1が形成される。この配線経路Ｋ1には、この配線経
路Ｋ1の配線抵抗及び寄生容量が少なくとも生じる。ま
た、この配線経路Ｋ1には、他の各第２回路１２２−
２，…の第２配線１２４が接続されているので、これら
の第２配線１２４の寄生容量が該配線経路Ｋ1に付加さ
れる。同様に、他の各第２回路１２２−２，…のいずれ
を第１回路１２１に接続する場合でも、第２回路の出力
端子から第１回路１２１に至るまでの配線経路には、こ
の配線経路自体の配線抵抗及び寄生容量だけでなく、こ
の配線経路に接続されている他の各第２回路の第２配線
１２４の寄生容量が発生する。
−１，１２２−２，…のうちのいずれか１つのみが第１
回路１２１との間でデータを授受することができる。例
えば、図６に示す様に第２回路１２２−１と第１回路１
２１間で、データを授受するときには、第２回路１２２
−１の出力端子Ｃ1から第１回路１２１へと至る配線経
路Ｋ1が形成される。この配線経路Ｋ1には、この配線経
路Ｋ1の配線抵抗及び寄生容量が少なくとも生じる。ま
た、この配線経路Ｋ1には、他の各第２回路１２２−
２，…の第２配線１２４が接続されているので、これら
の第２配線１２４の寄生容量が該配線経路Ｋ1に付加さ
れる。同様に、他の各第２回路１２２−２，…のいずれ
を第１回路１２１に接続する場合でも、第２回路の出力
端子から第１回路１２１に至るまでの配線経路には、こ
の配線経路自体の配線抵抗及び寄生容量だけでなく、こ
の配線経路に接続されている他の各第２回路の第２配線
１２４の寄生容量が発生する。
【０００９】ここで、先に述べた様に第２配線１２４，
１２５は、第１配線１２１よりも単位長さ当たりの配線
抵抗及び寄生容量が大きいので、第１回路１２１と第２
回路間の配線経路に接続される各第２配線１２４，１２
５の全体の長さが変動すると、これに伴って遅延時間も
変動してしまう。
１２５は、第１配線１２１よりも単位長さ当たりの配線
抵抗及び寄生容量が大きいので、第１回路１２１と第２
回路間の配線経路に接続される各第２配線１２４，１２
５の全体の長さが変動すると、これに伴って遅延時間も
変動してしまう。
【００１０】図５に示す回路構成においては、各第２回
路１２２−１，１２２−２，…は、各第１配線１２３に
対して同様の各離間距離を保っており、各第２回路１２
２−１，１２２−２，…の出力端子Ｃ1と第１配線１２
３を接続するそれぞれの第２配線１２４が最も短く、各
第２回路１２２−１，１２２−２，…の出力端子Ｃ2と
第１配線１２３を接続する各第２配線１２４がやや長
く、各第２回路の出力端子Ｃ3の第２配線１２４が更に
長く、各第２回路の出力端子Ｃ4の第２配線１２４が最
も長くなる。したがって、各第１配線１２３毎に、第１
配線１２３に接続される各第２配線１２４の長さが異な
り、各第１配線１２３のいずれを通じて配線経路が形成
されるかによって、配線経路に接続される各第２配線１
２４の全体の長さが変動し、遅延時間も変動する。
路１２２−１，１２２−２，…は、各第１配線１２３に
対して同様の各離間距離を保っており、各第２回路１２
２−１，１２２−２，…の出力端子Ｃ1と第１配線１２
３を接続するそれぞれの第２配線１２４が最も短く、各
第２回路１２２−１，１２２−２，…の出力端子Ｃ2と
第１配線１２３を接続する各第２配線１２４がやや長
く、各第２回路の出力端子Ｃ3の第２配線１２４が更に
長く、各第２回路の出力端子Ｃ4の第２配線１２４が最
も長くなる。したがって、各第１配線１２３毎に、第１
配線１２３に接続される各第２配線１２４の長さが異な
り、各第１配線１２３のいずれを通じて配線経路が形成
されるかによって、配線経路に接続される各第２配線１
２４の全体の長さが変動し、遅延時間も変動する。
【００１１】この様な配線経路に接続される各第２配線
１２４の全体の長さと遅延時間の変動を上式（２）に基
づいて求めると、次の通りである。
１２４の全体の長さと遅延時間の変動を上式（２）に基
づいて求めると、次の通りである。
【００１２】いま、第２回路１２２−１の出力端子Ｃ1
から第１回路１２１に至る配線経路Ｋ1を形成したとき
に、第１配線１２３の全長をｍとし、配線経路Ｋ1に含
まれる第１配線１２３の部分の長さをｍＫ1とし、第１
配線１２３の単位長さ当たりの抵抗をＲ0mとし、第１配
線１２３の単位長さ当たりの容量をＣ0mとすると、この
第１配線１２３の部分による遅延時間は、ｍＫ1・Ｒ0m
・ｍ・Ｃ0mとなる。また、配線経路Ｋ1に含まれる第２
配線１２４，１２５の長さをＬＫ1（＝第２配線１２４
の長さＬ1＋第２配線１２５の長さＬ5）とし、この配線
経路Ｋ1に接続されている他の各第２回路１２２−２，
…の第２配線１２４の長さをＬ1・５とし、第２配線１
２４，１２５の単位長さ当たりの抵抗をＲ0Lとし、第２
配線１２４，１２５の単位長さ当たりの容量Ｃ0Lとする
と、これらの第２配線１２４，１２５による遅延時間
は、ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ1・５）・Ｃ0Lとなる。
したがって、この配線経路Ｋの全体の遅延時間ＴＡ1c1
は、次式（３）によって表される。 ＴＡ1c1＝ ｍＫ1・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ1・５）・Ｃ0L…（３） 同様に、第２回路１２２−１の各出力端子Ｃ2，Ｃ3，Ｃ
4から第１回路１２１に至る各配線経路Ｋ2，Ｋ3，Ｋ4を
形成したときには、それぞれの遅延時間ＴＡ1c2，ＴＡ1
c3，ＴＡ1c4は、次式（４）、（５）及び（６）によっ
て表される。 ＴＡ1c2＝ ｍＫ1・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ2・５）・Ｃ0L…（４） ＴＡ1c3＝ ｍＫ1・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ3・５）・Ｃ0L…（５） ＴＡ1c4＝ ｍＫ1・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ4・５）・Ｃ0L…（６） ここで、上記各式（３）、（４）、（５）及び（６）を
比較すると、これらの遅延時間ＴＡ1c1，ＴＡ1c2，ＴＡ
1c3，ＴＡ1c4の相異は、第２回路１２２−１の各出力端
子Ｃ1，Ｃ2，Ｃ3，Ｃ4から導出されているそれぞれの第
２配線１２４の長さＬ1，Ｌ2，Ｌ3，Ｌ4に依存してお
り、Ｌ1＜Ｌ2＜Ｌ3＜Ｌ4の関係にあるから、ＴＡ1c1＜
ＴＡ1c2＜ＴＡ1c3＜ＴＡ1c4となる。
から第１回路１２１に至る配線経路Ｋ1を形成したとき
に、第１配線１２３の全長をｍとし、配線経路Ｋ1に含
まれる第１配線１２３の部分の長さをｍＫ1とし、第１
配線１２３の単位長さ当たりの抵抗をＲ0mとし、第１配
線１２３の単位長さ当たりの容量をＣ0mとすると、この
第１配線１２３の部分による遅延時間は、ｍＫ1・Ｒ0m
・ｍ・Ｃ0mとなる。また、配線経路Ｋ1に含まれる第２
配線１２４，１２５の長さをＬＫ1（＝第２配線１２４
の長さＬ1＋第２配線１２５の長さＬ5）とし、この配線
経路Ｋ1に接続されている他の各第２回路１２２−２，
…の第２配線１２４の長さをＬ1・５とし、第２配線１
２４，１２５の単位長さ当たりの抵抗をＲ0Lとし、第２
配線１２４，１２５の単位長さ当たりの容量Ｃ0Lとする
と、これらの第２配線１２４，１２５による遅延時間
は、ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ1・５）・Ｃ0Lとなる。
したがって、この配線経路Ｋの全体の遅延時間ＴＡ1c1
は、次式（３）によって表される。 ＴＡ1c1＝ ｍＫ1・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ1・５）・Ｃ0L…（３） 同様に、第２回路１２２−１の各出力端子Ｃ2，Ｃ3，Ｃ
4から第１回路１２１に至る各配線経路Ｋ2，Ｋ3，Ｋ4を
形成したときには、それぞれの遅延時間ＴＡ1c2，ＴＡ1
c3，ＴＡ1c4は、次式（４）、（５）及び（６）によっ
て表される。 ＴＡ1c2＝ ｍＫ1・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ2・５）・Ｃ0L…（４） ＴＡ1c3＝ ｍＫ1・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ3・５）・Ｃ0L…（５） ＴＡ1c4＝ ｍＫ1・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ4・５）・Ｃ0L…（６） ここで、上記各式（３）、（４）、（５）及び（６）を
比較すると、これらの遅延時間ＴＡ1c1，ＴＡ1c2，ＴＡ
1c3，ＴＡ1c4の相異は、第２回路１２２−１の各出力端
子Ｃ1，Ｃ2，Ｃ3，Ｃ4から導出されているそれぞれの第
２配線１２４の長さＬ1，Ｌ2，Ｌ3，Ｌ4に依存してお
り、Ｌ1＜Ｌ2＜Ｌ3＜Ｌ4の関係にあるから、ＴＡ1c1＜
ＴＡ1c2＜ＴＡ1c3＜ＴＡ1c4となる。
【００１３】この様に第２回路１２２−１の各出力端子
Ｃ1，Ｃ2，Ｃ3，Ｃ4のいずれを通じてデータを授受する
かにより、配線経路に接続される各第２配線１２４の全
体の長さが変動し、遅延時間も変動する。このことは、
他の各第２回路１２２−２，…のいずれについても言
え、出力端子Ｃ4から導出されている第２配線１２４が
最も長いので、この第２配線１２４を通じてデータを授
受するときに、遅延時間が最大になる。
Ｃ1，Ｃ2，Ｃ3，Ｃ4のいずれを通じてデータを授受する
かにより、配線経路に接続される各第２配線１２４の全
体の長さが変動し、遅延時間も変動する。このことは、
他の各第２回路１２２−２，…のいずれについても言
え、出力端子Ｃ4から導出されている第２配線１２４が
最も長いので、この第２配線１２４を通じてデータを授
受するときに、遅延時間が最大になる。
【００１４】この最大の遅延時間を短くするには、出力
端子Ｃ4から導出されている第２配線１２４を第２回路
により近い第１配線１２３に接続すれば良いが、この第
２配線１２４に代わって、他の出力端子Ｃ4から導出さ
れている第２配線１２４をより遠い第１配線１２３に接
続せねばならないので、回路全体から見れば、遅延時間
の改善にはならない。この様な遅延時間の積み重ねがＬ
ＳＩ等の回路動作の高速化を妨げていた。また、各遅延
時間ＴＡ1c1，ＴＡ1c2，ＴＡ1c3，ＴＡ1c4のバラツキ
は、回路の安定動作と言う点からも好ましくなかった。
端子Ｃ4から導出されている第２配線１２４を第２回路
により近い第１配線１２３に接続すれば良いが、この第
２配線１２４に代わって、他の出力端子Ｃ4から導出さ
れている第２配線１２４をより遠い第１配線１２３に接
続せねばならないので、回路全体から見れば、遅延時間
の改善にはならない。この様な遅延時間の積み重ねがＬ
ＳＩ等の回路動作の高速化を妨げていた。また、各遅延
時間ＴＡ1c1，ＴＡ1c2，ＴＡ1c3，ＴＡ1c4のバラツキ
は、回路の安定動作と言う点からも好ましくなかった。
【００１５】そこで、この発明の課題は、上記従来の課
題を解決するものであって、回路動作の高速化と、複数
の回路間で生じる各遅延時間のバラツキを均一化を図る
ことが可能な半導体装置を提供することにある。
題を解決するものであって、回路動作の高速化と、複数
の回路間で生じる各遅延時間のバラツキを均一化を図る
ことが可能な半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
それぞれが同じ方向に沿った状態で配列された複数の第
１配線と、各第１配線それぞれと接続される複数の端子
をそれぞれ有する複数の回路と、各回路に設けられたそ
れぞれの端子と各第１配線それぞれとを接続するように
各回路毎にそれぞれ複数設けられた第２配線とを備え、
各第１配線に接続された全ての第２配線の全体の長さ
が、それぞれ、相互に一致するようにされるとともに、
各第１配線それぞれの前記所定方向に沿った長さが、そ
れぞれ相互に一致した状態になっていることを特徴とす
る。
それぞれが同じ方向に沿った状態で配列された複数の第
１配線と、各第１配線それぞれと接続される複数の端子
をそれぞれ有する複数の回路と、各回路に設けられたそ
れぞれの端子と各第１配線それぞれとを接続するように
各回路毎にそれぞれ複数設けられた第２配線とを備え、
各第１配線に接続された全ての第２配線の全体の長さ
が、それぞれ、相互に一致するようにされるとともに、
各第１配線それぞれの前記所定方向に沿った長さが、そ
れぞれ相互に一致した状態になっていることを特徴とす
る。
【００１７】この様な構成によれば、各第１配線間で、
第１配線に接続されている各第２配線の全体の長さが相
互に略一致しているので、各第１配線のいずれを通じて
データを伝送するにしても、第１配線に対する各第２配
線の影響、つまり各第２配線の寄生容量による影響に変
動がなく、遅延時間が変動せずに済む。
第１配線に接続されている各第２配線の全体の長さが相
互に略一致しているので、各第１配線のいずれを通じて
データを伝送するにしても、第１配線に対する各第２配
線の影響、つまり各第２配線の寄生容量による影響に変
動がなく、遅延時間が変動せずに済む。
【００１８】第１配線に接続されている各第２配線の長
さは、それぞれ、各第１配線の長さよりも短くなってい
てもよい。
さは、それぞれ、各第１配線の長さよりも短くなってい
てもよい。
【００１９】各第１配線は、それぞれ二つの部分に分割
されており、各第１配線における分割された一方の部分
の配列順序が、他方の部分の配列順序と異なっていても
よい。
されており、各第１配線における分割された一方の部分
の配列順序が、他方の部分の配列順序と異なっていても
よい。
【００２０】この様に各第１配線の配列を途中で切り換
えると、各回路毎に、回路と第１配線間の距離を変える
ことができ、これに伴い、回路と第１配線を接続する第
２配線の長さが変わる。したがって、各第１配線の配列
を適宜に切り換えて、各回路毎に、回路と各第１配線を
接続するそれぞれの第２配線の長さを調節することがで
き、これによって各第１配線間で、第１配線に接続され
ている各第２配線の全体の長さを相互に略一致させるこ
とができる。
えると、各回路毎に、回路と第１配線間の距離を変える
ことができ、これに伴い、回路と第１配線を接続する第
２配線の長さが変わる。したがって、各第１配線の配列
を適宜に切り換えて、各回路毎に、回路と各第１配線を
接続するそれぞれの第２配線の長さを調節することがで
き、これによって各第１配線間で、第１配線に接続され
ている各第２配線の全体の長さを相互に略一致させるこ
とができる。
【００２１】また、本発明の半導体装置は、それぞれが
同じ方向に沿った状態で配列された複数の第１配線と、
各第１配線それぞれと接続される複数の端子をそれぞれ
有する複数の回路と、各回路に設けられたそれぞれの端
子と各第１配線それぞれとを接続するように各回路毎に
それぞれ複数設けられた第２配線とを備え、各第１配線
は、第１導電層をパターニングすることによって形成さ
れ、各第２配線は、第１導電層とは絶縁層を介して積層
された第２導電層によって形成されており、各第１配線
に接続された全ての第２配線の全体の長さが、それぞ
れ、相互に一致するようにされるとともに、各第１配線
それぞれの前記所定方向に沿った長さが、それぞれ相互
に一致した状態になっていることを特徴とする。
同じ方向に沿った状態で配列された複数の第１配線と、
各第１配線それぞれと接続される複数の端子をそれぞれ
有する複数の回路と、各回路に設けられたそれぞれの端
子と各第１配線それぞれとを接続するように各回路毎に
それぞれ複数設けられた第２配線とを備え、各第１配線
は、第１導電層をパターニングすることによって形成さ
れ、各第２配線は、第１導電層とは絶縁層を介して積層
された第２導電層によって形成されており、各第１配線
に接続された全ての第２配線の全体の長さが、それぞ
れ、相互に一致するようにされるとともに、各第１配線
それぞれの前記所定方向に沿った長さが、それぞれ相互
に一致した状態になっていることを特徴とする。
【００２２】さらに、本発明の半導体装置は、それぞれ
が同じ方向に沿った状態で配列された複数の第１配線
と、各第１配線それぞれと接続される複数の端子をそれ
ぞれ有する複数の回路と、各回路に設けられたそれぞれ
の端子と各第１配線それぞれとを接続するように各回路
毎にそれぞれ複数設けられた第２配線とを備え、各回路
のそれぞれの端子と各第１配線とを接続する全ての第２
配線の全体の長さが、それぞれ、相互に一致するように
設けられていることを特徴とする。
が同じ方向に沿った状態で配列された複数の第１配線
と、各第１配線それぞれと接続される複数の端子をそれ
ぞれ有する複数の回路と、各回路に設けられたそれぞれ
の端子と各第１配線それぞれとを接続するように各回路
毎にそれぞれ複数設けられた第２配線とを備え、各回路
のそれぞれの端子と各第１配線とを接続する全ての第２
配線の全体の長さが、それぞれ、相互に一致するように
設けられていることを特徴とする。
【００２３】これらの半導体装置においても、前述の半
導体装置と同様に、各第１配線のいずれを通じてデータ
を伝送するにしても、第１配線に対する各第２配線の影
響に変動がなく、遅延時間が変動せずに済む。
導体装置と同様に、各第１配線のいずれを通じてデータ
を伝送するにしても、第１配線に対する各第２配線の影
響に変動がなく、遅延時間が変動せずに済む。
【００２４】各第１配線は、それぞれ二つの部分に分割
されており、各第１配線における分割された一方の部分
の配列順序が、他方の部分の配列順序と異なっていても
よい。
されており、各第１配線における分割された一方の部分
の配列順序が、他方の部分の配列順序と異なっていても
よい。
【００２５】また、本発明の半導体装置は、１チップの
集積回路からなっていてもよい。
集積回路からなっていてもよい。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態を添
付図面を参照して説明する。図１は、この発明の半導体
装置の一実施形態を示している。この実施形態の半導体
装置は、第１回路１１と、複数の第２回路１２−１，１
２−２，…と、複数の第１配線１３−１〜１３−４と、
各第２回路１２−１，１２−２，…毎に、第２回路を各
第１配線１３に接続する各第２配線１４と、第１回路１
１を各第１配線１３に接続する各第２配線１５を備えて
いる。
付図面を参照して説明する。図１は、この発明の半導体
装置の一実施形態を示している。この実施形態の半導体
装置は、第１回路１１と、複数の第２回路１２−１，１
２−２，…と、複数の第１配線１３−１〜１３−４と、
各第２回路１２−１，１２−２，…毎に、第２回路を各
第１配線１３に接続する各第２配線１４と、第１回路１
１を各第１配線１３に接続する各第２配線１５を備えて
いる。
【００２７】各第１配線１３−１〜１３−４は、１つの
導電層をパターニングすることによって形成されたもの
である。また、各第２配線１４，１５は、他の導電層を
パターニングすることによって形成されたものである。
これらの導電層の間には、絶縁層が介在し、各第１配線
と各２配線間の接続は、この絶縁層の各コンタクトホー
ルを通じてなされている。
導電層をパターニングすることによって形成されたもの
である。また、各第２配線１４，１５は、他の導電層を
パターニングすることによって形成されたものである。
これらの導電層の間には、絶縁層が介在し、各第１配線
と各２配線間の接続は、この絶縁層の各コンタクトホー
ルを通じてなされている。
【００２８】各第１配線１３の方が各第２配線１４，１
５よりも、単位長さ当たりの配線抵抗及び寄生容量が小
さいものとする。
５よりも、単位長さ当たりの配線抵抗及び寄生容量が小
さいものとする。
【００２９】各第１配線１３−１〜１３−４は、第１回
路１１の部位で、それらの配列順序が切り替えられてお
り、第１回路１１よりも左側の該各第１配線の配列順序
と、第１回路１１よりも右側の該各第１配線の配列順序
が相互に異なる。これらの第１配線１３−１〜１３−４
毎に、第１配線の左側と右側を第２配線１５を介して接
続している。
路１１の部位で、それらの配列順序が切り替えられてお
り、第１回路１１よりも左側の該各第１配線の配列順序
と、第１回路１１よりも右側の該各第１配線の配列順序
が相互に異なる。これらの第１配線１３−１〜１３−４
毎に、第１配線の左側と右側を第２配線１５を介して接
続している。
【００３０】例えば、第１配線１３−１は、第１回路１
１よりも左側で、各第２回路１２−１，１２−２，１２
−３から最も離れ、第１回路１１よりも右側で、各第２
回路１２−４，１２−５，１２−６に最も近づいてい
る。また、第１配線１３−４は、第１回路１１よりも左
側で、各第２回路１２−１，１２−２，１２−３に最も
近づき、第１回路１１よりも右側で、各第２回路１２−
４，１２−５，１２−６から最も離れている。あるい
は、各第１配線１３−２，１３−３は、第１回路１１の
左側と右側で、それぞれの順番が相互に入れ替わってい
る。
１よりも左側で、各第２回路１２−１，１２−２，１２
−３から最も離れ、第１回路１１よりも右側で、各第２
回路１２−４，１２−５，１２−６に最も近づいてい
る。また、第１配線１３−４は、第１回路１１よりも左
側で、各第２回路１２−１，１２−２，１２−３に最も
近づき、第１回路１１よりも右側で、各第２回路１２−
４，１２−５，１２−６から最も離れている。あるい
は、各第１配線１３−２，１３−３は、第１回路１１の
左側と右側で、それぞれの順番が相互に入れ替わってい
る。
【００３１】このため、第１回路１１よりも左側では、
各第２回路１２−１，１２−２，１２−３の出力端子Ｃ
1から導出されている各第２配線１４が最も長くても、
第１回路１１よりも右側では、各第２回路１２−４，１
２−５，１２−６の出力端子Ｃ1から導出されている各
第２配線１４が最も短くなる。また、第１回路１１より
も左側では、各第２回路１２−１，１２−２，１２−３
の出力端子Ｃ2から導されている各第２配線１４が最も
短くても、第１回路１１よりも右側では、各第２回路１
２−４，１２−５，１２−６の出力端子Ｃ2から導出さ
れている各第２配線１４が最も長くなる。あるいは、第
１回路１１の左側と右側では、各第２回路１２−１，１
２−２，１２−３の出力端子Ｃ3から導出されている各
第２配線１４の長さと、各第２回路１２−４，１２−
５，１２−６の出力端子Ｃ3から導出されている各第２
配線１４の長さが相互に入れ替わっている。
各第２回路１２−１，１２−２，１２−３の出力端子Ｃ
1から導出されている各第２配線１４が最も長くても、
第１回路１１よりも右側では、各第２回路１２−４，１
２−５，１２−６の出力端子Ｃ1から導出されている各
第２配線１４が最も短くなる。また、第１回路１１より
も左側では、各第２回路１２−１，１２−２，１２−３
の出力端子Ｃ2から導されている各第２配線１４が最も
短くても、第１回路１１よりも右側では、各第２回路１
２−４，１２−５，１２−６の出力端子Ｃ2から導出さ
れている各第２配線１４が最も長くなる。あるいは、第
１回路１１の左側と右側では、各第２回路１２−１，１
２−２，１２−３の出力端子Ｃ3から導出されている各
第２配線１４の長さと、各第２回路１２−４，１２−
５，１２−６の出力端子Ｃ3から導出されている各第２
配線１４の長さが相互に入れ替わっている。
【００３２】これによって、各第２回路１２−１，１２
−２，…の出力端子Ｃ1から導出されている各第２配線
１４の全体の長さ、各第２回路の出力端子Ｃ2から導出
されている各第２配線１４の全体の長さ、各第２回路の
出力端子Ｃ3から導出されている各第２配線１４の全体
の長さ、各第２回路の出力端子Ｃ4から導出されている
各第２配線１４の全体の長さが相互に均一化される。
−２，…の出力端子Ｃ1から導出されている各第２配線
１４の全体の長さ、各第２回路の出力端子Ｃ2から導出
されている各第２配線１４の全体の長さ、各第２回路の
出力端子Ｃ3から導出されている各第２配線１４の全体
の長さ、各第２回路の出力端子Ｃ4から導出されている
各第２配線１４の全体の長さが相互に均一化される。
【００３３】ここで、例えば図２に示す様に第２回路１
２−１の出力端子Ｃ1から第１回路１１に至る配線経路
Ｋ2を形成し、配線経路Ｋ2に含まれる第１配線１３の部
分の長さをｍＫ2とし、配線経路Ｋ2に含まれる第２配線
１４，１５の長さをＬＫ1（＝第２配線１４の長さＬ4＋
第２配線１５の長さＬ5）とし、この配線経路Ｋ2に接続
されている他の各第２回路１２−２，…の第２配線１４
の長さをＬ1・３＋Ｌ4・２とすると、配線経路Ｋ2に含
まれる第１配線１３の部分による遅延時間は、ｍＫ2・
Ｒ0m・ｍ・Ｃ0mとなり、また各第２配線１４，１５によ
る遅延時間は、ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ1・３＋Ｌ4・
２）・Ｃ0Lとなる。したがって、この配線経路Ｋ2の全
体の遅延時間ＵＡ1c1は、次式（７）によって表され
る。
２−１の出力端子Ｃ1から第１回路１１に至る配線経路
Ｋ2を形成し、配線経路Ｋ2に含まれる第１配線１３の部
分の長さをｍＫ2とし、配線経路Ｋ2に含まれる第２配線
１４，１５の長さをＬＫ1（＝第２配線１４の長さＬ4＋
第２配線１５の長さＬ5）とし、この配線経路Ｋ2に接続
されている他の各第２回路１２−２，…の第２配線１４
の長さをＬ1・３＋Ｌ4・２とすると、配線経路Ｋ2に含
まれる第１配線１３の部分による遅延時間は、ｍＫ2・
Ｒ0m・ｍ・Ｃ0mとなり、また各第２配線１４，１５によ
る遅延時間は、ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ1・３＋Ｌ4・
２）・Ｃ0Lとなる。したがって、この配線経路Ｋ2の全
体の遅延時間ＵＡ1c1は、次式（７）によって表され
る。
【００３４】 ＵＡ1c1＝ ｍＫ2・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ1・３＋Ｌ4・２）・Ｃ0L …（７） ただし、第１配線１３の単位長さ当たりの抵抗をＲ0m、
第１配線１３の単位長さ当たりの容量をＣ0m、第２配線
１４，１５の単位長さ当たりの抵抗をＲ0L、第２配線１
４，１５の単位長さ当たりの容量Ｃ0Lとする。また、第
１回路１１から導出されている第２配線１５の部分１５
ａは、配線経路Ｋ2に接続されている他の各第２回路１
２−２，…の第２配線１４の長さＬ1・３＋Ｌ4・２と比
較すると、十分に短いので、この部分１５ａの容量を無
視している。
第１配線１３の単位長さ当たりの容量をＣ0m、第２配線
１４，１５の単位長さ当たりの抵抗をＲ0L、第２配線１
４，１５の単位長さ当たりの容量Ｃ0Lとする。また、第
１回路１１から導出されている第２配線１５の部分１５
ａは、配線経路Ｋ2に接続されている他の各第２回路１
２−２，…の第２配線１４の長さＬ1・３＋Ｌ4・２と比
較すると、十分に短いので、この部分１５ａの容量を無
視している。
【００３５】さて、図５に示す従来の回路構成における
最大の遅延時間ＴＡ1c4を求める上式（６）と、この実
施形態における遅延時間ＵＡ1c1を求める式（７）を比
較すると明らかな様に、式（６）における（ＬＫ1＋Ｌ
Ｋ4・５）の項と、式（７）における（ＬＫ1＋Ｌ1・３
＋Ｌ4・２）の項が異なる。つまり、配線経路に接続さ
れている他の各第２回路の第２配線の長さが異なる。こ
こでは、Ｌ1＜Ｌ4のため、Ｌ1・３＋Ｌ4・２＜ＬＫ4・
５である。また、ｍＫ１≒ｍＫ2であるから、式（６）
におけるｍＫ1・Ｒ0m・ｍ・Ｃ0mの項と、式（７）にお
けるｍＫ2・Ｒ0m・ｍ・Ｃ0mの項の違いを無視すること
ができる。従って、ＵＡ1c1＜ＴＡ1c4となる。
最大の遅延時間ＴＡ1c4を求める上式（６）と、この実
施形態における遅延時間ＵＡ1c1を求める式（７）を比
較すると明らかな様に、式（６）における（ＬＫ1＋Ｌ
Ｋ4・５）の項と、式（７）における（ＬＫ1＋Ｌ1・３
＋Ｌ4・２）の項が異なる。つまり、配線経路に接続さ
れている他の各第２回路の第２配線の長さが異なる。こ
こでは、Ｌ1＜Ｌ4のため、Ｌ1・３＋Ｌ4・２＜ＬＫ4・
５である。また、ｍＫ１≒ｍＫ2であるから、式（６）
におけるｍＫ1・Ｒ0m・ｍ・Ｃ0mの項と、式（７）にお
けるｍＫ2・Ｒ0m・ｍ・Ｃ0mの項の違いを無視すること
ができる。従って、ＵＡ1c1＜ＴＡ1c4となる。
【００３６】同様に、第２回路１２−１の各出力端子Ｃ
2，Ｃ3，Ｃ4から第１回路１１に至る各配線経路Ｋ3，Ｋ
4，Ｋ5を形成したときには、それぞれの遅延時間ＵＡ1c
2，ＵＡ1c3，ＵＡ1c4は、次式（８）、（９）及び（１
０）によって表される。 ＵＡ1c2＝ ｍＫ3・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ3・２＋Ｌ2・３）・Ｃ0L …（８） ＵＡ1c3＝ ｍＫ4・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ2・２＋Ｌ3・３）・Ｃ0L …（９） ＵＡ1c4＝ ｍＫ5・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ1・２＋Ｌ4・３）・Ｃ0L …（１０） これらの式（８），（９），（１０）についても、式
（７）と同様に、Ｌ1，Ｌ2，Ｌ3＜Ｌ4のため、Ｌ3・２
＋Ｌ2・３＜ＬＫ4・５、Ｌ2・２＋Ｌ3・３＜ＬＫ4・
５、Ｌ1・２＋Ｌ4・３＜ＬＫ4・５である。また、各配
線経路Ｋ3，Ｋ4，Ｋ5の長さは、相互に略等しく、ｍＫ1
≒ｍＫ2≒ｍＫ3≒ｍＫ4≒ｍＫ5である。したがって、Ｕ
Ａ1c2＜ＴＡ1c4、ＵＡ1c3＜ＴＡ1c4、ＵＡ1c4＜ＴＡ1c
4、となる。
2，Ｃ3，Ｃ4から第１回路１１に至る各配線経路Ｋ3，Ｋ
4，Ｋ5を形成したときには、それぞれの遅延時間ＵＡ1c
2，ＵＡ1c3，ＵＡ1c4は、次式（８）、（９）及び（１
０）によって表される。 ＵＡ1c2＝ ｍＫ3・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ3・２＋Ｌ2・３）・Ｃ0L …（８） ＵＡ1c3＝ ｍＫ4・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ2・２＋Ｌ3・３）・Ｃ0L …（９） ＵＡ1c4＝ ｍＫ5・Ｒ0m・ｍ・Ｃ0m＋ＬＫ1・Ｒ0L・（ＬＫ1＋Ｌ1・２＋Ｌ4・３）・Ｃ0L …（１０） これらの式（８），（９），（１０）についても、式
（７）と同様に、Ｌ1，Ｌ2，Ｌ3＜Ｌ4のため、Ｌ3・２
＋Ｌ2・３＜ＬＫ4・５、Ｌ2・２＋Ｌ3・３＜ＬＫ4・
５、Ｌ1・２＋Ｌ4・３＜ＬＫ4・５である。また、各配
線経路Ｋ3，Ｋ4，Ｋ5の長さは、相互に略等しく、ｍＫ1
≒ｍＫ2≒ｍＫ3≒ｍＫ4≒ｍＫ5である。したがって、Ｕ
Ａ1c2＜ＴＡ1c4、ＵＡ1c3＜ＴＡ1c4、ＵＡ1c4＜ＴＡ1c
4、となる。
【００３７】この様に各遅延時間ＵＡ1c1，ＵＡ1c2，Ｕ
Ａ1c3，ＵＡ1c4のいずれもが図５に示す従来の回路構成
における最大の遅延時間ＴＡ1c4よりも小さいので、回
路全体から見れば、遅延時間を短縮することができ、動
作速度を向上させることができる。
Ａ1c3，ＵＡ1c4のいずれもが図５に示す従来の回路構成
における最大の遅延時間ＴＡ1c4よりも小さいので、回
路全体から見れば、遅延時間を短縮することができ、動
作速度を向上させることができる。
【００３８】また、先に述べた様に、各第２回路の出力
端子Ｃ1から導出されている各第２配線１４の全体の長
さ、各出力端子Ｃ2から導出されている各第２配線１４
の全体の長さ、各出力端子Ｃ3から導出されている各第
２配線１４の全体の長さ、各出力端子Ｃ4から導出され
ている各第２配線１４の全体の長さが相互に均一化され
ている。このことは、上記各式（７），（８），
（９），（１０）におけるＬ1・３＋Ｌ4・２、Ｌ3・２
＋Ｌ2・３、Ｌ2・２＋Ｌ3・３、Ｌ1・２＋Ｌ4・３の相
互の差が小さいことを示唆している。このため、第１回
路１１と各第２回路１２間に如何なる配線経路を形成し
ても、各配線経路間での遅延時間のバラツキが小さくな
り、回路動作が安定化する。
端子Ｃ1から導出されている各第２配線１４の全体の長
さ、各出力端子Ｃ2から導出されている各第２配線１４
の全体の長さ、各出力端子Ｃ3から導出されている各第
２配線１４の全体の長さ、各出力端子Ｃ4から導出され
ている各第２配線１４の全体の長さが相互に均一化され
ている。このことは、上記各式（７），（８），
（９），（１０）におけるＬ1・３＋Ｌ4・２、Ｌ3・２
＋Ｌ2・３、Ｌ2・２＋Ｌ3・３、Ｌ1・２＋Ｌ4・３の相
互の差が小さいことを示唆している。このため、第１回
路１１と各第２回路１２間に如何なる配線経路を形成し
ても、各配線経路間での遅延時間のバラツキが小さくな
り、回路動作が安定化する。
【００３９】例えば、この実施形態における各遅延時間
ＵＡ1c1，ＵＡ1c2，ＵＡ1c3，ＵＡ1c4と、図５に示す従
来の回路構成における各遅延時間ＴＡ1c1，ＴＡ1c2，Ｔ
Ａ1c3，ＴＡ1c4の比は、次の通りとなり、遅延時間の改
善を果たしている。
ＵＡ1c1，ＵＡ1c2，ＵＡ1c3，ＵＡ1c4と、図５に示す従
来の回路構成における各遅延時間ＴＡ1c1，ＴＡ1c2，Ｔ
Ａ1c3，ＴＡ1c4の比は、次の通りとなり、遅延時間の改
善を果たしている。
【００４０】ＵＡ1c1／ＴＡ1c1＝０.８５ ＵＡ1c2／ＴＡ1c2＝０.８０ ＵＡ1c3／ＴＡ1c3＝０.８２ ＵＡ1c4／ＴＡ1c4＝０.８４ ただし、第１配線１３の単位長さ当たりの抵抗Ｒ0mを
０.１Ω、第１配線１３の単位長さ当たりの容量Ｃ0mを
０.２ｆＦ、第２配線１４，１５の単位長さ当たりの抵
抗Ｒ0Lを４Ω、第２配線１４，１５の単位長さ当たりの
容量Ｃ0Lを０.７ｆＦとする。また、ｍＫ1＝５０μｍ、
ｍＫ2＝４２μｍ、ｍＫ3＝５５μｍ、ｍＫ4＝５８μ
ｍ、ｍＫ5＝５０μｍ、ｍ＝１３０μｍ、ＬＫ1＝３５μ
ｍ、Ｌ1＝７μｍ、Ｌ2＝１０μｍ、Ｌ3＝１３μｍ、Ｌ4
＝１６μｍとする。
０.１Ω、第１配線１３の単位長さ当たりの容量Ｃ0mを
０.２ｆＦ、第２配線１４，１５の単位長さ当たりの抵
抗Ｒ0Lを４Ω、第２配線１４，１５の単位長さ当たりの
容量Ｃ0Lを０.７ｆＦとする。また、ｍＫ1＝５０μｍ、
ｍＫ2＝４２μｍ、ｍＫ3＝５５μｍ、ｍＫ4＝５８μ
ｍ、ｍＫ5＝５０μｍ、ｍ＝１３０μｍ、ＬＫ1＝３５μ
ｍ、Ｌ1＝７μｍ、Ｌ2＝１０μｍ、Ｌ3＝１３μｍ、Ｌ4
＝１６μｍとする。
【００４１】また、同じ条件で、この実施形態における
各遅延時間ＵＡ1c1，ＵＡ1c2，ＵＡ1c3，ＵＡ1c4の比
と、図５に示す従来の回路構成における各遅延時間ＴＡ
1c1，ＴＡ1c2，ＴＡ1c3，ＴＡ1c4の比を求めると、次の
通りとなり、遅延時間のバラツキが小さくなっているこ
とが判る。
各遅延時間ＵＡ1c1，ＵＡ1c2，ＵＡ1c3，ＵＡ1c4の比
と、図５に示す従来の回路構成における各遅延時間ＴＡ
1c1，ＴＡ1c2，ＴＡ1c3，ＴＡ1c4の比を求めると、次の
通りとなり、遅延時間のバラツキが小さくなっているこ
とが判る。
【００４２】ＵＡ1c1：ＵＡ1c2：ＵＡ1c3：ＵＡ1c4＝
１：０.９４：０.９７：１ ＴＡ1c1：ＴＡ1c2：ＴＡ1c3：ＴＡ1c4＝０.６１：０.７
４：０.８７：１ なお、この発明は、上記実施形態に限定されるものでな
く、多様な変形が可能である。例えば、図１に示す様な
回路構成だけでなく、更に複雑な回路構成においても、
この発明を適用することができ、回路構成の複雑化に伴
い、配線の抵抗や寄生容量が増加する程に、この発明の
効果が大きくなる。例えば、特開平８−３２１５８９号
公報に開示されている様に、ロコス酸化膜を形成せず
に、各素子の分離を図る場合、製造コストを低減するこ
とができても、寄生容量が増加すると言う不都合を伴う
が、この発明を適用すれば、この寄生容量の増加を改善
することができる。
１：０.９４：０.９７：１ ＴＡ1c1：ＴＡ1c2：ＴＡ1c3：ＴＡ1c4＝０.６１：０.７
４：０.８７：１ なお、この発明は、上記実施形態に限定されるものでな
く、多様な変形が可能である。例えば、図１に示す様な
回路構成だけでなく、更に複雑な回路構成においても、
この発明を適用することができ、回路構成の複雑化に伴
い、配線の抵抗や寄生容量が増加する程に、この発明の
効果が大きくなる。例えば、特開平８−３２１５８９号
公報に開示されている様に、ロコス酸化膜を形成せず
に、各素子の分離を図る場合、製造コストを低減するこ
とができても、寄生容量が増加すると言う不都合を伴う
が、この発明を適用すれば、この寄生容量の増加を改善
することができる。
【００４３】また、この実施形態では、各第１配線１３
の長さを略等しくしているが、これら第１配線１３につ
いては、単位長さ当たりの配線抵抗及び寄生容量が小さ
いので、それぞれの長さに多少のバラツキがあっても構
わない。
の長さを略等しくしているが、これら第１配線１３につ
いては、単位長さ当たりの配線抵抗及び寄生容量が小さ
いので、それぞれの長さに多少のバラツキがあっても構
わない。
【００４４】更に、半導体記憶装置の場合は、ＬＳＩの
チップ面積の縮小のために、列セレクター等において、
多くの共通回路を同一の信号線に接続しているので、こ
の発明を適用すると、配線容量の低減、並びに遅延時間
の均一化と言う点で、大きな効果を期待することができ
る。
チップ面積の縮小のために、列セレクター等において、
多くの共通回路を同一の信号線に接続しているので、こ
の発明を適用すると、配線容量の低減、並びに遅延時間
の均一化と言う点で、大きな効果を期待することができ
る。
【００４５】
【発明の効果】以上説明した様に、この発明によれば、
各第１配線間で、第１配線に接続されている各第２配線
の全体の長さが相互に略一致しているので、各第１配線
のいずれを通じてデータを伝送するにしても、第１配線
に対する各第２配線の影響、つまり各第２配線の寄生容
量による影響に変動がなく、遅延時間が変動せずに済
む。これによって、回路動作の高速化、信号遅延の均一
化、回路動作の安定化を図ることができる。
各第１配線間で、第１配線に接続されている各第２配線
の全体の長さが相互に略一致しているので、各第１配線
のいずれを通じてデータを伝送するにしても、第１配線
に対する各第２配線の影響、つまり各第２配線の寄生容
量による影響に変動がなく、遅延時間が変動せずに済
む。これによって、回路動作の高速化、信号遅延の均一
化、回路動作の安定化を図ることができる。
【図１】この発明の半導体装置の一実施形態を示すブロ
ック図
ック図
【図２】図１の装置の作用を説明するために用いた図
【図３】半導体装置における回路構成を例示するブロッ
ク図
ク図
【図４】図３の回路における各信号を示すタイミングチ
ャート
ャート
【図５】従来の半導体装置の回路パターンを示すブロッ
ク図
ク図
【図６】図５の半導体装置の作用を説明するために用い
た図
た図
１１ 第１回路 １２−１〜１２−６ 第２回路 １３−１〜１３−４ 第１配線 １４，１５ 第２配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/3205 H01L 21/82 H01L 27/04
Claims (7)
- 【請求項１】 それぞれが同じ方向に沿った状態で配列
された複数の第１配線と、各第１配線それぞれと接続さ
れる複数の端子をそれぞれ有する複数の回路と、各回路
に設けられたそれぞれの端子と各第１配線それぞれとを
接続するように各回路毎にそれぞれ複数設けられた第２
配線とを備え、 各第１配線に接続された全ての第２配線の全体の長さ
が、それぞれ、相互に一致するようにされるとともに、
各第１配線それぞれの前記所定方向に沿った長さが、そ
れぞれ相互に一致した状態になっていることを特徴とす
る半導体装置。 - 【請求項２】 第１配線に接続されている各第２配線の
長さは、それぞれ、各第１配線の長さよりも短くなって
いる請求項１に記載の半導体装置。 - 【請求項３】 各第１配線は、それぞれ二つの部分に分
割されており、各第１配線における分割された一方の部
分の配列順序が、他方の部分の配列順序と異なっている
請求項１又は２に記載の半導体装置。 - 【請求項４】 それぞれが同じ方向に沿った状態で配列
された複数の第１配線と、各第１配線それぞれと接続さ
れる複数の端子をそれぞれ有する複数の回路と、各回路
に設けられたそれぞれの端子と各第１配線それぞれとを
接続するように各回路毎にそれぞれ複数設けられた第２
配線とを備え、 各第１配線は、第１導電層をパターニングすることによ
って形成され、各第２配線は、第１導電層とは絶縁層を
介して積層された第２導電層によって形成されており、 各第１配線に接続された全ての第２配線の全体の長さ
が、それぞれ、相互に一致するようにされるとともに、
各第１配線それぞれの前記所定方向に沿った長さが、そ
れぞれ相互に一致した状態になっていることを特徴とす
る半導体装置。 - 【請求項５】 それぞれが同じ方向に沿った状態で配列
された複数の第１配線と、各第１配線それぞれと接続さ
れる複数の端子をそれぞれ有する複数の回路と、各回路
に設けられたそれぞれの端子と各第１配線それぞれとを
接続するように各回路毎にそれぞれ複数設けられた第２
配線とを備え、 各回路のそれぞれの端子と各第１配線とを接続する全て
の第２配線の全体の長さが、それぞれ、相互に一致する
ように設けられていることを特徴とする半導体装置。 - 【請求項６】 各第１配線は、それぞれ二つの部分に分
割されており、各第１配線における分割された一方の部
分の配列順序が、他方の部分の配列順序と異なっている
請求項４又は５に記載の半導体装置。 - 【請求項７】 １チップの集積回路からなる請求項６に
記載の半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP19293997A JP3287391B2 (ja) | 1997-07-17 | 1997-07-17 | 半導体装置 |
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|---|---|
| JPH1140755A JPH1140755A (ja) | 1999-02-12 |
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|---|---|---|---|---|
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| US8127260B1 (en) * | 2006-11-22 | 2012-02-28 | Cadence Design Systems, Inc. | Physical layout estimator |
| KR101995950B1 (ko) | 2012-05-03 | 2019-07-03 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 구동 방법 |
| JP7587823B2 (ja) * | 2018-06-18 | 2024-11-21 | ザ、トラスティーズ オブ プリンストン ユニバーシティ | 構成可能なイン・メモリ・コンピューティング・エンジン、プラットフォーム、ビット・セル、及びそのためのレイアウト |
| CN112567350B (zh) | 2018-06-18 | 2025-01-17 | 普林斯顿大学 | 可配置的存储器内计算引擎、平台、位单元及其布局 |
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|---|---|---|---|---|
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| US5394443A (en) * | 1993-12-23 | 1995-02-28 | Unisys Corporation | Multiple interval single phase clock |
-
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- 1997-07-17 JP JP19293997A patent/JP3287391B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-13 US US09/114,155 patent/US6150877A/en not_active Expired - Fee Related
- 1998-07-15 TW TW087111498A patent/TW396595B/zh not_active IP Right Cessation
- 1998-07-16 KR KR1019980028806A patent/KR100302990B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7728653B2 (en) | 2002-03-06 | 2010-06-01 | Semiconductor Energy Laboratory Co., Ltd. | Display and method of driving the same |
| US8004513B2 (en) | 2002-03-06 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of driving the same |
| US8373694B2 (en) | 2002-03-06 | 2013-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of driving the same |
| US8659529B2 (en) | 2003-01-17 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Current source circuit, a signal line driver circuit and a driving method thereof and a light emitting device |
| US9626913B2 (en) | 2003-01-17 | 2017-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Current source circuit, a signal line driver circuit and a driving method thereof and a light emitting device |
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| KR19990013926A (ko) | 1999-02-25 |
| JPH1140755A (ja) | 1999-02-12 |
| TW396595B (en) | 2000-07-01 |
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| US6150877A (en) | 2000-11-21 |
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