JP3113031B2 - 並列型ａ／ｄ変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はアナログ電圧をディジ
タル信号に変換するＡ／Ｄ変換装置に係り、特に被変換
アナログ電圧を複数の基準電圧と並列に比較することに
よって変換を行う並列型Ａ／Ｄ変換装置に関する。

【０００２】

【従来の技術】高速のＡ／Ｄ変換装置の一例として、従
来、「IEEE JOURNAL OF SOLID-STATECIRCUITS, VOL.SC-
14, NO.6, DECEMBER 1979」の第 926頁ないし第 932頁
に記載されているANDREW G.F.DINGWALL による「Monoli
thic Expandable 6 Bit 20MHzCMOS/SOS A/D Converte
r」が知られており、その構成を図１４に示す。このＡ
／Ｄ変換装置では、一定電圧ＶREF から出力データ（デ
ィジタル信号）に対応する数だけ基準電圧が形成され
る。また、出力データに対応する数だけ増幅器12及びコ
ンパレータラッチ14が設けられる。そして、上記各基準
電圧とアナログ入力電圧ＶINとの電位差が各増幅器12で
それぞれ増幅され、各増幅器12の出力がコンパレータラ
ッチ14で“１”、“０”レベルのディジタル信号に変換
され、その後、エンコーダ15に供給されてアナログ入力
電圧ＶINに比例した出力データが得られる。

【０００３】上記従来のＡ／Ｄ変換装置では、１回の比
較で出力データが決定されるために高速動作が実現でき
る。しかし、個々の増幅器12は、コンパレータラッチ14
で誤差が生じない程度まで基準電圧とアナログ入力電圧
との差を増幅する必要があるため、一般に消費電力が大
きい。また、増幅器12は分解能分だけ必要となるために
数が多くなり、合計の消費電力がさらに大きくなる。ま
た、一般に増幅器12の入力容量はある程度大きな値を持
ち、特に図１５で示されるように容量を含むチョッパ型
増幅器を用いた場合には非常に大きくなる。

【０００４】図１５において、21は一端に基準電圧Ｖre
f が供給されクロック信号φで導通制御されるスイッ
チ、22は一端にアナログ入力電圧ＶINが供給され、クロ
ック信号／φで導通制御されるスイッチ、23は上記２個
のスイッチ21，22の他端が一端に接続された容量、24は
入力端がこの容量23の他端に接続されたインバータ、25
はこのインバータ24の入出力間に挿入されクロック信号
φで導通制御されるスイッチ、26は入力端が上記インバ
ータ24の出力端に接続されたインバータ、27はこのイン
バータ26の入出力間に挿入されクロック信号φで導通制
御されるスイッチである。

【０００５】上記構成でなる増幅器において、入力容量
が大きくなると、アナログ入力電圧ＶINを各増幅器12に
供給する図示しないバッファ増幅器の負荷が重くなり、
最悪の場合には各増幅器12の入力がアナログ入力電圧Ｖ
INに追従できなくなり、変換速度が低下するという問題
が生じる。

【０００６】また、基準電圧を図１４に示すように抵抗
分割で形成する場合には、各増幅器12の入力容量と分圧
用抵抗との時定数により、高速動作が不可能になる。こ
のような問題を解決するためには、個々の増幅器12の入
力容量を小さくする方法が考えられるが、一般に精度を
損なうことになるために困難である。

【０００７】

【発明が解決しようとする課題】上記のように従来のＡ
／Ｄ変換装置では、増幅器が多く必要なために消費電力
が多く、また増幅器による入力容量が大きくなるために
変換速度が低下するという問題がある。

【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、増幅器の数が削減でき
これにより消費電力の削減と入力容量の削減による変換
速度の高速化を図ることができる並列型Ａ／Ｄ変換装置
を提供することである。

【０００９】

【課題を解決するための手段】第１の発明の並列型Ａ／
Ｄ変換装置は、値が異なる複数の基準電圧を発生する基
準電圧発生回路と、上記複数の各基準電圧及び被変換ア
ナログ電圧が供給され、両電圧の電位差を増幅する複数
の増幅回路と、上記複数の基準電圧のうち値が隣接する
２つの基準電圧が供給される２つの増幅回路の出力間の
電圧をそれぞれ分圧する複数の電圧分圧回路と、上記複
数の各電圧分圧回路で発生される複数の分圧電圧をそれ
ぞれしきい値電圧と比較する複数の比較回路と、上記各
比較回路の比較結果を符号化してディジタル信号を出力
する符号化回路とを具備し、上記複数の各電圧分圧回路
はそれぞれ、各電圧分圧回路で発生される複数の分圧電
圧を比較する複数の比較回路に対応した数の分圧回路か
らなり、上記複数の分圧電圧のうち値が最も大きな第１
の分圧電圧を発生する第１の分圧回路は、第１の容量
と、上記第１の容量の一端と第１のバイアス電圧との間
に接続された第１のスイッチと、上記第１の容量の他端
と第２のバイアス電圧との間に接続され、上記第１のス
イッチと同時に導通制御される第２のスイッチと、上記
２つの基準電圧が供給される上記２つの増幅回路のうち
値が大きい方の基準電圧が供給される第１の増幅回路の
出力電圧と上記第１の容量の一端との間に接続され、上
記第１及び第２のスイッチが導通した後の第１及び第２
のスイッチの非導通期間に導通制御される第３のスイッ
チとからなり、上記第１の容量の他端から第１の分圧電
圧を出力するように構成され、上記第１の分圧電圧より
も値が小さな第２以降の分圧電圧を発生する第２以降の
各分圧回路はそれぞれ、第２の容量と、上記第２の容量
の一端と上記第１のバイアス電圧との間に接続され、上
記第１及び第２のスイッチと同時に導通制御される第４
のスイッチと、上記第２の容量の他端と上記第２のバイ
アス電圧との間に接続され、上記第４のスイッチと同時
に導通制御される第５のスイッチと、上記第１の増幅回
路の出力電圧と上記第２の容量の一端との間に接続さ
れ、上記第４及び第５のスイッチが導通した後の第４及
び第５のスイッチの非導通期間に導通制御される第６の
スイッチと、第３の容量と、上記第３の容量の一端と上
記第１のバイアス電圧との間に接続され、上記第４及び
第５のスイッチと同時に導通制御される第７のスイッチ
と、上記第２の増幅回路の 出力電圧と上記第３の容量の
一端との間に接続され、上記第７のスイッチが導通した
後の第７のスイッチの非導通期間に導通制御される第８
のスイッチとからなり、上記第３の容量の他端が上記第
２の容量の他端に共通に接続され、この第２及び第３の
容量の他端共通接続点から第２以降の分圧電圧を出力す
るように構成され、 上記第１の分圧回路内の第１の容量
及び上記第２以降の各分圧回路内の第２の容量は順にｍ
Ｃ，（ｍ−１）Ｃ，…Ｃの如く値が順次減少するように
それぞれの値が設定され、かつ上記第２以降の各分圧回
路内の第３の容量は順にＣから（ｍ−１）Ｃの間で値が
順次増加するようにそれぞれの値が設定されていること
を特徴とする。

【００１０】

【００１１】第２の発明の並列型Ａ／Ｄ変換装置は、値
が異なる複数の基準電圧を発生する基準電圧発生回路
と、上記複数の各基準電圧及び被変換アナログ電圧が供
給され、両電圧の電位差を増幅する複数の増幅回路と、
上記複数の基準電圧のうち値が隣接する２つの基準電圧
が供給される２つの増幅回路の出力電圧に基づいて、値
が異なる複数の電流を出力する複数の電流分流回路と、
上記複数の各電流分流回路から出力される複数の電流を
それぞれしきい値電流と比較する複数の比較回路と、上
記各比較回路の比較結果を符号化してディジタル信号を
出力する符号化回路とを具備し、上記複数の各電流分流
回路は、上記２つの基準電圧が供給される上記２つの増
幅回路のうち値が大きい方の基準電圧が供給される第１
の増幅回路の出力電圧に応じて値がｍ，（ｍ−１），
（ｍ−２），…１の順で重み付けがなされたｍ個の電流
を出力するｍ個の第１の電流源と、上記２つの基準電圧
が供給される上記２つの増幅回路のうち値が小さい方の
基準電圧が供給される第２の増幅回路の出力電圧に応じ
て値が１，２，…（ｍ−１），ｍの順で重み付けがなさ
れたｍ個の電流を出力するｍ個の第２の電流源とからな
り、上記ｍ個の第１の電流源の出力電流のうちｍの重み
付けがなされた電流が、上記電流分流回路から出力され
る複数の電流のうちで値が最も大きい電流として上記複
数の比較回路の一つに入力され、上記ｍ個の第２の電流
源の出力電流のうち１の重み付けがなされた電流が、上
記電流分流回路から出力される複数の電流のうちで値が
最も小さい電流として上記複数の比較回路の一つに入力
され、上記ｍ個の第１の電流源の出力電流のうち（ｍ−
１），（ｍ−２），…１の重み付けがなされた電流それ
ぞれと上記ｍ個の第２の出力電流のうち１，２，…（ｍ
−１）の重み付けがなされた電流それぞれとの和の電流
が、上記複数の電流のうち値が最も大きい電流と値が最
も値が小さい電流を除くその間の値を取る電流として上
記複数の比較回路に入力されてなることを特徴とする。

【００１２】

【作用】第１の発明の並列型Ａ／Ｄ変換装置では、基準
電圧と被変換アナログ電圧との差を増幅する増幅器が分
解能分だけ設けられるのではなく、それ以下の数だけ設
けられ、２つの増幅器の出力間の電圧が分圧され、各分
圧電圧が複数の比較回路でそれぞれしきい値電圧と比較
され、さらに各比較回路の出力が符号化回路で符号化さ
れ、これにより希望する分解能のディジタル信号が得ら
れる。

【００１３】第２の発明の並列型Ａ／Ｄ変換装置では、
２つの増幅器の出力間の電圧が電流に変換され、両電流
が電流分流回路で合成される。そして、電流分流回路か
らの出力電流が複数の比較回路でそれぞれしきい値電流
と比較され、各比較回路の比較結果が符号化回路で符号
化され、ディジタル信号に変換される。

【００１４】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。

【００１５】図１はこの発明の並列型Ａ／Ｄ変換装置の
第１の実施例の構成を示す回路図である。図において、
10は一定電圧ＶREF の供給ノードと接地ノードとの間に
複数個の抵抗11を直列接続して構成され、電圧ＶREF を
抵抗分割することにより値が順次増加していく複数の基
準電圧（０Ｖの接地電圧及び一定電圧ＶREF を含む）を
発生する基準電圧発生回路である。上記基準電圧発生回
路10で発生された複数の基準電圧は複数の増幅器12それ
ぞれの一方入力端に供給される。上記複数の増幅器12そ
れぞれの他方入力端にはアナログ入力電圧ＶINが並列に
供給される。これら各増幅器12はそれぞれ各基準電圧と
アナログ入力電圧ＶINとの電位差を増幅するものであ
り、上記複数の基準電圧のうち値が隣接する２つの基準
電圧が供給される各２つの増幅器の出力間の電圧は複数
の電圧分圧回路13のそれぞれに供給される。

【００１６】上記各電圧分圧回路13は、上記各２つの増
幅器12の出力間の電圧を分圧して２つの増幅器12の出力
電圧を補間するものであり、補間された各分圧電圧は複
数のコンパレータラッチ14にそれぞれ供給される。これ
ら各コンパレータラッチ14はそれぞれ、入力された分圧
電圧を一定のしきい値電圧と比較して“１”もしくは
“０”レベルのディジタル信号を出力する。これらコン
パレータラッチ14の比較結果はエンコーダ15に供給され
る。エンコーダ15は上記各コンパレータラッチ14の出力
を符号化して所定ビット数のディジタルデータを出力す
る。

【００１７】ここで、アナログ入力電圧ＶINの値に応じ
て、上記複数のコンパレータラッチ14の出力はある位置
で出力レベルが反転したものとなる。例えば、図に示す
ように、コンパレータラッチ14がｎ個設けられており、
図中、上から順にｎ，（ｎ−１），…（ｎ−ｍ＋１），
…，（ｎ−ｍ），（ｎ−ｍ−１），…，（ｎ−２ｍ＋
１），…，１の如く番号を付したときに、アナログ入力
電圧ＶINの値に応じて、例えばｎ番目から（ｎ−ｍ＋
１）番目までのコンパレータラッチ14の出力が全て
“０”レベルとなり、それ以降から１番目までのコンパ
レータラッチ14の出力が全て“１”レベルとなる。例え
ば、ｎの数が２５６、すなわち、コンパレータラッチ14
が２５６個設けられている場合、エンコーダ15はこれら
２５６個のコンパレータラッチ14の出力レベルの反転位
置を検出して入力の符号化を行い、８ビットのディジタ
ルデータを出力する。

【００１８】ところで、コンパレータラッチ14の数がｎ
個の場合、上記実施例装置では増幅器12がｎ個に（ｍ−
１）個の割合で間引かれていることになる。そして、上
記各電圧分圧回路13は、隣接する値を持つ２つの基準電
圧が供給される２つの増幅器12の出力電圧を分圧して、
間引かれた増幅器の出力を補間している。すなわち、図
中のｎ番目と（ｎ−ｍ）番目の増幅器を例にし、ｎ番目
の増幅器の出力電圧をＶ（ｎ）、（ｎ−ｍ）番目の増幅
器の出力電圧をＶ（ｎ−ｍ）とすると、Ｖ（ｎ）とＶ
（ｎ−ｍ）とが供給される電圧分圧回路13は、

【００１９】Ｖ（ｎ），｛（ｎ−１）Ｖ（ｎ）＋Ｖ（ｎ
−ｍ）｝／ｎ，｛（ｎ−２）Ｖ（ｎ）＋２Ｖ（ｎ−
ｍ）｝／ｎ，…，…，｛Ｖ（ｎ）＋（ｎ−１）Ｖ（ｎ−
ｍ）｝／ｎのようにＶ（ｎ）とＶ（ｎ−ｍ）を用いた補
間により上記のような分圧電圧を発生する。

【００２０】上記電圧分圧回路13の分圧電圧が供給され
る複数のコンパレータラッチ14は、これら各分圧電圧を
それぞれしきい値電圧と比較することによって“１”、
“０”レベルのディジタル信号を出力する。そして、全
てのコンパレータラッチ14の出力がエンコーダ15に供給
されることにより、アナログ入力電圧ＶINに応じたディ
ジタルデータが出力される。ここで、前記図１４に示す
従来回路における各増幅器12のゲインをＡと仮定し、ｉ
番目のコンパレータラッチ14の入力電圧をＶ（ｉ）とす
ると、 Ｖ（ｉ）＝Ａ｛ＶIN−（ｉ／ｎ）ＶREF ｝…１ で表される。ただし、（ｉ／ｎ）ＶREF はその増幅器12
に供給される基準電圧である。一方、図１の実施例回路
において、増幅器12のゲインをＡ′と仮定すると、上記
Ｖ（ｎ）、Ｖ（ｎ−ｍ）はそれぞれ次式で表される。 Ｖ（ｎ）＝Ａ′（ＶIN−ＶREF ）…２ Ｖ（ｎ−ｍ）＝Ａ′［ＶIN−｛（ｎ−ｍ）／ｎ｝ＶREF ］…３ 従って、Ｖ（ｉ）は次式で表される。 Ｖ（ｉ）＝Ａ′｛ＶIN−（ｉ／ｎ）ＶREF ｝…４

【００２１】ここで、Ａ＝Ａ′ならば、図１４の従来回
路における各コンパレータラッチ14の入力電圧と、上記
実施例における対応するコンパレータラッチ14の入力電
圧とは等価となり、上記実施例回路ではエンコーダ15か
ら従来回路と等しいビット数の出力データを得ることが
できる。

【００２２】しかも、この実施例回路では、従来に比べ
て増幅器をｎ個に（ｍ−１）個の割合で間引くことがで
き、増幅器の数を削減することができる。このため、消
費電力の大幅な削減を図ることができる。また、増幅器
の数が削減できるため、アナログ入力電圧を各増幅器に
供給する図示しないバッファ増幅器の負荷が従来よりも
軽くなり、各増幅器の入力をアナログ入力電圧に容易に
追従させることができ、変換速度の低下を防止すること
ができる。図２及び図３はそれぞれ上記実施例における
電圧分圧回路13の詳細な構成を示す回路図である。

【００２３】図２に示す電圧分圧回路は、両端に例えば
前記電圧Ｖ（ｎ）、Ｖ（ｎ−ｍ）が供給される直列接続
された複数の抵抗30によって構成されており、各直列接
続点のそれぞれから各分圧電圧が出力される。

【００２４】図３に示す電圧分圧回路は、前記電圧Ｖ
（ｎ）、Ｖ（ｎ−ｍ）を容量を用いた容量分割によって
分圧電圧を得るようにしたものである。例えばｎ番目の
コンパレータラッチに供給される分圧電圧は、３個のス
イッチ31，32，33とｍＣの値を持つ容量34とからなる回
路によって発生される。すなわち、クロック信号φによ
ってスイッチ31，33が同時にオン状態にされていると
き、容量34の両端間にはＶr2−Ｖr1なる電位差が生じ
る。次にクロック信号／φによってスイッチ32がオン状
態にされ、容量34の一端側に電圧Ｖ（ｎ）が供給される
と、容量34の他端の電位がＶr2−Ｖr1＋Ｖ（ｎ）に上昇
する。ここで、Ｖr1とＶr2はそれぞれ一定のバイアス電
圧であり、上記容量34の他端の電圧が分圧電圧として供
給されるコンパレータラッチでは（Ｖr2−Ｖr1）の値を
考慮してしきい値電圧の設定が行われる。

【００２５】ｎ番目以外の（ｎ−１）番目から（ｎ−
ｍ）番目の各コンパレータラッチに供給される分圧電圧
は、それぞれ５個のスイッチ35，36，37，38，39と２個
の容量40，41とからなる回路によって発生される。すな
わち、クロック信号φによってスイッチ35，37及び39が
オン状態にされているとき、容量40，41それぞれの両端
間にはＶr2−Ｖr1なる電位差がそれぞれ生じる。次にク
ロック信号／φによってスイッチ36，38がそれぞれオン
状態にされ、容量40の一端側に電圧Ｖ（ｎ）が、容量41
の一端側に電圧Ｖ（ｎ−ｍ）がそれぞれ供給されると、
容量40，41の各他端の電位がＶr2−Ｖr1＋Ｖ（ｎ）、Ｖ
r2−Ｖr1＋Ｖ（ｎ−ｍ）にそれぞれに上昇する。ここ
で、（ｎ−１）番目から（ｎ−ｍ）番目の各コンパレー
タラッチに供給される分圧電圧を発生する回路では、容
量40の値が（ｍ−１）Ｃから順にＣまで減少するように
設定されており、他方、容量41の値はＣから順に（ｍ−
１）Ｃまで増加するように設定されている。

【００２６】従って、（ｎ−１）番目のコンパレータラ
ッチに供給される分圧電圧を発生する回路では、スイッ
チ36，38がオン状態にされた後、２個の容量40，41に蓄
積された電荷が再分配され、容量40，41の他端の共通接
続点における電圧が｛Ｖr2−Ｖr1｝＋｛（ｍ−１）Ｖ
（ｎ）＋Ｖ（ｎ−ｍ）｝／ｍに上昇する。この場合も、
容量40，41の他端の共通接続点における電圧が分圧電圧
として供給されるコンパレータラッチでは、（Ｖr2−Ｖ
r1）の値を考慮して、しきい値電圧の設定が行われる。

【００２７】同様にして、（ｎ−１）番目以降のコンパ
レータラッチに供給される分圧電圧を発生する各回路で
も分圧電圧が発生される。例えば、（ｎ−ｍ）番目のコ
ンパレータラッチに供給される分圧電圧を発生する回路
では、容量40の値がＣに、容量41の値が（ｍ−１）Ｃに
それぞれ設定されており、スイッチ36，38がオン状態に
された後、２個の容量40，41に蓄積された電荷が再分配
され、容量40，41の他端の共通接続点における電圧が
｛Ｖr2−Ｖr1｝＋｛（Ｖ（ｎ）＋Ｖ（ｍ−１）｝／ｍに
上昇する。また、この電圧が分圧電圧として供給される
コンパレータラッチでは、（Ｖr2−Ｖr1）の値を考慮し
て、しきい値電圧の設定が行われる。

【００２８】図４は、上記図３のような構成の電圧分圧
回路を用いた場合の、前記図１に示す実施例回路の詳細
な構成を示している。なお、この実施例において、各増
幅器12は前記図１５の場合と同様に４個のスイッチ21，
22，25，27と、容量23及び２個のインバータ24，26とで
それぞれ構成されているとする。

【００２９】図５はこの発明の途中で考えられた並列型
Ａ／Ｄ変換装置の構成を示す回路図である。上記図１に
示した第１の実施例回路では、増幅器12が１つの電圧し
か出力しない場合を説明したが、この実施例では基準電
圧発生回路10で発生される基準電圧とアナログ入力電圧
ＶINとの電位差を増幅する増幅器として、正転出力及び
反転出力を有する相補出力型のものを使用するようにし
たものである。

【００３０】すなわち、基準電圧発生回路10で発生され
る複数の基準電圧は相補出力型の複数の増幅器16それぞ
れの正転入力端（＋）に供給される。上記複数の増幅器
16それぞれの反転入力端（−）にはアナログ入力電圧Ｖ
INが並列に供給される。

【００３１】図５の回路の場合、上記複数の基準電圧の
うち値が隣接する２つの基準電圧が供給される各２つの
増幅器16の反転出力（−）間の電圧は複数の電圧分圧回
路13Ａのそれぞれに供給される。同様に、複数の基準電
圧のうち値が隣接する２つの基準電圧が供給される各２
つの増幅器16の正転出力（＋）間の電圧は複数の電圧分
圧回路13Ｂのそれぞれに供給される。

【００３２】上記２種類の各電圧分圧回路13Ａ，13Ｂの
それぞれは、例えば複数個の抵抗を直列接続して構成さ
れており、各２つの増幅器16の出力間の電圧を分圧して
それぞれ２つの増幅器16の反転出力もしくは正転出力電
圧を補間するものであり、補間された対応する反転及び
正転の各分圧電圧は複数の差動入力型のコンパレータラ
ッチ17にそれぞれ供給される。これら各コンパレータラ
ッチ17はそれぞれ、入力された反転及び正転の分圧電圧
どおしを比較することによって“１”もしくは“０”レ
ベルのディジタル信号を出力する。これらコンパレータ
ラッチ17の比較結果はエンコーダ15に供給される。この
図５の回路の場合にも、従来に比べて増幅器16をｎ個に
（ｍ−１）個の割合で間引くことができ、増幅器の数を
削減することができる。

【００３３】図６は上記図５の回路で使用される相補出
力型の増幅器16の具体的な構成を示す回路図である。こ
の増幅器16は、正転及び反転の入出力端を有する差動増
幅器51と、２個の容量52，53及び４個のスイッチ54，5
5，56，57とから構成されている良く知られたものであ
る。

【００３４】この増幅器において、スイッチ54，55，56
がクロック信号φにより同時にオン状態にされている際
に、差動増幅器51の動作点が設定される。次にスイッチ
57がクロック信号／φによりオン状態にされ、容量52の
一端にアナログ入力電圧ＶINが供給されると、基準電圧
Ｖref とこのアナログ入力電圧ＶINの電位差に応じた相
補な電圧が差動増幅器51の正転及び反転出力端から出力
される。

【００３５】また、上記図６で使用される差動増幅器51
の詳細な構成を図７に示す。この回路も良く知られたも
のであり、入力用の２個のＮチャネルのＭＯＳトランジ
スタ61，62と、電流源用のＮチャネルのＭＯＳトランジ
スタ63と、出力ラッチ用の２個のＰチャネルのＭＯＳト
ランジスタ64，65と、負荷用の２個のＰチャネルのＭＯ
Ｓトランジスタ66，67とから構成されている。

【００３６】図８は上記図５の回路で使用される差動入
力型のコンパレータラッチ17の詳細な構成を示す回路図
である。この回路も良く知られたものであり、入力用の
２個のＰチャネルのＭＯＳトランジスタ71，72と、クロ
ック信号／φで制御され入力信号を取り込む入力同期用
の２個のＮチャネルのＭＯＳトランジスタ73，74と、入
力信号の増幅及びラッチを行うＣＭＯＳインバータを構
成するそれぞれ２個のＰチャネルのＭＯＳトランジスタ
75，76及びＮチャネルのＭＯＳトランジスタ77，78と、
クロック信号／φで制御され上記ＣＭＯＳインバータの
動作を制御する同期用のＰチャネルのＭＯＳトランジス
タ79とから構成されている。

【００３７】次にこの発明の第２の実施例を説明する。
上記第１の実施例では、各２つの増幅器12もしくは16の
出力間の電圧を電圧分圧回路に供給して、各電圧分圧回
路で上記２つの増幅器の出力間の電圧を分圧して２つの
増幅器の出力電圧を補間する場合について説明したが、
この実施例では各基準電圧とアナログ入力電圧ＶINとの
電位差を増幅する２つの増幅器の出力電圧を電流の形態
で分流し、各コンパレータラッチでは電流値の比較によ
りディジタル信号を得るようにしたものである。

【００３８】図９はこの発明の第２の実施例回路で前記
電圧分圧回路の代わりに使用される電流分流回路の構成
を示す回路図である。ここでは前記図３と同様に、増幅
器の出力電圧Ｖ（ｎ）、Ｖ（ｎ−ｍ）が供給される電流
分流回路の場合を示している。一方の電圧Ｖ（ｎ）は、
出力電流値がｍ，（ｍ−１），（ｍ−２），…，１の順
で重み付けがなされたｍ個の電流源81にそれぞれ供給さ
れる。同様に、他方の電圧Ｖ（ｎ−ｍ）は、出力電流値
がｍ，（ｍ−１），（ｍ−２），…，１の順で重み付け
がなされたｍ個の電流源82にそれぞれ供給される。そし
て、ｎ番目のコンパレータラッチには、電圧Ｖ（ｎ）が
供給されｍの重み付けがなされた電流源81の出力電流の
みが出力される。（ｎ−１）番目のコンパレータラッチ
には、電圧Ｖ（ｎ）が供給され（ｍ−１）の重み付けが
なされた電流源81の出力電流と電圧Ｖ（ｎ−ｍ）が供給
され１の重み付けがなされた電流源82の出力電流の和が
出力される。また、（ｎ−２）番目のコンパレータラッ
チには、電圧Ｖ（ｎ）が供給され（ｍ−２）の重み付け
がなされた電流源81の出力電流と電圧Ｖ（ｎ−ｍ）が供
給され２の重み付けがなされた電流源82の出力電流の和
が出力される。以下、同様にして各２個の電流源81，82
の出力電流の和が各コンパレータラッチに出力される。

【００３９】上記図９の電流分流回路で使用される電流
源81，82としては、例えば、図１０に示すようにゲート
に入力電圧Ｖ（ｎ）もしくはＶ（ｎ−ｍ）が供給され、
ソースが電源電圧Ｖccのノードに接続されたＰチャネル
のＭＯＳトランジスタ83がそれぞれ使用可能である。そ
して、電流の重み付けはチャネル長とチャネル幅の比の
設定等により行われる。

【００４０】図１１はこの第２の実施例回路で使用さ
れ、電流値の比較によりディジタル信号を発生するコン
パレータラッチの詳細な構成を示す回路図である。この
コンパレータラッチは、前記図８に示すコンパレータラ
ッチから２個のＰチャネルのＭＯＳトランジスタ71，72
を取り除いたものと等価であるため、その説明は省略す
る。

【００４１】図１２は、上記図９に示した電流分流回路
及び図１１に示したコンパレータラッチを用いた、この
発明の第２の実施例回路の全体の構成を示す回路図であ
る。図において、10は前記と同様に一定電圧ＶREF を複
数個の抵抗11を用いて抵抗分割することにより複数の基
準電圧を発生する基準電圧発生回路である。また、16は
それぞれ上記各基準電圧とアナログ入力電圧ＶINとの電
位差が供給される前記図５の実施例回路で使用されてい
るものと同様の相補出力型の増幅器である。これら各増
幅器16の反転出力（−）及び正転出力（＋）は、前記図
９に示すような構成の電流分流回路が複数個設けられた
電流分流部18に供給され、ここで電流の分流が行われ
る。そして、この電流分流部18で分流された相補な各一
対の電流が、前記図１１に示すように構成された複数の
電流比較型のコンパレータラッチ19に供給され、ここで
両者の電流値が比較されてディジタル信号が出力され
る。

【００４２】図１３はこの発明の応用例の構成を示す回
路図である。この応用例回路は、基準電圧発生回路10、
複数の増幅器12、これら複数の増幅器12の出力電圧がそ
れぞれ供給される複数のコンパレータラッチ14及びこれ
ら複数のコンパレータラッチ14の出力を符号化する第１
のエンコーダ15Ａからなる第１のＡ／Ｄ変換部91によっ
て上位ビットのデータを生成すると共に、第１のエンコ
ーダ15Ａの出力に応じて２個のセレクタ92で複数の基準
電圧のうち値が隣接する２つの基準電圧が供給される上
記２つの増幅器12の出力を選択し、第２のＡ／Ｄ変換部
93に供給するようにしたものである。また、第２のＡ／
Ｄ変換部93は、上記両セレクタ92で選択された２つの増
幅器12の出力が供給される電圧分割回路13、この電圧分
割回路13の複数の分圧電圧が供給される複数のコンパレ
ータラッチ14及びこれら複数のコンパレータラッチ14の
出力を符号化する第２のエンコーダ15Ｂとから構成され
ている。第２のＡ／Ｄ変換部93では、上記第１のＡ／Ｄ
変換部91で変換されたデータの下位ビットが生成され
る。

【００４３】ここで、図１４に示す従来回路と図１に示
すこの発明の実施例回路における増幅器及びコンパレー
タの数、アナログ入力電圧ＶINに対する入力容量及び消
費電力を比較してみる。いま、８ビットの分解能を得よ
うとすると、図１４に示す従来回路の場合に増幅器は２
５６個必要であり、コンパレータも２５６個必要であ
る。これに対して、図１の実施例回路において、ｍ＝１
６とした場合、増幅器は１６個ですむ。しかし、コンパ
レータは２５６個必要である。従って、この場合、図１
の実施例回路の入力容量は図１４の従来回路の１／16に
減少する。また、増幅器とコンパレータにおける消費電
力の比を４：１とし、その他の部分における消費電力が
ない仮定すると、図１の実施例回路の消費電力は図１４
の従来回路の１／４に減少する。さらに、図１３の応用
例回路の場合にはコンパレータの数も１６個にすること
ができるので、消費電力は図１４の従来回路の１／16に
減少する。

【００４４】

【発明の効果】以上説明したようにこの発明によれば、
増幅器の数が削減できこれにより消費電力の削減と入力
容量の削減による変換速度の高速化を図ることができる
並列型Ａ／Ｄ変換装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の並列型Ａ／Ｄ変換装置の第１の実施
例の構成を示す回路図。

【図２】図１の実施例における電圧分圧回路の詳細な構
成を示す回路図。

【図３】図１の実施例における電圧分圧回路の詳細な構
成を示す回路図。

【図４】図１の実施例回路全体の詳細な構成を示す回路
図。

【図５】この発明の途中で考えられた並列型Ａ／Ｄ変換
装置の構成を示す回路図。

【図６】図５の回路で使用される相補出力型の増幅器の
具体的な構成を示す回路図。

【図７】図６の増幅器で使用される差動増幅器の詳細な
構成を示す回路図。

【図８】図５の回路で使用されるコンパレータラッチの
詳細な構成を示す回路図。

【図９】この発明の第２の実施例回路で使用される電流
分流回路の構成を示す回路図。

【図１０】図９の電流分流回路で使用される電流源の回
路図。

【図１１】この第２の実施例回路で使用されるコンパレ
ータラッチの詳細な構成を示す回路図。

【図１２】この発明の第２の実施例回路の全体の構成を
示す回路図。

【図１３】この発明の応用例の構成を示す回路図。

【図１４】従来のＡ／Ｄ変換装置の回路図。

【図１５】図１４の従来のＡ／Ｄ変換装置で使用される
チョッパ型増幅器の回路図。

【符号の説明】

10…基準電圧発生回路、11…抵抗、12…増幅器、13…電
圧分圧回路、14…コンパレータラッチ、15…エンコー
ダ、16…相補出力型の増幅器、17…差動入力型のコンパ
レータラッチ、18…電流分流部、19…電流比較型のコン
パレータラッチ、91…第１のＡ／Ｄ変換部、92…セレク
タ、93…第２のＡ／Ｄ変換部。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 値が異なる複数の基準電圧を発生する基
   準電圧発生回路と、 上記複数の各基準電圧及び被変換アナログ電圧が供給さ
   れ、両電圧の電位差を増幅する複数の増幅回路と、 上記複数の基準電圧のうち値が隣接する２つの基準電圧
   が供給される２つの増幅回路の出力間の電圧をそれぞれ
   分圧する複数の電圧分圧回路と、 上記複数の各電圧分圧回路で発生される複数の分圧電圧
   をそれぞれしきい値電圧と比較する複数の比較回路と、 上記各比較回路の比較結果を符号化してディジタル信号
   を出力する符号化回路とを具備し、 上記複数の各電圧分圧回路はそれぞれ、各電圧分圧回路
   で発生される複数の分圧電圧を比較する複数の比較回路
   に対応した数の分圧回路からなり、 上記複数の分圧電圧のうち値が最も大きな第１の分圧電
   圧を発生する第１の分圧回路は、第１の容量と、上記第
   １の容量の一端と第１のバイアス電圧との間に接続され
   た第１のスイッチと、上記第１の容量の他端と第２のバ
   イアス電圧との間に接続され、上記第１のスイッチと同
   時に導通制御される第２のスイッチと、上記２つの基準
   電圧が供給される上記２つの増幅回路のうち値が大きい
   方の基準電圧が供給される第１の増幅回路の出力電圧と
   上記第１の容量の一端との間に接続され、上記第１及び
   第２のスイッチが導通した後の第１及び第２のスイッチ
   の非導通期間に導通制御される第３のスイッチとからな
   り、上記第１の容量の他端から第１の分圧電圧を出力す
   るように構成され、 上記第１の分圧電圧よりも値が小さな第２以降の分圧電
   圧を発生する第２以降の各分圧回路はそれぞれ、第２の
   容量と、上記第２の容量の一端と上記第１のバイアス電
   圧との間に接続され、上記第１及び第２のスイッチと同
   時に導通制御される第４のスイッチと、上記第２の容量
   の他端と上記第２のバイアス電圧との間に接続され、上
   記第４のスイッチと同時に導通制御される第５のスイッ
   チと、上記第１の増幅回路の出力電圧と上記第２の容量
   の一端との間に接続され、上記第４及び第５のスイッチ
   が導通した後の第４及び第５のスイッチの非導通期間に
   導通制御される第６のスイッチと、第３の容量と、上記
   第３の容量の一端と上記第 １のバイアス電圧との間に接
   続され、上記第４及び第５のスイッチと同時に導通制御
   される第７のスイッチと、上記第２の増幅回路の出力電
   圧と上記第３の容量の一端との間に接続され、上記第７
   のスイッチが導通した後の第７のスイッチの非導通期間
   に導通制御される第８のスイッチとからなり、上記第３
   の容量の他端が上記第２の容量の他端に共通に接続さ
   れ、この第２及び第３の容量の他端共通接続点から第２
   以降の分圧電圧を出力するように構成され、 上記第１の分圧回路内の第１の容量及び上記第２以降の
   各分圧回路内の第２の容量は順にｍＣ，（ｍ−１）Ｃ，
   …Ｃの如く値が順次減少するようにそれぞれの値が設定
   され、かつ上記第２以降の各分圧回路内の第３の容量は
   順にＣから（ｍ−１）Ｃの間で値が順次増加するように
   それぞれの値が設定されている ことを特徴とする並列型
   Ａ／Ｄ変換装置。
2. 【請求項２】 値が異なる複数の基準電圧を発生する基
   準電圧発生回路と、 上記複数の各基準電圧及び被変換アナログ電圧が供給さ
   れ、両電圧の電位差を増幅する複数の増幅回路と、 上記複数の基準電圧のうち値が隣接する２つの基準電圧
   が供給される２つの増幅回路の出力電圧に基づいて、値
   が異なる複数の電流を出力する複数の電流分流回路と、 上記複数の各電流分流回路から出力される複数の電流を
   それぞれしきい値電流と比較する複数の比較回路と、 上記各比較回路の比較結果を符号化してディジタル信号
   を出力する符号化回路とを具備し、 上記複数の各電流分流回路は、上記２つの基準電圧が供
   給される上記２つの増幅回路のうち値が大きい方の基準
   電圧が供給される第１の増幅回路の出力電圧に応じて値
   がｍ，（ｍ−１），（ｍ−２），…１の順で重み付けが
   なされたｍ個の電流を出力するｍ個の第１の電流源と、
   上記２つの基準電圧が供給される上記２つの増幅回路の
   うち値が小さい方の基準電圧が供給される第２の増幅回
   路の出力電圧に応じて値が１，２，…（ｍ−１），ｍの
   順で重み付けがなされたｍ個の電流を出力するｍ個の第
   ２の電流源とからなり、 上記ｍ個の第１の電流源の出力電流のうちｍの重み付け
   がなされた電流が、上 記電流分流回路から出力される複
   数の電流のうちで値が最も大きい電流として上記複数の
   比較回路の一つに入力され、 上記ｍ個の第２の電流源の出力電流のうち１の重み付け
   がなされた電流が、上記電流分流回路から出力される複
   数の電流のうちで値が最も小さい電流として上記複数の
   比較回路の一つに入力され、 上記ｍ個の第１の電流源の出力電流のうち（ｍ−１），
   （ｍ−２），…１の重み付けがなされた電流それぞれと
   上記ｍ個の第２の出力電流のうち１，２，…（ｍ−１）
   の重み付けがなされた電流それぞれとの和の電流が、上
   記複数の電流のうち値が最も大きい電流と値が最も値が
   小さい電流を除くその間の値を取る電流として上記複数
   の比較回路に入力されてなる ことを特徴とする並列型Ａ
   ／Ｄ変換装置。