JP3101091B2 - イネーブル回路 - Google Patents
イネーブル回路Info
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- JP3101091B2 JP3101091B2 JP04226099A JP22609992A JP3101091B2 JP 3101091 B2 JP3101091 B2 JP 3101091B2 JP 04226099 A JP04226099 A JP 04226099A JP 22609992 A JP22609992 A JP 22609992A JP 3101091 B2 JP3101091 B2 JP 3101091B2
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- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【産業上の利用分野】本発明は液晶ドライバＩＣ等に用
いられるイネーブル回路に関するものである。
いられるイネーブル回路に関するものである。
【０００２】
【従来の技術】図２は液晶表示システムのブロック図で
ある。２１は液晶表示パネルであり、２２1，２２2，
…，２２nは液晶ドライバＩＣ、２３はコントローラで
ある。コントローラ２３より出力された表示データは液
晶ドライバＩＣ２２1，２２2，…，２２nに順次取り込
まれ、すべての表示データが液晶ドライバＩＣ２２1，
２２2，…，２２nに取り込まれた後に、該データに基づ
く表示信号が液晶表示パネル２１に並列出力される。
ある。２１は液晶表示パネルであり、２２1，２２2，
…，２２nは液晶ドライバＩＣ、２３はコントローラで
ある。コントローラ２３より出力された表示データは液
晶ドライバＩＣ２２1，２２2，…，２２nに順次取り込
まれ、すべての表示データが液晶ドライバＩＣ２２1，
２２2，…，２２nに取り込まれた後に、該データに基づ
く表示信号が液晶表示パネル２１に並列出力される。
【０００３】任意の液晶ドライバＩＣに、前段の液晶ド
ライバＩＣより出力されたイネーブル信号が入力される
と、該液晶ドライバＩＣは、データの取り込みを開始す
る。また、それと同時に、データの取り込み毎にカウン
トアップする内蔵カウンタのカウント動作を開始させ
る。所定個数の表示データの取り込みが完了し、上記内
蔵カウンタのカウント値が所定値になった時点で、次段
の液晶ドライバＩＣにイネーブル信号が出力される。そ
して、次段の液晶ドライバＩＣは、上記イネーブル信号
の入力に基づいて、データの取り込みを開始すると共
に、内蔵カウンタの動作を開始させる。
ライバＩＣより出力されたイネーブル信号が入力される
と、該液晶ドライバＩＣは、データの取り込みを開始す
る。また、それと同時に、データの取り込み毎にカウン
トアップする内蔵カウンタのカウント動作を開始させ
る。所定個数の表示データの取り込みが完了し、上記内
蔵カウンタのカウント値が所定値になった時点で、次段
の液晶ドライバＩＣにイネーブル信号が出力される。そ
して、次段の液晶ドライバＩＣは、上記イネーブル信号
の入力に基づいて、データの取り込みを開始すると共
に、内蔵カウンタの動作を開始させる。
【０００４】イネーブル回路は、シフト方向切り換え信
号により入出力が切り換わり、これにより、右シフト及
び左シフトの両方向に対応できる構成となっている。
号により入出力が切り換わり、これにより、右シフト及
び左シフトの両方向に対応できる構成となっている。
【０００５】図３に従来のイネーブル回路の構成を示
す。
す。
【０００６】図に於いて、３１は、上記内蔵カウンタの
カウント値が所定値になった時点で出力されるイネーブ
ル原信号Ｄを受け、クロックＣＫに同期してセットされ
るＤフリップフロップであり、該Ｄフリップフロップ３
１のセットに基づき、右シフト（バーＳＨＬ＝１）及び
左シフト（ＳＨＬ＝１）の何れであるかに応じて、イネ
ーブル信号が端子３２または端子３３より出力される。
他方の端子は、シフト方向切り換え信号によりハイイン
ピーダンス状態になっており、隣接ドライバＩＣよりの
イネーブル信号入力端子として機能する。すなわち、該
端子への、隣接ドライバＩＣよりのイネーブル信号入力
に基づき、表示データの取り込みが開始されると同時
に、内蔵カウンタのカウント動作が開始される。
カウント値が所定値になった時点で出力されるイネーブ
ル原信号Ｄを受け、クロックＣＫに同期してセットされ
るＤフリップフロップであり、該Ｄフリップフロップ３
１のセットに基づき、右シフト（バーＳＨＬ＝１）及び
左シフト（ＳＨＬ＝１）の何れであるかに応じて、イネ
ーブル信号が端子３２または端子３３より出力される。
他方の端子は、シフト方向切り換え信号によりハイイン
ピーダンス状態になっており、隣接ドライバＩＣよりの
イネーブル信号入力端子として機能する。すなわち、該
端子への、隣接ドライバＩＣよりのイネーブル信号入力
に基づき、表示データの取り込みが開始されると同時
に、内蔵カウンタのカウント動作が開始される。
【０００７】図４に端子接続状態図を示す。
【０００８】尚、右シフトの場合、初段ドライバＩＣ２
２1へのイネーブル信号入力はコントローラより行わ
れ、同様に、左シフトの場合も、初段ドライバＩＣ２２
nへのイネーブル信号入力はコントローラより行なわれ
る。
２1へのイネーブル信号入力はコントローラより行わ
れ、同様に、左シフトの場合も、初段ドライバＩＣ２２
nへのイネーブル信号入力はコントローラより行なわれ
る。
【０００９】以上のように、従来は、図３に示すよう
に、Ｄフリップフロップ３１の出力をシフト方向切り換
え回路を通し、イネーブル信号出力バッファに入力して
いた。
に、Ｄフリップフロップ３１の出力をシフト方向切り換
え回路を通し、イネーブル信号出力バッファに入力して
いた。
【００１０】
【発明が解決しようとする課題】従来の技術では、Ｄフ
リップフロップの出力をバッファを通した後、シフト方
向切り換え回路に通し、イネーブル信号出力バッファに
入力していたため、クロックと同期させたＤフリップフ
ロップの出力がゲートを通る毎に遅れ、イネーブル信号
出力バッファを駆動する際には、バッファとシフト方向
切り換え回路のゲート遅延分、信号が遅れるため、イネ
ーブル信号出力遅延時間が大きくなる。特に、低電圧で
動作させる場合には、１ゲート当りの遅延時間が大きく
なるため、液晶ドライバＩＣ等を高速で動作させる場合
には、イネーブル信号出力遅延時間が大きくなると、イ
ネーブルチェーンができなくなるため、事実上ＬＳＩの
動作の限界となる。
リップフロップの出力をバッファを通した後、シフト方
向切り換え回路に通し、イネーブル信号出力バッファに
入力していたため、クロックと同期させたＤフリップフ
ロップの出力がゲートを通る毎に遅れ、イネーブル信号
出力バッファを駆動する際には、バッファとシフト方向
切り換え回路のゲート遅延分、信号が遅れるため、イネ
ーブル信号出力遅延時間が大きくなる。特に、低電圧で
動作させる場合には、１ゲート当りの遅延時間が大きく
なるため、液晶ドライバＩＣ等を高速で動作させる場合
には、イネーブル信号出力遅延時間が大きくなると、イ
ネーブルチェーンができなくなるため、事実上ＬＳＩの
動作の限界となる。
【００１１】本発明は上記従来の問題点を解決するもの
である。
である。
【００１２】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、イネーブル回路において、Ｄフリップフ
ロップにシフト方向切り換え機能を持たせ、シフト方向
切り換え信号によりＤフリップフロップの制御を行うと
共に、Ｄフリップフロップの出力を直接イネーブル信号
出力バッファに入力する構成としたものである。すなわ
ち、本発明のイネーブル回路は、右シフト用と左シフト
用との２つのＤフリップフロップ及び２つの出力バッフ
ァを備え、上記各Ｄフリップフロップの出力を、それぞ
れ、対応する出力バッファに直接入力する構成とすると
ともに、シフト方向切り換え信号により、上記２つのＤ
フリップフロップを制御して、何れか一方の出力バッフ
ァの出力端子をハイインピーダンスとし、他方の出力バ
ッファの出力端子をイネーブル信号出力端子として機能
させるシフト方向切り換え回路を設けて成ることを特徴
とするものである。また、本発明のイネーブル回路は、
上記に記載のイネーブル回路において、ハイインピーダ
ンスとされた、一方の出力バッファの出力端子が、外部
よりのイネーブル信号の入力端子として機能することを
特徴とするものである。更に、本発明のイネーブル回路
は、上記に記載の各イネーブル回路において、上記シフ
ト方向切り換え信号により、上記２つのＤフリップフロ
ップを制御して、何れか一方の出力バッファの出力端子
をハイインピーダンスとするとともに、その出力バッフ
ァの出力端子がハイインピーダンスとされた側のＤフリ
ップフロップへのクロック入力を禁止する上記シフト方
向切り換え回路を設けて成ることを特徴とするものであ
る。
解決するため、イネーブル回路において、Ｄフリップフ
ロップにシフト方向切り換え機能を持たせ、シフト方向
切り換え信号によりＤフリップフロップの制御を行うと
共に、Ｄフリップフロップの出力を直接イネーブル信号
出力バッファに入力する構成としたものである。すなわ
ち、本発明のイネーブル回路は、右シフト用と左シフト
用との２つのＤフリップフロップ及び２つの出力バッフ
ァを備え、上記各Ｄフリップフロップの出力を、それぞ
れ、対応する出力バッファに直接入力する構成とすると
ともに、シフト方向切り換え信号により、上記２つのＤ
フリップフロップを制御して、何れか一方の出力バッフ
ァの出力端子をハイインピーダンスとし、他方の出力バ
ッファの出力端子をイネーブル信号出力端子として機能
させるシフト方向切り換え回路を設けて成ることを特徴
とするものである。また、本発明のイネーブル回路は、
上記に記載のイネーブル回路において、ハイインピーダ
ンスとされた、一方の出力バッファの出力端子が、外部
よりのイネーブル信号の入力端子として機能することを
特徴とするものである。更に、本発明のイネーブル回路
は、上記に記載の各イネーブル回路において、上記シフ
ト方向切り換え信号により、上記２つのＤフリップフロ
ップを制御して、何れか一方の出力バッファの出力端子
をハイインピーダンスとするとともに、その出力バッフ
ァの出力端子がハイインピーダンスとされた側のＤフリ
ップフロップへのクロック入力を禁止する上記シフト方
向切り換え回路を設けて成ることを特徴とするものであ
る。
【００１３】
【作用】上記本発明の構成により、イネーブル信号出力
バッファを駆動する信号にクロックに同期した信号を使
うことができ、出力遅延時間を小さくすることができ
る。
バッファを駆動する信号にクロックに同期した信号を使
うことができ、出力遅延時間を小さくすることができ
る。
【００１４】
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。
する。
【００１５】図１は本発明の一実施例の回路構成図であ
る。
る。
【００１６】シフト方向切り換え回路を有するＤフリッ
プフロップ１１，１２の出力が、直接イネーブル信号出
力バッファ１３，１４に入力されている。
プフロップ１１，１２の出力が、直接イネーブル信号出
力バッファ１３，１４に入力されている。
【００１７】右シフトの場合（バーＳＨＬ＝１）は端子
１５よりイネーブル信号が出力される。また、バーＳＨ
Ｌ＝１（ＳＨＬ＝０）であることにより、端子１６はハ
イインピーダンス状態となり、入力端子として機能す
る。一方、左シフトの場合（ＳＨＬ＝１）は端子１６よ
りイネーブル信号が出力される。また、ＳＨＬ＝１（バ
ーＳＨＬ＝０）であることにより、端子１５はハイイン
ピーダンス状態となり、入力端子として機能する。
１５よりイネーブル信号が出力される。また、バーＳＨ
Ｌ＝１（ＳＨＬ＝０）であることにより、端子１６はハ
イインピーダンス状態となり、入力端子として機能す
る。一方、左シフトの場合（ＳＨＬ＝１）は端子１６よ
りイネーブル信号が出力される。また、ＳＨＬ＝１（バ
ーＳＨＬ＝０）であることにより、端子１５はハイイン
ピーダンス状態となり、入力端子として機能する。
【００１８】内蔵カウンタのカウント値が所定値になっ
たことに基づいて出力されるイネーブル原信号Ｄは、ク
ロックＣＫの立ち下がりに同期して、ナンドゲート１７
（ＤフリップフロップのＱ出力に相当）から出力され
る。該信号が、シフト方向切り換え機能を有するナンド
ゲート１８及びインバータ１９に入力され、その出力が
イネーブル信号出力バッファ１３，１４に入力される。
ここで、上記ナンドゲート１８及びインバータ１９は、
Ｄフリップフロップ１１，１２のバーＱ出力に相当する
ので、Ｄフリップフロップ１１，１２の出力が直接出力
バッファ１３，１４に入力されていることになり、イネ
ーブル信号出力バッファを駆動する信号をクロックＣＫ
に同期した信号とすることができるので、クロックに対
するイネーブル信号出力遅延時間が小さくなる。
たことに基づいて出力されるイネーブル原信号Ｄは、ク
ロックＣＫの立ち下がりに同期して、ナンドゲート１７
（ＤフリップフロップのＱ出力に相当）から出力され
る。該信号が、シフト方向切り換え機能を有するナンド
ゲート１８及びインバータ１９に入力され、その出力が
イネーブル信号出力バッファ１３，１４に入力される。
ここで、上記ナンドゲート１８及びインバータ１９は、
Ｄフリップフロップ１１，１２のバーＱ出力に相当する
ので、Ｄフリップフロップ１１，１２の出力が直接出力
バッファ１３，１４に入力されていることになり、イネ
ーブル信号出力バッファを駆動する信号をクロックＣＫ
に同期した信号とすることができるので、クロックに対
するイネーブル信号出力遅延時間が小さくなる。
【００１９】また、シフト方向切り換え信号ＳＨＬ（バ
ーＳＨＬ）が“Ｌ”レベルの場合、Ｄフリップフロップ
のＱ出力に相当するナンドゲート１７の出力が“Ｈ”、
したがって、インバータ１９の出力が“Ｌ”となり、ま
た、ナンドゲート１８の出力が“Ｈ”となるため、出力
バッファ１４（１３）のトランジスタが共にオフ状態と
なり、端子１６（１５）はハイインピーダンス状態とな
って、入力端子となる。また、Ｄフリップフロップ１
１，１２のクロックもナンドゲート２０により固定され
るため、Ｄフリップフロップ自身を止めることができ
る。
ーＳＨＬ）が“Ｌ”レベルの場合、Ｄフリップフロップ
のＱ出力に相当するナンドゲート１７の出力が“Ｈ”、
したがって、インバータ１９の出力が“Ｌ”となり、ま
た、ナンドゲート１８の出力が“Ｈ”となるため、出力
バッファ１４（１３）のトランジスタが共にオフ状態と
なり、端子１６（１５）はハイインピーダンス状態とな
って、入力端子となる。また、Ｄフリップフロップ１
１，１２のクロックもナンドゲート２０により固定され
るため、Ｄフリップフロップ自身を止めることができ
る。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、イネーブル信号出力遅延時間を小さくすることが
でき、高速動作を必要とするドライバ用ＬＳＩや、低電
圧動作を必要とするドライバ用ＬＳＩにおいて、イネー
ブルチェーンが可能となり、実用的に非常に有用であ
る。また、本発明によれば、動作が不要とされた側のＤ
フリップフロップへのクロック入力を禁止する構成とし
ているので、無駄な電力消費を防止することができ、低
消費電力化を達成することができるものである。
れば、イネーブル信号出力遅延時間を小さくすることが
でき、高速動作を必要とするドライバ用ＬＳＩや、低電
圧動作を必要とするドライバ用ＬＳＩにおいて、イネー
ブルチェーンが可能となり、実用的に非常に有用であ
る。また、本発明によれば、動作が不要とされた側のＤ
フリップフロップへのクロック入力を禁止する構成とし
ているので、無駄な電力消費を防止することができ、低
消費電力化を達成することができるものである。
【図１】本発明の一実施例のイネーブル回路の回路構成
図である。
図である。
【図２】液晶表示システムのブロック図である。
【図３】従来のイネーブル回路の回路構成図である。
【図４】液晶ドライバＩＣの端子接続状態図である。
１１，１２ Ｄフリップフロップ １３，１４ イネーブル信号出力バッファ １５，１６ 端子 １７，１８ ナンドゲート １９ インバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 19/00 G11C 19/28 G02F 1/133 505 G09G 3/20 623 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】 右シフト用と左シフト用との２つのＤフ
リップフロップ及び２つの出力バッファを備え、上記各
Ｄフリップフロップの出力を、それぞれ、対応する出力
バッファに直接入力する構成とするとともに、シフト方
向切り換え信号により、上記２つのＤフリップフロップ
を制御して、何れか一方の出力バッファの出力端子をハ
イインピーダンスとし、他方の出力バッファの出力端子
をイネーブル信号出力端子として機能させるシフト方向
切り換え回路を設けて成ることを特徴とするイネーブル
回路。 - 【請求項２】 請求項１に記載のイネーブル回路におい
て、ハイインピーダンスとされた、一方の出力バッファ
の出力端子が、外部よりのイネーブル信号の入力端子と
して機能することを特徴とするイネーブル回路。 - 【請求項３】 請求項１または２に記載のイネーブル回
路において、上記シフト方向切り換え信号により、上記
２つのＤフリップフロップを制御して、何れか一方の出
力バッファの出力端子をハイインピーダンスとするとと
もに、その出力バッファの出力端子がハイインピーダン
スとされた側のＤフリップフロップへのクロック入力を
禁止する上記シフト方向切り換え回路を設けて成ること
を特徴とするイネーブル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04226099A JP3101091B2 (ja) | 1992-08-25 | 1992-08-25 | イネーブル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04226099A JP3101091B2 (ja) | 1992-08-25 | 1992-08-25 | イネーブル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676592A JPH0676592A (ja) | 1994-03-18 |
| JP3101091B2 true JP3101091B2 (ja) | 2000-10-23 |
Family
ID=16839816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04226099A Expired - Fee Related JP3101091B2 (ja) | 1992-08-25 | 1992-08-25 | イネーブル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3101091B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285216B1 (en) * | 1998-12-17 | 2001-09-04 | United Microelectronics Corporation | High speed output enable path and method for an integrated circuit device |
| JP4783253B2 (ja) * | 2006-09-27 | 2011-09-28 | パナソニック株式会社 | パネル表示装置 |
-
1992
- 1992-08-25 JP JP04226099A patent/JP3101091B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0676592A (ja) | 1994-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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