JP3191091B2 - 半導体デバイスの製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスの製造
方法に関し、特に、ＳＯＩ基板に形成され、動作速度を
改善したＭＯＳトランジスター半導体デバイスの製造方
法に関する。
方法に関し、特に、ＳＯＩ基板に形成され、動作速度を
改善したＭＯＳトランジスター半導体デバイスの製造方
法に関する。
【０００２】
【従来の技術】一般に、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ
ｉｎｓｕｌａｔｏｒ）基板にＭＯＳストランジスター
を形成するものは、バルク単結晶シリコン基板にＭＯＳ
トランジスターを形成するのよりも、接合容量が減少す
るので、素子分離膜の内圧が向上され、寄生サイリスタ
のターンオン、即ち、ラッチアップが防止されるという
長所を有するため、回路動作の速度、集積度のソフトエ
ラーに堪える面で優秀である。
ｉｎｓｕｌａｔｏｒ）基板にＭＯＳストランジスター
を形成するものは、バルク単結晶シリコン基板にＭＯＳ
トランジスターを形成するのよりも、接合容量が減少す
るので、素子分離膜の内圧が向上され、寄生サイリスタ
のターンオン、即ち、ラッチアップが防止されるという
長所を有するため、回路動作の速度、集積度のソフトエ
ラーに堪える面で優秀である。
【０００３】このような、ＳＯＩ基板にＭＯＳトランジ
スターを形成する従来の方法は、図６に示すように、シ
リコン基板１１上に絶縁膜１２及び薄膜のシリコン層１
３が形成されたＳＯＩウェーハ１００が準備される。こ
こで、絶縁膜１２が形成されるシリコン基板１１が、シ
リコン基板に合着された後、薄いシリコン層を形成する
ように、デバイス基板の接着されない面が研磨されて、
ＳＯＩウェーハ１００が得られる。また、シリコン層１
３を薄膜で形成するのは、チャンネル領域でのゲート電
界域を向上させて、パンチスルーを制御して、デバイス
を微細に形成するためであって、シリコン層１３は、好
ましくは、５００〜１５００オグストロームの厚さにな
るように形成する。その後、素子間を分離するためのフ
ィールド酸化膜１４は、シリコン層１３の予定された部
分に形成され、ゲート酸化膜１５とポリシリコン膜１６
が順次、シリコン層１３上に蒸着される。
スターを形成する従来の方法は、図６に示すように、シ
リコン基板１１上に絶縁膜１２及び薄膜のシリコン層１
３が形成されたＳＯＩウェーハ１００が準備される。こ
こで、絶縁膜１２が形成されるシリコン基板１１が、シ
リコン基板に合着された後、薄いシリコン層を形成する
ように、デバイス基板の接着されない面が研磨されて、
ＳＯＩウェーハ１００が得られる。また、シリコン層１
３を薄膜で形成するのは、チャンネル領域でのゲート電
界域を向上させて、パンチスルーを制御して、デバイス
を微細に形成するためであって、シリコン層１３は、好
ましくは、５００〜１５００オグストロームの厚さにな
るように形成する。その後、素子間を分離するためのフ
ィールド酸化膜１４は、シリコン層１３の予定された部
分に形成され、ゲート酸化膜１５とポリシリコン膜１６
が順次、シリコン層１３上に蒸着される。
【０００４】図７においては、ゲート電極１６Ａが、ポ
リシリコン膜１６およびゲート酸化膜１５のパターニン
グによって形成される。ＬＤＤ構造の接合領域を形成す
るために、低濃度不純物領域１７は、低濃度を有する不
純物イオンを、露出されたシリコン層１３に注入するこ
とで形成される。スペーサ用絶縁膜は、その結果、形成
されたものの上に蒸着され、そして、ゲート電極１６Ａ
の両側壁に残されるように、異方性ブランキング・エッ
チングで、形成される。高濃度不純物領域１９は、ゲー
ト電極１６Ａおよびスペーサ１８をマスクにして、露出
されたシリコン層１３に高濃度不純物イオンを注入し
て、形成される。従って、ＬＤＤ構造を有る接合領域２
０が形成される。
リシリコン膜１６およびゲート酸化膜１５のパターニン
グによって形成される。ＬＤＤ構造の接合領域を形成す
るために、低濃度不純物領域１７は、低濃度を有する不
純物イオンを、露出されたシリコン層１３に注入するこ
とで形成される。スペーサ用絶縁膜は、その結果、形成
されたものの上に蒸着され、そして、ゲート電極１６Ａ
の両側壁に残されるように、異方性ブランキング・エッ
チングで、形成される。高濃度不純物領域１９は、ゲー
ト電極１６Ａおよびスペーサ１８をマスクにして、露出
されたシリコン層１３に高濃度不純物イオンを注入し
て、形成される。従って、ＬＤＤ構造を有る接合領域２
０が形成される。
【０００５】しかし、上記のようにシリコン層を薄膜に
形成すると、ＭＯＳトランジスターの接合領域の深さ
が、シリコン層１３の厚さに関して、薄く形成されなけ
ればならないので、接合領域の抵抗が増大される。
形成すると、ＭＯＳトランジスターの接合領域の深さ
が、シリコン層１３の厚さに関して、薄く形成されなけ
ればならないので、接合領域の抵抗が増大される。
【０００６】
【発明が解決しようとする課題】このため、本発明は、
ＳＯＩ基板に形成されるＭＯＳトランジスターの接合領
域の抵抗を減少させ得る半導体デバイス及びその製造方
法を提供することを目的とする。また、本発明の他の目
的は、ＳＯＩ基板に形成されるＭＯＳトランジスターの
動作速度を改善できる半導体デバイス及びその製造方法
を提供することである。
ＳＯＩ基板に形成されるＭＯＳトランジスターの接合領
域の抵抗を減少させ得る半導体デバイス及びその製造方
法を提供することを目的とする。また、本発明の他の目
的は、ＳＯＩ基板に形成されるＭＯＳトランジスターの
動作速度を改善できる半導体デバイス及びその製造方法
を提供することである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めになされた本発明の半導体デバイスの製造方法は、シ
リコン基板と、絶縁膜、および、素子領域間を分離する
素子分離膜が備えられたシリコン層とを含むＳＯＩウェ
ーハを提供する工程１と、以後に形成されるＭＯＳトラ
ンジスターの接合の深さが充分に確保された薄い接合領
域を形成して、接合抵抗を低減させ、動作速度を改善す
るための、工程１の後にＳＯＩウェーハ上部にポリシリ
コン層を蒸着する工程２及び、工程２の後に前記シリコ
ン層の所定部分と素子分離膜上に形成するように、前記
ポリシリコン層をパターニングし、伝導層を形成する工
程３及び、工程３の後に前記伝導層の間でシリコン層上
にゲート酸化膜とゲート電極を形成する工程４及び、工
程４の後に前記ゲート電極の両側のシリコン層に低濃度
不純物領域を形成する工程５及び、前記ゲート電極及び
伝導層の間で、前記素子分離膜上部の伝導層及び前記ゲ
ート電極の側壁に側壁スペーサを形成するために、工程
５の後に酸化膜を所定厚さでＳＯＩウェーハ上部に蒸着
する工程６及び、工程６の後に前記酸化膜を、前記ゲー
ト電極及び前記伝導層の表面が露出されるように異等方
性エッチングする工程７及び、工程７の後に前記伝導層
及び低濃度不純物領域にそれぞれ隣接する伝導層下のシ
リコン層に、高濃度不純物領域を形成する工程８及び、
工程８の後に前記ゲート電極と高濃度不純物領域が形成
される伝導層上に、金属シリサイドを形成する工程９と
を備えて構成されることを特徴とする。
めになされた本発明の半導体デバイスの製造方法は、シ
リコン基板と、絶縁膜、および、素子領域間を分離する
素子分離膜が備えられたシリコン層とを含むＳＯＩウェ
ーハを提供する工程１と、以後に形成されるＭＯＳトラ
ンジスターの接合の深さが充分に確保された薄い接合領
域を形成して、接合抵抗を低減させ、動作速度を改善す
るための、工程１の後にＳＯＩウェーハ上部にポリシリ
コン層を蒸着する工程２及び、工程２の後に前記シリコ
ン層の所定部分と素子分離膜上に形成するように、前記
ポリシリコン層をパターニングし、伝導層を形成する工
程３及び、工程３の後に前記伝導層の間でシリコン層上
にゲート酸化膜とゲート電極を形成する工程４及び、工
程４の後に前記ゲート電極の両側のシリコン層に低濃度
不純物領域を形成する工程５及び、前記ゲート電極及び
伝導層の間で、前記素子分離膜上部の伝導層及び前記ゲ
ート電極の側壁に側壁スペーサを形成するために、工程
５の後に酸化膜を所定厚さでＳＯＩウェーハ上部に蒸着
する工程６及び、工程６の後に前記酸化膜を、前記ゲー
ト電極及び前記伝導層の表面が露出されるように異等方
性エッチングする工程７及び、工程７の後に前記伝導層
及び低濃度不純物領域にそれぞれ隣接する伝導層下のシ
リコン層に、高濃度不純物領域を形成する工程８及び、
工程８の後に前記ゲート電極と高濃度不純物領域が形成
される伝導層上に、金属シリサイドを形成する工程９と
を備えて構成されることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながらより詳しく説明する。図
１において、ＳＯＩウェーハ２００は、シリコン支持基
板２１と、その上に形成された絶縁層２２およびシリコ
ン層２３とを具備している。デバイス間を分離するため
のフィールド酸化膜２４は、公知の選択的酸化方式によ
って、予定された位置に形成され、接合領域を形成する
ための第１ポリシリコン層２５は、化学気相蒸着法（Ｃ
ＶＤ）によって、２０００〜５０００オグストロームの
厚さで、ＳＯＩウェーハ２００上に形成される。
について、図面を参照しながらより詳しく説明する。図
１において、ＳＯＩウェーハ２００は、シリコン支持基
板２１と、その上に形成された絶縁層２２およびシリコ
ン層２３とを具備している。デバイス間を分離するため
のフィールド酸化膜２４は、公知の選択的酸化方式によ
って、予定された位置に形成され、接合領域を形成する
ための第１ポリシリコン層２５は、化学気相蒸着法（Ｃ
ＶＤ）によって、２０００〜５０００オグストロームの
厚さで、ＳＯＩウェーハ２００上に形成される。
【０００９】図２に示すように、第１ポリシリコン層２
５は、高濃度不純物領域が形成されるシリコン層２３の
部分と、その部分と隣接するフィールド酸化膜２４のみ
の上に残されるようにパターニングされ、これによっ
て、ポリシリコンパターン２５Ａが形成される。ここ
で、ポリシリコンパターン２５Ａは、以後に形成される
接合の厚さを充分に確保するために形成される。ゲート
酸化膜２６は、ポリシリコンパターン２５Ａの間の露出
されたシリコン層２３、ポリシリコンパターン２５Ａ自
体、および、フィールド酸化膜２４上に、５０〜２００
オグストロームの厚さで、均一に蒸着される。ゲート電
極を形成するための第２ポリシリコン層２７は、ゲート
酸化膜２６上に２０００〜５０００オグストロームの厚
さで蒸着される。
５は、高濃度不純物領域が形成されるシリコン層２３の
部分と、その部分と隣接するフィールド酸化膜２４のみ
の上に残されるようにパターニングされ、これによっ
て、ポリシリコンパターン２５Ａが形成される。ここ
で、ポリシリコンパターン２５Ａは、以後に形成される
接合の厚さを充分に確保するために形成される。ゲート
酸化膜２６は、ポリシリコンパターン２５Ａの間の露出
されたシリコン層２３、ポリシリコンパターン２５Ａ自
体、および、フィールド酸化膜２４上に、５０〜２００
オグストロームの厚さで、均一に蒸着される。ゲート電
極を形成するための第２ポリシリコン層２７は、ゲート
酸化膜２６上に２０００〜５０００オグストロームの厚
さで蒸着される。
【００１０】その後、図３に示すように、第２ポリシリ
コン膜２７は、ポリシリコンパターン２５Ａ間に位置し
てゲート電極２７Ａが形成されるようにパターニングさ
れる。続けて、低濃度不純物イオン、例えば、燐（Ｐ）
原子を、ゲート電極２７Ａとポリシリコンパターン２５
Ａと間のシリコン層２３に、５０〜１００ＫｅＶの注入
エネルギーで、１×１０11〜１×１０17原子／ｃｍ3 の
濃度で注入して、低濃度不純物領域２８が形成される。
コン膜２７は、ポリシリコンパターン２５Ａ間に位置し
てゲート電極２７Ａが形成されるようにパターニングさ
れる。続けて、低濃度不純物イオン、例えば、燐（Ｐ）
原子を、ゲート電極２７Ａとポリシリコンパターン２５
Ａと間のシリコン層２３に、５０〜１００ＫｅＶの注入
エネルギーで、１×１０11〜１×１０17原子／ｃｍ3 の
濃度で注入して、低濃度不純物領域２８が形成される。
【００１１】図４においては、スペーサ形成用絶縁膜、
例えば、ＴＥＯＳ酸化膜が１０００〜２０００オグスト
ロームの厚さで、全体構造上に均一に蒸着された後、異
方性エッチングされて、ゲート電極２７Ａとポリシリコ
ンパータン２５Ａの両側壁にスペーサ２９を形成する。
その後、高濃度不純物イオン、例えば、Ａｓイオンは８
０〜１５０ＫｅＶの注入エネルギーと１×１０13〜１×
１０19原子/cm ３の濃度でポリシリコンパターン２５Ａ
及びその下端のシリコン層２３にイオン注入されて、高
濃度不純物層３０が形成される。これによって、ＬＤＤ
構造を有する接合領域が形成される。ここで、シリコン
層２３に形成された低濃度不純物層２８と、高濃度不純
物３０及び高濃度不純物がイオン注入されたポリシリコ
ンパターン２５Ａが接合領域３１になる。
例えば、ＴＥＯＳ酸化膜が１０００〜２０００オグスト
ロームの厚さで、全体構造上に均一に蒸着された後、異
方性エッチングされて、ゲート電極２７Ａとポリシリコ
ンパータン２５Ａの両側壁にスペーサ２９を形成する。
その後、高濃度不純物イオン、例えば、Ａｓイオンは８
０〜１５０ＫｅＶの注入エネルギーと１×１０13〜１×
１０19原子/cm ３の濃度でポリシリコンパターン２５Ａ
及びその下端のシリコン層２３にイオン注入されて、高
濃度不純物層３０が形成される。これによって、ＬＤＤ
構造を有する接合領域が形成される。ここで、シリコン
層２３に形成された低濃度不純物層２８と、高濃度不純
物３０及び高濃度不純物がイオン注入されたポリシリコ
ンパターン２５Ａが接合領域３１になる。
【００１２】その後、高濃度不純物がイオン注入された
ポリシリコンパターン２７Ａとゲート電極２５Ａの伝導
特性を増大させるための金属シリサイド膜３２は、図５
に示すように、選択的蒸着方式によって、ゲート電極２
７Ａと、ポリシリコンパターン２５Ａ上部のみに蒸着さ
れる。ここで、金属シリサイド３２はチタニウムシリサ
イド、タングステンシリサイド、タンタリュームシリサ
イドまたはモリブタンシリサイドの中、選択される１つ
のシリサイドで形成される。ＳＯＩウェーハに形成され
るＭＯＳトランジスタにおける、シリコン層２３と実際
に接合される厚さは少ないながら、高濃度の不純物がイ
オン注入されたポリシリコンパターンが備えられ、モス
トランジスタの接合厚さは増大される。従って、接合領
域の面積が増大されて、接合抵抗が減少される。上記に
おいて、本発明の特定の実施例について説明したが、本
明細書に記載した特許請求の範囲を逸脱することなく、
当業者は種々の変更を加え得ることは勿論である。
ポリシリコンパターン２７Ａとゲート電極２５Ａの伝導
特性を増大させるための金属シリサイド膜３２は、図５
に示すように、選択的蒸着方式によって、ゲート電極２
７Ａと、ポリシリコンパターン２５Ａ上部のみに蒸着さ
れる。ここで、金属シリサイド３２はチタニウムシリサ
イド、タングステンシリサイド、タンタリュームシリサ
イドまたはモリブタンシリサイドの中、選択される１つ
のシリサイドで形成される。ＳＯＩウェーハに形成され
るＭＯＳトランジスタにおける、シリコン層２３と実際
に接合される厚さは少ないながら、高濃度の不純物がイ
オン注入されたポリシリコンパターンが備えられ、モス
トランジスタの接合厚さは増大される。従って、接合領
域の面積が増大されて、接合抵抗が減少される。上記に
おいて、本発明の特定の実施例について説明したが、本
明細書に記載した特許請求の範囲を逸脱することなく、
当業者は種々の変更を加え得ることは勿論である。
【００１３】
【発明の効果】本発明によれば、接合領域の面積を充分
に確保するために、接合領域上に接合領域として作用す
るポリシリコンパータンを形成して接合領域の面積が増
大される。従って、接合抵抗が減少されて、モストラン
ジスタの動作速度を改善される。
に確保するために、接合領域上に接合領域として作用す
るポリシリコンパータンを形成して接合領域の面積が増
大される。従って、接合抵抗が減少されて、モストラン
ジスタの動作速度を改善される。
【図１】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図２】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図３】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図４】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図５】本発明の実施例によるＳＯＩ基板にモストラン
ジスタを製造方法を示す断面図である。
ジスタを製造方法を示す断面図である。
【図６】従来のＳＯＩ基板にモストランジスタを製造す
る方法を示した断面図である。
る方法を示した断面図である。
【図７】従来のＳＯＩ基板にモストランジスタを製造す
る方法を示した断面図である。
る方法を示した断面図である。
２１ シリコン支持基板 ２２ 絶縁層 ２３ シリコン層 ２４ フィールド酸化膜 ２５Ａ ポリシリコンパターン ２６ ゲート酸化膜２６ ２７Ａ ゲート電極 ２８ 低濃度不純物領域 ２９ スペーサ ３０ 高濃度不純物領域 ２００ ＳＯＩウェーハ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２１ ６２６Ｃ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (9)
- 【請求項１】 シリコン基板と、絶縁膜、および、素子
領域間を分離する素子分離膜が備えられたシリコン層と
を含むＳＯＩウェーハを提供する工程１と、以後に形成
されるＭＯＳトランジスターの接合の深さが充分に確保
された薄い接合領域を形成して、接合抵抗を低減させ、
動作速度を改善するための、工程１の後にＳＯＩウェー
ハ上部にポリシリコン層を蒸着する工程２及び、工程２
の後に前記シリコン層の所定部分と素子分離膜上に形成
するように、前記ポリシリコン層をパターニングし、伝
導層を形成する工程３及び、工程３の後に前記伝導層の
間でシリコン層上にゲート酸化膜とゲート電極を形成す
る工程４及び、工程４の後に前記ゲート電極の両側のシ
リコン層に低濃度不純物領域を形成する工程５及び、前
記ゲート電極及び伝導層の間で、前記素子分離膜上部の
伝導層及び前記ゲート電極の側壁に側壁スペーサを形成
するために、工程５の後に酸化膜を所定厚さでＳＯＩウ
ェーハ上部に蒸着する工程６及び、工程６の後に前記酸
化膜を、前記ゲート電極及び前記伝導層の表面が露出さ
れるように異等方性エッチングする工程７及び、工程７
の後に前記伝導層及び低濃度不純物領域にそれぞれ隣接
する伝導層下のシリコン層に、高濃度不純物領域を形成
する工程８及び、工程８の後に前記ゲート電極と高濃度
不純物領域が形成される伝導層上に、金属シリサイドを
形成する工程９とを備えて構成されることを特徴とする
半導体デバイスの製造方法。 - 【請求項２】 前記ポリシリコン層は、２０００〜５０
００オングストロームの厚さで形成することを特徴とす
る請求項１に記載の半導体デバイスの製造方法。 - 【請求項３】 前記ゲート酸化膜は、５０〜２００オン
グストロームの厚さ範囲で形成することを特徴とする請
求項１に記載の半導体デバイスの製造方法。 - 【請求項４】 前記ゲート電極は、２０００〜５０００
オングストロームの厚さで形成することを特徴とする請
求項１に記載の半導体デバイスの製造方法。 - 【請求項５】 前記低濃度不純物領域を形成する工程
は、１×１０１１〜１×１０１７原子／ｃｍ３の濃度を
有するイオンを５０〜１００ＫｅＶの範囲でイオン注入
して形成することを特徴とする請求項１に記載の半導体
デバイスの製造方法。 - 【請求項６】 前記酸化膜は、１０００〜２０００オン
グストロームの厚さで形成することを特徴とする請求項
１に記載の半導体デバイスの製造方法。 - 【請求項７】 前記高濃度不純物領域を形成する工程
は、１×１０１３〜１×１０１９原子／ｃｍ３の濃度を
有するＡｓイオンを８０〜１５０ＫｅＶの範囲でイオン
注入して形成することを特徴とする請求項１に記載の半
導体デバイスの製造方法。 - 【請求項８】 前記金属シリサイドは、選択的蒸着方式
によって形成することを特徴とする請求項１に記載の半
導体デバイスの製造方法。 - 【請求項９】 前記金属シリサイドは、チタニウムシリ
サイド、タングステンシリサイド、タンタリュームシリ
サイドまたはモリブデンシリサイドの中から、選択され
る１つのシリサイドで形成されることを特徴とする請求
項１に記載の半導体デバイスの製造方法。
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