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JP3027951B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3027951B2
JP3027951B2 JP9057731A JP5773197A JP3027951B2 JP 3027951 B2 JP3027951 B2 JP 3027951B2 JP 9057731 A JP9057731 A JP 9057731A JP 5773197 A JP5773197 A JP 5773197A JP 3027951 B2 JP3027951 B2 JP 3027951B2
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plasma
oxygen
silicon substrate
hydrogen
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光司 岸本
賢一 小柳
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NEC Corp
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Publication date
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に上層配線形成前のコンタクトホール内ま
たはビアホール内のクリーニング方法に関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い配線間隔の減
少はさらに進みつつある。これに対し、層間絶縁膜の膜
厚は減少することは無く、むしろ厚膜化する傾向があ
る。これはロジック系デバイスでは異層配線間のクロス
トークの低減のため層間絶縁膜を厚くする必要があるか
らであり、また、ＤＲＡＭ系デバイスではセル領域と周
辺領域の間に高い段差が有り、かつフォトリソグララフ
ィー技術でのフォーカス・マージンの確保から層間絶縁
膜の表面を滑らかにする必要があるからである。
【０００３】この結果、上層の金属配線から基板のソー
スやドレイン等の拡散層領域に接続するコンタクトや異
層配線間を接続するビア等のアスペクト比はさらに大き
くなる傾向がある。この深いコンタクトホールやビアホ
ールをドライエッチング技術で形成する場合、現状では
ホールの側壁にフルオロカーボン系の堆積物をエッチン
グと同時に堆積しながら、低圧力下で指向性の高い活性
なイオン種でエッチングすることが一般的に行われてい
る。高集積化することを考えれば、形状はなるべく垂直
にする必要があり、結果的に高アスペクト比のホールと
なってしまう。
【０００４】また、ドライエッチングにおいて下地材
料、例えばコンタクトではシリコン、ビアではアルミ等
の金属をオーバーエッチングしないために絶縁膜と下地
材料の選択比を稼ぐ必要がある。
【０００５】特にコンタクトホール形成時は、シリコン
に対するシリコン酸化膜の選択比の非常に高い条件でシ
リコン酸化膜をエッチングする必要がある。垂直で高ア
スペクト比のコンタクトホールを高エッチングレートで
形成する方法として、第４１回半導体専門講習会予稿集
第１５３頁の「高周波高密度プラズマの生成とプロセス
応用」に開示されているように、低圧力下で誘導結合プ
ラズマのような高密度プラズマ源を用い、かつ、半導体
基板に高周波パワーを印加する方法が挙げられる。しか
し、高密度プラズマ源でＣＨＦ3のようなＣ／Ｆ比の低
いソースガスを用いた時には分解効率が高いために過剰
のフッ素イオンやフッ素ラジカルができ、コンタクトホ
ール底部の下地シリコンがエッチングされるという問題
点が発生する。この問題に対し、Ｃ4Ｆ8のようなＣ／Ｆ
比の高いソースガスを用いることで、下地シリコンのエ
ッチングをある程度抑えることができる。これは、フッ
素の少ない硬い炭素膜がシリコン表面を覆い、フルオロ
カーボンのイオン衝撃から防ぐためである。さらにＨ2
を添加することで、シリコンのエッチングレートを十分
抑え、かつシリコン酸化膜とシリコンとの選択比を高め
ることができる。これは水素原子が余剰のフッ素をフッ
化水素（ＨＦ）の形で除去するため、シリコンのエッチ
ングレートが減少する。しかし、このような条件でコン
タクトエッチングを行うと、下地シリコンが表出すると
すぐにシリコン上にフルオロカーボン系堆積物が堆積し
始め、コンタクトホール内がフルオロカーボン系堆積物
で埋ってしまうという欠点がある。特に、深さの違うコ
ンタクトが多数存在する場合、深いコンタクトをエッチ
ングするためにオーバーエッチングを行うと、比軟的浅
く、かつ高アスペクト比のコンタクトホール内はフルオ
ロカーボン系堆積物で埋ってしまうという問題が発生す
る。コンタクトのプラズマエッチング後に酸素プラズマ
アッシング及びウェット剥離によりフォトレジストを除
去しても、微細で高アスペクトのコンタクトホール内の
フルオロカーボン系堆積物を完全に除去することはでき
ない。また、コンタクトホール形成後、ホール底部のシ
リコン表面に薄く自然酸化膜が形成される。これはフォ
トレジスト除去の酸素プラズマアッシング及びウェット
剥離によりシリコン表面が酸化されるためである。この
自然酸化膜除去としてチタン膜や窒化チタン膜等の配線
用バリアメタルのスパッタ前に希フッ酸によるウエット
処理を行わなければならない。この希フッ酸処理も微細
で高アスペクトのコンタクトホールではホール底部に希
フッ酸が十分に侵入せず、ほとんど効果がない。よっ
て、コンタクトホール内のフルオロカーボン系堆積物と
コンタクトホール底部の自然酸化膜を除去するためには
ドライクリーニング処理が必要となる。
【０００６】また、ビアホールの場合、コンタクトホー
ルの欠点と同様にビアホール内にはフルオロカーボン系
堆積物が付着し、かつ下地配線のアルミなどの金属表面
にはアルミナ（Ａｌ2Ｏ3）等の絶縁膜が形成される。希
フッ酸によるウェット処理では金属がエッチングされる
ため、ウェット処理は施されず、アルゴン等の高周波ス
パッタにより物理的に絶縁膜の除去が試みられている
が、微細で高アスペクトのビアホールではほとんど効果
がない。却って側壁のフルオロカーボン系堆積物及び層
間絶縁膜が叩き落とされるために、ビアホール内にはフ
ルオロカーボン系堆積物が堆積する。また、シリコン酸
化膜やアルミナ等の絶縁膜は残存したままである。
【０００７】これらのコンタクトホール又はビアホール
形成後、一般的にホール内に導電材料としてタングステ
ンが用いられ、下地バリア層としてチタン膜と窒化チタ
ン膜の積層膜が用いられる。ここで、コンタクトホール
における自然酸化膜やビアホールにおけるアルミナ等は
コンタクト抵抗及びビア抵抗の上昇又は導通不良を招
く。また、フルオロカーボン系堆積物は、その後の４０
０℃以上の熱処理が加えられるたびに、密着不良を起こ
し、ボイドの形成等のコンタクトやビアの信頼性の劣化
につながる。さらに、フルオロカーボン系堆積物がホー
ル底部全面に残存する場合は導通不良となる。
【０００８】よって、現状ではバリアメタルのスパッタ
前にこれらのフルオロカーボン系の堆積物と絶縁膜を除
去する何れかの前処理が行われるのが一般的である。
【０００９】スパッタ前処理方法の第１の従来例は、例
えば、特開平１−１９６８１９号公報に開示されている
ように、以下のような工程で形成される。
【００１０】図７（ａ）に示すようにシリコン基板７０
１表面の拡散層７０２上にコンタクトを取るように絶縁
膜７０３にコンタクトホール７０４を形成後、図７
（ｂ）に示すように水素プラズマにより生成された水素
イオン７０７を作用させる。コンタクト表面上に形成さ
れた酸化膜７０５は水素の還元反応により除去させる。
この時、水素プラズマを電子サイクロトロン共鳴（Ｅｌ
ｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃ
ｅ、略してＥＣＲ）法により発生させることで、１０か
ら２０ｅＶの低エネルギーの水素イオンを高密度にコン
タクト表面に照射する。この結果、水素イオン７０７は
シリコンとは反応しないので、選択的に酸化膜のみを除
去し、かつ拡散層７０２にダメージを与えない。また、
この反応は常温で行うことが出来るので、不純物のプロ
ファイルが変動することがない等の特徴がある。本特許
の場合、コンタクト表面上に形成された酸化膜７０５の
みの除去に重点が置かれている。その後、図７（ｃ）に
示すようにＷＨ6のシリコン還元反応、水素還元反応を
用いてタングステン膜７０９を形成し、その上にアルミ
配線７１０を形成する。
【００１１】スパッタ前処理方法の第２の従来例は、例
えば、特開平２−２６０２５号公報に開示されているよ
うに、以下のような工程で形成される。
【００１２】図８（ａ）に示すように、フィールド酸化
膜８０２及びその下部のｐ型チャネルストッパ８０３に
よって画定されたｐ型シリコン基板８０１面の素子領域
上にゲート酸化膜８０４を介してポリシリコン等よりな
るゲート電極８０５を形成し、素子領域の基板内にゲー
ト電極に整合してｎ+型ソース領域８０６及びｎ+型ドレ
イン領域８０７を形成してなるシリコン表面上に不純物
ブロック用酸化膜８０８を形成し、次いでＣＶＤ法によ
り基板上に例えばＰＳＧからなる層間絶縁膜８０９を形
成した後、通常のフォトプロセスにより上記層間絶縁膜
８０９上にソース及び、ドレイン領域８０６及び８０７
に対するコンタクトホールに対応する開孔８１１Ａ及び
開孔８１１Ｂを有するレジストマスク層８１０を形成す
る。レジストマスク層８１０の開孔８１１Ａ及び開孔８
１１Ｂを介し、層間絶縁膜８０９及びその下部の不純物
ブロック用酸化膜８０８のリアクティブイオンエッチン
グ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、略し
てＲＩＥ）処理を行って、層間絶縁膜８０９及び不純物
ブロック用酸化膜８０８にソース領域８０６及びドレイ
ン領域８０７を表出するコンタクトホール８１４Ａ及び
８１４Ｂを開孔する。ここでコンタクトホール８１４Ａ
及び８１４Ｂ内に表出するソース領域８０６及びドレイ
ン領域８０７の表面には、例えば数１０Å程度の深さの
ダメージ層８１２Ａ及び８１２Ｂが形成される。
【００１３】図８（ｂ）に示すようにＯ2からなるプラ
ズマ８１５によってレジストマスク層８１０をアッシン
グ除去する。この際、ダメージ層８１２Ａ及び８１２Ｂ
は１００Å程度の深さに拡大する。
【００１４】次いで、上記被処理基板９５１を図９に示
すＲＩＥ装置９５２のターゲット電極９５３上に搭載
し、ガス導入口９５４からＯ2雰囲気に約２０％程度の
四弗化炭素（ＣＦ4）を添加したガスを流入し、真空排
気口９５５から所定の排気を行ってエッチング装置９５
２内のガス圧を１．２Ｔｏｒｒ程度に保った状態で、タ
ーゲント電極９５３と対向電極９５６との間に１〜２Ｗ
／ｃｍ2程度の出力密度を有する高周波出力を２０から
６０秒間程度印加し、励起された酸素及びフッ素のイオ
ン及びラジカルによって、図８（ｃ）に示すように、コ
ンタクトホール８１４Ａ及び８１４Ｂ内に表出するダメ
ージ層８１２Ａ及び８１２ＢをＯ2とＣ Ｆ 4からなるプ
ラズマによってエッチング除去する。
【００１５】スパッタ前処理方法の第３の従来例は、側
えば、特開平４−１２９２１７号公報に開示されている
ように、以下のような工程で形成される。
【００１６】図１０（ａ）に示すように、シリコン基板
１００１上にシリコン酸化膜１００２を介して下層アル
ミ配線１００３を形成する。次いでこの下層アルミ配線
１００３上に層間絶縁膜として例えばシリコン酸化膜１
００４を形成したのち、所望の領域に配線接続用のビア
ホール１００５をフォトリソグラフィ技術とドライエッ
チング技術により開孔する。次にフォトレジストを除去
後、上層配線用のアルミをスパッタにより形成させる
が、その前処理として、アルゴンガスにフッ素系のガス
として、例えばＳＦ6またはＣＦ4を添加し、フッ素ラジ
カル及びイオンによりシリコン酸化膜１００４のエッチ
ングによる再付着物を反応性イオンエッチングにより除
去する。この場合、再付着物は側壁の層間絶縁膜が叩き
落とされてできた物である。数１０ｎｍ程度のごく微量
の厚さであるため、添加されるフッ素系ガスは微量でよ
い。逆に、添加量を多くすることにより、層間絶縁膜と
してのシリコン酸化膜１００４のエッチングが進むた
め、アルゴンガスに対して５％以下のガスを添加する。
以上のような条件で前処理を行なった後、大気にさらす
ことなく上層配線用のアルミ膜をスパッタにより形成す
る。
【００１７】
【発明が解決しようとする課題】しかし、上記従来技術
は、それぞれ以下のような課題を有しており、なお改善
の余地があった。
【００１８】まず、特開平１−１９６８１９号公報に開
示された技術においては、微細で高アスペクト比のコン
タクトホールとした場合に、オープン不良を起こすこと
があった。図７（ｂ）に示すように、低エネルギーの水
素イオンではフルオロカーボン系堆積物７０６は完全に
エッチングされることはなく、その結果、コンタクト抵
抗の上昇を起こすためである。低エネルギーの水素イオ
ン７０７ではフルオロカーボン系堆積物７０６は化学的
にエッチングされず、コンタクト表面に形成された自然
酸化膜７０５は、面積の比較的大きいコンタクトでフル
オロカーボン系堆積物７０６の無くなった部分だけがエ
ッチングされる。したがって、微細で高アスペクト比の
コンタクトホールでは、フルオロカーボン系堆積物７０
６と自然酸化膜７０５は残存したままとなる。
【００１９】また、図７（ｃ）に示すように、タングス
テン７０７と絶縁膜７０３の間にボイド７１１が形成さ
れ、コンタクト抵抗の信頼性の劣化につながることがあ
った。特に、タングステン膜のような強い引っ張り応力
を示す膜が上部についた場合、ボイド７１１は大きくな
り、コンタクトのオープン不良につながりやすい。その
理由は、コンタクトホール形成後に３００℃以上の熱処
理が加わるごとにフルオロカーボン系堆積物７０６は収
縮し、タングステン７０８と拡散層７０２及び絶縁膜７
０３との密着性が劣化するためである。
【００２０】また、特開平２−２６０２５号公報に開示
された技術においては、ｎ+拡散層からシリコン基板へ
リーク電流が流れることであるという欠点があった。そ
の理由は、図８（ｃ）に示すようにＯ2とＣＦ4からなる
プラズマ８１６によりｎ+拡散層上のダメージ層８１２
Ａ及び８１２Ｂを除去する場合、シリコン基板表面がエ
ッチングされ、除去した部分に最大１００Å程度の凹部
８１７Ａ及び８１７Ｂが形成されるためである。また、
コンタクトの隅にフルオロカーボン系堆積物が残存し、
フルオロカーボン系堆積物を除去すると、図８（ｃ）に
示すように、コンタクトホールの開口部が広がり、高集
積化できないという問題もあった。その理由は、通常の
ＲＩＥでは活性な酸素ラジカルの濃度が低く、短時間で
十分な除去能力を示さないためである。また、圧力が高
いためにイオンの指向性が悪く、等方性のエッチングと
なるためである。
【００２１】さらに、特開平４−１２９２１７号公報に
開示された技術においては、図１０（ｃ）に示すように
フルオロカーボン系堆積物１００６がビアホール１００
５内に残存し、特開平１−１９６８１９号公報に開示の
技術と同様、ボイドの発生による密着性の低下が起こる
という問題があった。その理由は、アルゴンとフッ素か
らなるプラズマ１００８では、フルオロカーボン系堆積
物７０６は化学的にエッチングされないためである。
【００２２】以上のように、従来の前処理方法では、微
細で高アスペクト比のコンタクトホール内やビアホール
内に残存するフルオロカーボン系堆積物やホール底部の
絶縁物を効率良く除去することはできなかった。
【００２３】本発明は、信頼性が高く、高アスペクト比
のコンタクト及びビアを形成することを目的とする。す
なわち、ホール内に付着したフルオロカーボン系の堆積
物及びホール底部に残存する酸化膜を化学的にかつ下地
（シリコン基板及び金属配線等）に悪影響を及ぼさずに
除去することにより、コンタクト抵抗若しくはビア抵抗
の上昇を抑え、導通不良を防止するとともに設計寸法ど
うりにホールを形成するものである。また、従来に比べ
低い接続抵抗を実現し、その後の多層配線構造を形成す
る段階での高温の熱処理が加えられても、接続抵抗の増
加を抑えるものである。
【００２４】
【課題を解決するための手段】上記課題を解決する本発
明の半導体装置の製造方法は、シリコン基板上に絶縁膜
を形成する工程と、該絶縁膜上の所定の位置に前記シリ
コン基板に達するコンタクトホールを形成する工程と、
前記シリコン基板をプラズマ発生装置内に挿入し、アル
ゴン、水素および酸素を含むプラズマを発生させて前記
コンタクトホールのプラズマ処理を行う工程と、前記コ
ンタクトホールを所定の材料により埋設してシリコン基
板に接続する配線を形成する工程とを有することを特徴
とする。
【００２５】また、本発明の半導体装置の製造方法は、
シリコン基板上に絶縁膜を介して下層配線を形成する工
程と、該下層配線上に絶縁膜を形成する工程と、該絶縁
膜上の所定の位置に前記下層配線に達するビアホールを
形成する工程と、前記シリコン基板をプラズマ発生装置
内に挿入し、アルゴン、水素および酸素を含むプラズマ
を発生させて前記ビアホールのプラズマ処理を行う工程
と、前記ビアホールを所定の材料により埋設して下層配
線に接続する上層配線を形成する工程とを有することを
特徴とする。 本発明においては、前記アルゴン、水素
および酸素を含むプラズマにおいて、酸素の原子数が水
素の原子数の２分の１未満とすることが好ましい。
【００２６】また、前記プラズマの発生装置が誘導結合
型プラズマであり、前記シリコン基板に基板バイアス用
高周波を印加するものであることが好ましい。
【００２７】本発明は、コンタクトホール又はビアホー
ル形成後、チタン膜等のバリアメタルの成膜前処理とし
て、誘導結合型プラズマ装置によって発生させた活性な
アルゴン、水素および酸素を含むプラズマにホール内を
さらし、フルオロカーボン系堆積物及びホール底部の酸
化膜を除去する。これは活性な水素と酸素により、フル
オロカーボン系堆積物をＣＯ、ＣＯ2ＣＨx、ＨＦ等の揮
発性ガスとして化学的に除去できるからである。特に、
酸素を加えることで、フルオロカーボン系堆積物の分解
が促進される。ただし、酸素が水素に対して原子数比で
２分の１未満の水素還元雰囲気中で処理を行うので、シ
リコン基板及び金属配線等の表面上に酸化膜を形成せず
にホール底部の酸化膜を除去できる。また、誘導結合型
プラズマ等の高密度プラズマ源を用いることで多量の活
性な酸素および水素のイオンやラジカルが生成され、さ
らに、アルゴンを加えてシリコン基板に基板バイアス用
高周波を印加することで、アルゴンイオンによる衝撃に
よってホール内部の分解が促進される。
【００２８】
【発明の実施の形態】本発明の実施の形態について、以
下図面を参照して説明する。
【００２９】図２は、本発明のスパッタ前処理に用いら
れた誘導結合型プラズマ発生装置の模式図であり、この
装置の概要は、たとえば、米国特許ＵＳＰ５，３４６，
５７８に開示されている。
【００３０】図２に示すように被処理基板２０６をペデ
スタル２０７上に搭載し、ガス導入口２１２より酸素、
水素とアルゴンからなるガスを流入し、真空排気口２１
３から所定の排気を行ってチャンバー内圧力を１０ｍＴ
ｏｒｒ以下に保つ。そして、誘導コイル２０３にコンデ
ンサ２０１と２０２を挟んで、４５０ｋＨｚ高周波電源
２０８によりパワーを印加する。アルミナ等からできた
ベルジャーを通して、誘導コイル２０３のパワーが誘導
的にプラズマに移動する。さらに、ペデスタル２０７に
自動マッチングボックス２１０を通して１３．５６ＭＨ
まで高周波電源２０９より高周波パワーを被処理基板２
０６に印加する。励起された酸素及び水素、アルゴンの
イオン及びラジカルをコンタクトホール及びビアホール
内に引き込むことによって、コンタクトホール及びビア
ホール内のフルオロカーボン系堆積物とコンタクト及び
ビアホール表面に形成された酸化層を同時にエッチング
除去する。
【００３１】図４は、図２に示す誘導結合型プラズマ発
生装置を用いて、テフロン膜と熱酸化膜のエッチングレ
ートのＯ2とＨ2流量比依存性を示している。ここで、テ
フロン膜は、図２の同じ装置を用いて、基板バイアスを
印加せずに堆積したフルオロカーボン膜である。４５０
ｋＨｚ高周波電源２０８のパワーを１．２ｋＷととし、
１３．５６ＭＨｚ高周波電源２０９のパワーを０Ｗ、排
気速度を調整することでチャンバー２０５内の圧力を約
１０ｍＴｏｒｒとして、Ｃ4Ｆ8を約７０ｓｃｃｍ、Ｈ２
を約３０ｓｃｃｍで、シリコン基板に直接テフロン膜を
堆積させた。また、ＳｉＯ2膜はシリコン基板を９８０
℃のウェット酸化により成長させた熱酸化膜である。こ
れらの膜に対し、図２の装置でエッチングを行った。エ
ッチング条件として、４５０ｋＨｚ高周波電源２０８の
パワーを１．２ｋＷととし、１３．５６ＭＨｚ高周波電
源２０９のパワーを２５Ｗまたは５０Ｗとして行った。
チャンバー２０５内の圧力を約３ｍＴｏｒｒとして、ア
ルゴンを約１０ｓｃｃｍ、Ｈ2とＯ2の総流量を５０ｓｃ
ｃｍとした。テフロン膜のエッチングレートは酸素流量
比率の増加とともに増加した。ＳｉＯ2膜は水素だけで
もエッチングは行われる。エッチングレートは酸素の比
率が増加するに従って減少し、酸素が酸素と水素の合計
流量に対して３分の１になるとエッチングは行われなく
なった。したがって、本発明においては、酸素の流量を
酸素と水素の合計流量の３分の１未満としてアルゴン、
水素および酸素を含むプラズマを発生させることが好ま
しい。
【００３２】なお、エッチングレートが酸素の比率が増
加するに従って減少する傾向は、基板バイアスパワーが
大きい方が強い。これは、基板バイアスパワーが大きい
とシリコン基板上のプラズマからの直流バイアス電圧が
負方向に大きくなり、アルゴン等の正イオンが効率よく
基板に衝突するためにエッチングレートは増加するもの
と考えられる。
【００３３】上記の例では、アルゴンと水素のみでもフ
ルオロカーボン膜はエッチングされるが、実際にコンタ
クトホールを形成したりシリコン基板を用いて上記の装
置により前処理を行った場合、アルゴンと水素のみで
は、コンタクトホール側壁にフルオロカーボン系堆積物
が残ってしまう。これは、垂直な側壁に付着したフルオ
ロカーボン系堆積物に対しては、イオン衝突による物理
的なエッチングがほとんど行われないためと考えられ
る。したがって、酸素の流量を、酸素と水素の合計流量
の１００分の１以上としてプラズマを発生させることが
好ましい。
【００３４】図５は、上記の前処理を施した場合と施さ
なかった場合のｎ+拡散層コンタクト抵抗のコンタクト
径依存性を示している。ここで、絶縁膜の厚さは約２μ
ｍである。エッチングは、４５０ｋＨｚ高周波電源２０
８のパワーを１．２ｋＷととし、１３．５６ＭＨｚ高周
波電源２０９のパワーを５０Ｗとし、チャンバー２０５
内の圧力を約３ｍＴｏｒｒとして、アルゴンを約１０ｓ
ｃｃｍ、Ｈ2を約４３ｓｃｃｍ、Ｏ2を約７ｓｃｃｃｍと
して行った。コンタクト径の減少とともにコンタクト抵
抗は増加するが、前処理を施すことでコンタクト抵抗の
上昇を抑えることができる。
【００３５】図６は、上記の前処理を施した場合のｎ+
拡散層コンタクト抵抗のプラズマ処理時間依存性を示し
ている。ここで、絶緑膜の厚さは約２μｍであり、コン
タクト径は約０．２μｍである。エッチングは、４５０
ｋＨｚ高周波電源２０８のパワーを１．２ｋＷととし、
１３．５６ＭＨｚ高周波電源２０９のパワーを５０Ｗと
し、チャンバー２０５内の圧力を約３ｍＴｏｒｒとし
て、アルゴンを約１０ｓｃｃｍ、Ｈ2を約４３ｓｃｃ
ｍ、Ｏ2を約７ｓｃｃｍとして行った。プラズマ処理時
間とともにコンタクト抵抗は減少するが、一定時間経過
すると、抵抗値は一定の値となる。
【００３６】
【実施例】次に、本発明の第１の実施例について、図面
を参照して説明する。
【００３７】図１は、本発明の第１の実施例を表す半導
体装置の製造方法を示すプロセスフロー図である。
【００３８】まず、図１（ａ）に示すように、たとえば
Ｐ型のシリコン基板１０１上にｎ型の拡散層１０２を形
成し、主にシリコン酸化膜からなる絶縁膜１０３を形成
する。この場合、絶縁膜１０３の表面は化学機械研磨
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ、略してＣＭＰ）法でチップサイズで十分平
坦化している。
【００３９】次に、フォトリソグラフィー技術を用いて
フォトレジストによるコンタクトホールパターンを形成
し（図示せず）、さらに、ドライエッチング技術を用い
て、コンタクトホール１０４を形成する。この時、ドラ
イエッチング技術として、シリコン酸化膜とシリコンと
の選択比の非常に高い条件で絶縁膜１０３をエッチング
する。たとえば、ヘリコン波プラズマのような高密度プ
ラズマを用い、かつ、半導体基板に高周波パワーを印加
する。エッチングガスとしてたとえばＣ4Ｆ8にＨ2を添
加し、シリコン酸化膜とシリコンとの選択比の最大とな
る条件で、エッチングを行う。本実施例では、高密度プ
ラズマの発生源としてヘリコン波を用いたが、そのソー
スへは１．５ＫＷのパワーで１３．５６ＭＨｚのＲＦを
印加した。基板には１００Ｗのパワーで４５０ｋＨｚの
高周波を印加した。エッチングガスには、Ｃ4Ｆ8とＨ2
を用いて、Ｃ4Ｆ8を３０ｓｃｃｍ、Ｈ2を１０ｓｃｃｍ
とした。
【００４０】このような条件でコンタクトエッチングを
行うと、下地シリコン基板が表出すると、シリコン基板
上に、フルオロカーボン系堆積物１０６が堆積し始め、
コンタクトホール内がフルオロカーボン系堆積物で埋っ
てしまう。特に、深さの異なるコンタクトが多数存在す
る場合、オーバーエッチングを行うと、浅いコンタクト
ホール内はフルオロカーボン系堆積物で埋ってしまう。
【００４１】次いで、バレル型プラズマ発生装置により
発生させた酸素プラズマアッシングによりフォトレジス
トを除去すると図１（ｂ）に示す構造を得ることができ
る。この時、コンタクトホール内にはフルオロカーボン
系堆積物１０６が残存する。また、シリコン酸化膜とシ
リコンとの選択比の最大となる条件でエッチングを行う
と、コンタクト表面に形成されたダメージ層１０５は非
常に薄くなる。これは、下地シリコン基板が表出する
と、すぐにフルオロカーボン系堆積物１０６が堆積し、
シリコン基板表面を覆うためである。また、フルオロカ
ーボン系堆積物１０６が残存すると、フォトレジスト剥
離時の水分、および放置によるコンタクト表面上の自然
酸化膜の成長を極力抑えることができる。
【００４２】次に、たとえば、図２に示す装置を用い
て、金属材料をスパッタする前のクリーニング処理を行
う。クリーニング処理は図２に示す装置を用いて行っ
た。４５０ｋＨｚ高周波電源２０８のパワーを１．２ｋ
Ｗととし、１３．５６ＭＨｚ高周波電源２０９のパワー
を５０Ｗとし、チャンバー２０５内の圧力を約３前Ｔｏ
ｒｒとして、アルゴンを１０ｓｃｃｍ、Ｈ2を４３ｓｃ
ｃｍ、Ｏ2を７ｓｃｃｍとして行った。プラズマ処理時
間は１分とした。図１（ｃ）に示すように、アルゴン、
水素および酸素を含むプラズマにコンタクトホール内を
さらすことで、フルオロカーボン系堆積物１０６を除去
することができる。これは活性な水素、酸素により、フ
ルオロカーボン系堆積物をＣＯ、ＣＯ2、ＣＨx、ＨＦ等
の揮発性ガスとして化学的に除去できるからである。特
に、酸素を加えることで、分解が促進される。また、高
密度プラズマ源を用いることで多量の活性な酸素および
水素が生成され、さらに、アルゴンを加えてシリコン基
板に基板バイアス用高周波を印加することで、アルゴン
イオンによる衝撃によってコンタクトホール内部の分解
が促進される。
【００４３】さらに、前処理を行なった後、大気にさら
すことなくスパッタ法を用いてチタン膜１０９、窒化チ
タン膜１１０をそれぞれ５０ｎｍの膜厚で形成し、全面
にタングステン膜を成長後、ドライエッチング技術を用
いて、全面エッチバックを行い、コンタクトホール内部
のみにタングステン膜１１１を形成する。さらに、その
上にアルミ−銅膜、反射防止厚としての窒化チタン膜を
それぞれ０．６μｍ、０．０５μｍの膜厚を形成する。
その後、フォトリソグラフィー技術を用いてフォトレジ
ストによるラインパターン（図示せず）を形成し、さら
に、ドライエッチング技術を用いて窒化チタン膜１１
３、アルミニウム−銅合金膜１１２、窒化チタン膜１１
０、チタン膜１０９をラインパターンに従って、順次エ
ッチングする。これにより、図１（ｄ）に示すようにコ
ンタクトホールを埋設してシリコン基板に接続する配線
１１４が完成する。
【００４４】次に、本発明の第２の実施例について、図
面を参照して説明する。
【００４５】図３は、本発明の第２の実施例を表す半導
体装置の製造方法を工程順を追って示すプロセスフロー
図である。
【００４６】まず、図３（ａ）に示すように、シリコン
基板３０１上に主にシリコン酸化膜からなる絶縁膜３０
２を形成した後、この絶縁膜３０２上にスパッタ法を用
いてチタン膜３０３、窒化チタン膜３０４、アルミニウ
ム−銅合金膜３０５、反射防止膜としての窒化チタン膜
３０６をそれぞれ０．６μｍ、０．０５μｍの膜厚を形
成する。その後、フォトリソグラフィー技術を用いてフ
ォトレジストによるラインパターン（図示せず）を形成
し、さらに、ドライエッチング技術を用いて窒化チタン
膜３０６、アルミニウム−銅合金膜３０５、窒化チタン
膜３０４、チタン膜３０３をラインパターンに従って、
順次エッチングする。これにより、下層配線３０７が完
成する。さらに絶縁膜３０２と下層配線３０７上に主に
シリコン酸化膜からなる層間絶縁膜３０２を形成する。
この場合、層間絶縁膜３０７の表面はＣＭＰ法でチツプ
サイズで十分平担化している。
【００４７】次に、フォトリソグラフィー技術を用いて
フォトレジストによるビアホールパターンを形成し（図
示せず）、さらに、ドライエッチング技術を用いて、ビ
アホール３０９を形成する。この時、ドライエッチング
技術として、ヘリコン波プラズマのような高密度プラズ
マを用い、かつ、半導体基板に高周波パワーを印加す
る。エッチングガスとしてたとえばＣ4Ｆ8にＨ2を添加
し、１０ｍＴｏｒｒ未満の圧力下でエッチングを行う。
低圧力下で高密度プラズマ源を用いること、さらに基板
に高周波パワーを印加することで、垂直な形状のビアホ
ールを高エッチングレートで形成することができる。本
実施例では、プラズマ発生源としてヘリコン波を用い
た。発生源には１．５ｋＷのパワーで１３．５６ＭＨｚ
のＲＦを印加した。基板へは１００Ｗのパワーで４５０
ｋＨｚの高周波を印加した。エッチングガスにはＣ4Ｆ8
とＨ2を用いた。それぞれの流量は、Ｃ4Ｆ8が４０ｓｃ
ｃｍ、Ｈ2が１５ｓｃｃｍとした。
【００４８】下層配線３０７が表出すると、下層配線上
に、フルオロカーボン系堆積物３１０が堆積し始め、ビ
アホール内がフルオロカーボン系堆積物で埋ってしま
う。特に、ウエーハ内およびウエーハ間の層間絶緑膜の
膜厚ばらつきのためにオーバーエッチングを行うと、微
細で高アスペクト比のビアホール内はフルオロカーボン
系堆積物で埋ってしまう。その後、バレル型プラズマ発
生装置により発生させた酸素プラズマアッシングにより
フォトレジストを除去すると図３（ｂ）に示す構造を得
ることができる。この時、高アスペクト比のビアホール
内にはフルオロカーボン系堆積物３１０が残存し、下層
配線上にはダメージ層３１１が形成される。
【００４９】次に、図２に示されている装置を用いて、
金属材料スパッタする前のクリーニング処理を行う。ク
リーニング処理には、図２に示す装置を用いた。４５０
ｋＨｚの高周波電源２０８のパワーを１．５ｋＷとし、
１３．５６ＭＨｚの高周波電源２０９のパワーを８０Ｗ
とした。クリーニング処理に用いたガスは、アルゴンを
１５ｓｃｃｍ、Ｈ2を４０Ｓｃｃｍ、Ｏ2を７ｓｃｃｍと
した。処理時間は１分とした。
【００５０】図３（ｃ）に示すように、アルゴン、水素
および酸素を含むプラズマにビアホール内をさらし、フ
ルオロカーボン系堆積物３１０を除去する。これは活性
な水素と酸素により、フルオロカーボン系堆積物をＣ
Ｏ、ＣＯ2、ＣＨx、ＨＦ等の揮発性ガスとして化学的に
除去できるからである。特に、酸素を加えることで、分
解が促進される。また、高密度プラズマ源を用いること
で多量の活性な酸素および水素が生成され、さらに、ア
ルゴンを加えてシリコン基板に基板バイアス用高周波を
印加することで、アルゴンイオンによる衝撃によってビ
アホール内部の分解が促進される。
【００５１】さらに、前処理を行なった後、大気にさら
すことなくスパッタ法を用いてチタン膜３１４、窒化チ
タン膜３１５をそれぞれ５０ｎｍの膜厚で形成し、全面
にタングステン膜を成長後、ドライエッチング技術を用
いて、全面エッチバックを行い、コンタクトホール内部
のみにタングステン膜３１６を形成する。さらに、その
上にアルミ−銅膜、反射防止膜としての窒化チタン膜を
それぞれ０．６μｍ、０．０５μｍの膜厚を形成する。
その後、フォトリソグラフィー技術を用いてフォトレジ
ストによるラインパターン（図示せず）を形成し、さら
に、ドライエッチング技術を用いて窒化チタン膜３１
８、アルミニウム−銅合金膜３１７、窒化チタン膜３１
５、チタン膜３１４をラインパターンに従って、順次エ
ッチングする。これにより、図３（ｄ）に示すようにビ
アホールを埋設して下層配線３０７に接続する上層配線
３１９が完成する。
【００５２】
【発明の効果】アルゴンと水素、酸素からなる高密度の
プラズマによりコンタクトホール若しくはビアホールを
処理することにより、ホール内のフルオロカーボン系堆
積物及びコンタクト底部若しくはビアホール底部に形成
された酸化層を除去することができる。これは活性な水
素と酸素により、フルオロカーボン系堆積物をＣＯ、Ｃ
Ｏ2、ＣＨx、ＨＦ等の揮発性ガスとして化学的に除去で
きるからである。特に、酸素を加えることで分解が促進
される。
【００５３】また、前記アルゴン、水素および酸素を含
むプラズマにおいて、酸素の原子数を水素の原子数の２
分の１未満として水素還元雰囲気中でプラズマ処理を行
うので、シリコン基板及び金属配線等の表面上に酸化膜
を形成せずにホール底部の酸化膜を除去できる。さら
に、高密度プラズマ源を用いることで多量の活性な酸素
および水素が生成され、さらに、アルゴンを加えてシリ
コン基板に基板バイアス用高周波を印加することで、ア
ルゴンイオンによる衝撃によってコンタクトホール内部
の分解が促進される。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の工程断面図で
ある。
【図２】本発明の半導体装置の製造方法に用いられる誘
導結合型高密度プラズマ発生装置の模式図である。
【図３】本発明の半導体装置の製造方法の工程断面図で
ある。
【図４】テフロン膜と熱酸化膜のエッチングレートのＯ
2、Ｈ2流量比依存性を示すグラフである。
【図５】ｎ+拡散層コンタクト抵抗のコンタクト径依存
性を示すグラフである。
【図６】ｎ+拡散層コンタクト抵抗のプラズマ処理時間
依存性を示すグラフである。
【図７】従来の半導体装置の製造方法の工程断面図であ
る。
【図８】従来の半導体装置の製造方法の工程断面図であ
る。
【図９】従来の半導体装置の製造方法に用いられるリア
クティブイオンプラズマ発生装置の模式図である。
【図１０】従来の半導体装置の製造方法の工程断面図で
ある。
【符号の説明】
１０１ シリコン基板 １０２ 拡散層 １０３ 絶縁膜 １０４ コンタクトホール １０５ コンタクト表面に形成された酸化膜 １０６ フルオロカーボン系堆積物 １０７ アルゴン、水素および酸素を含むプラズマ １０８ 凹部 １０９ チタン膜 １１０ 窒化チタン膜 １１１ タングステン膜 １１２ アルミ−銅合金膜 １１３ 窒化チタン膜 １１４ 配線 ２０１ コンデンサ ２０２ コンデンサ ２０３ 誘導コイル ２０４ ベルジャー ２０５ チャンバー ２０６ 被処理基板 ２０５ ペデスタル ２０６ ４５０ｋＨｚ高周波電源 ２０９ １３．５６ＭＨｚ高周波電源 ２１０ 自動マッチングボックス ２１１ 接地点 ２１２ ガス導入口 ２１３ 真空排気口 ３０１ シリコン基板 ３０２ 絶縁膜 ３０３ チタン膜 ３０４ 窒化チタン膜 ３０５ アルミ−銅合金膜 ３０６ 窒化チタン膜 ３０７ 下層配線 ３０８ 層間絶縁膜 ３０９ ビアホール ３１０ フルオロカーボン系堆積物 ３１１ ビア表面に形成された酸化膜 ３１２ アルゴン、水素および酸素を含むプラズマ ３１３ 凹部 ３１４ チタン膜 ３１５ 室化チタン膜 ３１６ タングステン膜 ３１７ アルミ−銅合金膜 ３１８ 窒化チタン膜 ３１９ 上層配線 ７０１ シリコン基板 ７０２ 拡散層 ７０３ 絶縁膜 ７０４ コンタクトホール ７０５ コンタクト表面に形成された酸化膜 ７０６ フルオロカーボン系堆積物 ７０７ 低エネルギーの水素イオン ７０８ 凹部 ７０９ タングステン膜 ７１０ アルミ配線 ７１１ ボイド ８０１ Ｐ型シリコン基板 ８０２ フィールド酸化膜 ８０３ Ｐ型チャネルストッパー ８０４ ゲート酸化膜 ８０５ ゲート電極 ８０６ ｎ＋型ソース領域 ８０７ ｎ＋型ドレイン領域 ８０８ 不純物ブロック用酸化膜 ８０９ 層間絶縁膜 ８１０ レジストマスク ８１１Ａ−Ｂ 開孔 ８１２Ａ−Ｂ ダメージ層 ８１３ フルオロカーボン系堆積物 ８１４Ａ−Ｂ コンタクトホール ８１５ Ｏ2からなるプラズマ ８１６ Ｏ2とＣＦ4からなるプラズマ ８１７ 凹部 ９５１ 被処理基板 ９５２ リアクティブイオンエッチング（ＲＩＥ）装
置 ９５３ ターゲット電極 ９５４ ガス導入口 ９５５ 真空排気口 ９５６ 対向電極 ９５７ 高周波発振器 ９５８ 接地点 ９５９ コンデンサ １００１ シリコン基板 １００２ シリコン酸化膜 １００３ 下層アルミ配線 １００４ シリコン酸化膜 １００５ ビアホール １００６ フルオロカーボン系堆積物 １００７ ビア表面に形成された酸化膜 １００８ アルゴンとフッ素からなるプラズマ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/28

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に絶縁膜を形成する工程
    と、該絶縁膜上の所定の位置に前記シリコン基板に達す
    るコンタクトホールを形成する工程と、前記シリコン基
    板をプラズマ発生装置内に挿入し、アルゴン、水素およ
    び酸素を含むプラズマを発生させて前記コンタクトホー
    ルのプラズマ処理を行う工程と、前記コンタクトホール
    を所定の材料により埋設してシリコン基板に接続する配
    線を形成する工程とを有することを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】 シリコン基板上に絶縁膜を介して下層配
    線を形成する工程と、該下層配線上に絶縁膜を形成する
    工程と、該絶縁膜上の所定の位置に前記下層配線に達す
    るビアホールを形成する工程と、前記シリコン基板をプ
    ラズマ発生装置内に挿入し、アルゴン、水素および酸素
    を含むプラズマを発生させて前記ビアホールのプラズマ
    処理を行う工程と、前記ビアホールを所定の材料により
    埋設して下層配線に接続する上層配線を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記アルゴン、水素および酸素を含むプ
    ラズマにおいて、酸素の原子数が水素の原子数の２分の
    １未満であることを特徴とする請求項１または２記載の
    半導体装置の製造方法。
  4. 【請求項４】 前記プラズマの発生装置が誘導結合型プ
    ラズマであり、前記シリコン基板に基板バイアス用高周
    波を印加する請求項１乃至３いずれかに記載の半導体装
    置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3370806B2 (ja) 1994-11-25 2003-01-27 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JPH09116009A (ja) * 1995-10-23 1997-05-02 Sony Corp 接続孔の形成方法
KR100458293B1 (ko) * 1997-12-20 2005-02-05 주식회사 하이닉스반도체 반도체소자의금속배선후처리방법
KR100258875B1 (ko) * 1998-01-15 2000-06-15 김영환 다층배선용 비아형성방법
US6136690A (en) 1998-02-13 2000-10-24 Micron Technology, Inc. In situ plasma pre-deposition wafer treatment in chemical vapor deposition technology for semiconductor integrated circuit applications
US6010967A (en) * 1998-05-22 2000-01-04 Micron Technology, Inc. Plasma etching methods
KR100363086B1 (ko) * 2000-01-20 2002-11-30 삼성전자 주식회사 반도체소자의 금속배선 형성방법 및 그에 의해 제조된콘택 구조체
US6235640B1 (en) * 1998-09-01 2001-05-22 Lam Research Corporation Techniques for forming contact holes through to a silicon layer of a substrate
WO2000026954A1 (en) * 1998-10-30 2000-05-11 Applied Materials, Inc. Method of reducing stop layer loss in a photoresist stripping process using hydrogen as a fluorine scavenger
US6599829B2 (en) * 1998-11-25 2003-07-29 Texas Instruments Incorporated Method for photoresist strip, sidewall polymer removal and passivation for aluminum metallization
US6184119B1 (en) 1999-03-15 2001-02-06 Vlsi Technology, Inc. Methods for reducing semiconductor contact resistance
US6218085B1 (en) * 1999-09-21 2001-04-17 Lucent Technologies Inc. Process for photoresist rework to avoid sodium incorporation
JP2002231724A (ja) * 2001-01-30 2002-08-16 Nec Corp 配線の形成方法
US7547635B2 (en) * 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
US20040171260A1 (en) * 2002-06-14 2004-09-02 Lam Research Corporation Line edge roughness control
DE10239869A1 (de) * 2002-08-29 2004-03-18 Infineon Technologies Ag Verbesserung der dielektrischen Eigenschaften von Schichten aus High-k-Materialien durch Plasmabehandlung
JP4503356B2 (ja) 2004-06-02 2010-07-14 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
US8432037B2 (en) 2004-06-10 2013-04-30 Renesas Electronics Corporation Semiconductor device with a line and method of fabrication thereof
JP4832807B2 (ja) * 2004-06-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
JP4343798B2 (ja) * 2004-08-26 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2008041856A (ja) * 2006-08-04 2008-02-21 Matsushita Electric Ind Co Ltd ドライエッチング方法
JP4948278B2 (ja) * 2006-08-30 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7977244B2 (en) * 2006-12-18 2011-07-12 United Microelectronics Corp. Semiconductor manufacturing process
IT1391239B1 (it) * 2008-08-08 2011-12-01 Milano Politecnico Metodo per la formazione di bump in substrati con through via
US8916056B2 (en) * 2012-10-11 2014-12-23 Varian Semiconductor Equipment Associates, Inc. Biasing system for a plasma processing apparatus
JP2016136606A (ja) * 2015-01-16 2016-07-28 東京エレクトロン株式会社 エッチング方法
US9640385B2 (en) * 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process
JP2016157793A (ja) * 2015-02-24 2016-09-01 東京エレクトロン株式会社 エッチング方法
JP6550278B2 (ja) * 2015-06-24 2019-07-24 東京エレクトロン株式会社 エッチング方法
JP6542610B2 (ja) * 2015-08-20 2019-07-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6869024B2 (ja) * 2016-12-20 2021-05-12 東京エレクトロン株式会社 パーティクル除去方法及び基板処理方法
KR102614944B1 (ko) * 2018-09-26 2023-12-19 도쿄엘렉트론가부시키가이샤 에칭 방법, 에칭 잔사의 제거 방법, 및 기억 매체
KR102586610B1 (ko) * 2020-03-10 2023-10-06 어플라이드 머티어리얼스, 인코포레이티드 선택적 산화 및 단순화된 사전-세정
US20230268223A1 (en) * 2022-02-24 2023-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US12261054B2 (en) 2022-08-11 2025-03-25 Tokyo Electron Limited Substrate processing with material modification and removal

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115245A (ja) * 1983-11-28 1985-06-21 Toshiba Corp 半導体装置の製造方法
US5007983A (en) * 1988-01-29 1991-04-16 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Etching method for photoresists or polymers
JPH01196819A (ja) * 1988-02-02 1989-08-08 Matsushita Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH07120649B2 (ja) * 1988-07-14 1995-12-20 富士通株式会社 コンタクトホールの形成方法
JPH0423323A (ja) * 1990-05-14 1992-01-27 Fujitsu Ltd 半導体装置の製造方法
JP2755035B2 (ja) * 1992-03-28 1998-05-20 ヤマハ株式会社 多層配線形成法
US5346578A (en) * 1992-11-04 1994-09-13 Novellus Systems, Inc. Induction plasma source

Also Published As

Publication number Publication date
JPH10256232A (ja) 1998-09-25
US6033990A (en) 2000-03-07

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