JP2938031B1 - 冗長故障検証によるスキャンパス方法及び集積論理回路 - Google Patents

Abstract

【要約】 【課題】 スキャンパス法を適用するために必要となる
セレクタの数を減らしてハードウェアオーバヘッドを減
少させる。 【解決手段】 組合せ回路１〜４及び保持回路５〜８に
よって順序回路が構成されている。ここで、保持回路の
データ信号と出力信号をショートさせた順序回路を考
え、冗長故障の有無を調べる。もし、冗長故障が存在し
なければ、ショートさせた保持回路にはスキャンパス法
を適用しないようにする。例えば、保持回路６をショー
トさせても冗長故障が存在しなければ、保持回路６の入
力側のセレクタを省略することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、順序回路の試験を
容易に行うための回路を、本来の回路に付加して設計す
るスキャンパス方式に関する。

【０００２】

【従来の技術】順序回路のテスト容易化設計としてスキ
ャンパス法が提案されている。図１１は、従来のスキャ
ンパス回路を備えた順序回路の一例を示すものである。
図１１の順序回路は、組合せ回路１〜３の出力をそれぞ
れ保持回路５〜７に入力し、これらの保持回路５〜７の
出力を組合せ回路４に入力し、さらに組合せ回路４の出
力を保持回路８に出力し、保持回路８から出力信号を得
るものである。

【０００３】各組合せ回路１〜４と保持回路５〜８との
間には、それぞれセレクタ９〜１２が設けられており、
この順序回路のテストを行う場合には、セレクタ９〜１
２の入力を切り替えることにより、保持回路５〜８をシ
フトレジスタ構成とする。そして、スキャンクロック端
子からシフト用のクロックを入力することにより、各保
持回路５〜８が保持している内容をシリアルに読み出し
てその内容を確認している。

【０００４】

【発明が解決しようとする課題】従来のスキャンパス法
においては、順序回路の全ての保持回路をセレクタ付き
の保持回路に置き換えており、すべての保持回路のデー
タを読み出しているために、ハードウェアオーバヘッド
の増加が問題となっている。

【０００５】本発明の目的は、スキャンパス法を適用す
るために必要となるセレクタの数を減らすことができる
スキャン方式を提供することにより、ハードウェアオー
バヘッドを減少させることにある。

【０００６】

【課題を解決するための手段】本発明は、順序回路を構
成する保持回路のデータ入力信号と出力信号をショート
させ、この時冗長故障が存在しなければその保持回路を
スキャンパス適用対象回路から削除することを特徴とす
る。

【０００７】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態について説明する。尚、本発明では故障モデルとし
て単一縮退故障を考える。図１は、本発明のスキャンパ
ス法を適用するための順序回路の一例を示しており、図
１１の従来例と同様構成の順序回路である。ここで、保
持回路のデータ入力信号と出力信号とをショートさせた
順序回路を考える。例えば、保持回路６をショートさせ
た場合を考えると図２が得られる。

【０００８】次に、図２のように変換した順序回路にお
いて冗長故障の有無を調べる。図２の例では、組合せ回
路１、組合せ回路３、及び組合せ回路２と組合せ回路４
を接続した組合せ回路について調べる。もし、それらの
すべてに冗長故障が存在しなければ、ショートさせた保
持回路からは正常な信号が出力されているとみなして、
スキャンパス法を適用しないようにする。

【０００９】従って、図２の例において、保持回路６を
ショートさせても冗長故障が存在しないとすると、スキ
ャンパス法を適用した回路は図３のようになり、図１１
の従来例と比較すれば明らかなように、保持回路６の入
力側のセレクタ１０を省略することができ、スキャンパ
スに必要となるセレクタの数を減らすことができる。他
の保持回路についても同様にして冗長故障の有無を調
べ、冗長故障が存在しなければセレクタを省略すること
ができる。よって、ハードウェアオーバヘッドを減少さ
せることができる。

【００１０】冗長故障の有無の判断は以下のようにして
行うことができる。例えば、図４に示す論理回路を考え
ると、出力ｆは以下のように表される。

【００１１】 ｆ＝ＡＢ＋ＡＢＣ＝ＡＢ ．．．（１） いま、端子Ａの信号ａが０に固定されたとした時の組合
せ回路の出力をｆ（Ａ＝０）とすると、ｆ（Ａ＝０）は
以下のようになる。

【００１２】 ｆ（Ａ＝０）＝０ ．．．（２） 縮退故障を検出する為の検査入力が求められるなら冗長
故障が存在しないことになるから、以下の式（３）が成
り立つか否かを調べれば良いことが分かる。

【００１３】 ｆ exor ｆ（Ａ＝０）＝０ ．．．（３） 尚、Ａ exor ＢとはＡとＢの排他的論理和をとることを
意味する。もし式（３）が成り立つならば、冗長故障が
存在することになる。式（１）と式（２）を式（３）の
左辺に当てはめると式（４）が得られる。

【００１４】

【数１】即ち、式（３）が成り立たないことが分かり、
ａの０縮退故障が検出できることが分かる。端子Ｂにつ
いても同様である。

【００１５】一方、端子Ｃの信号ｃが０又は１のいずれ
であっても出力ＦはＡＢとなり、前記の排他的論理和が
０となるので、信号ｃの縮退故障を検出することはでき
ない。従って、図４の論理回路には冗長故障が存在する
ことになる。

【００１６】このように、組合せ回路の全ての端子につ
いて縮退故障を検出するための検査入力が求められるか
否かを調べることにより、冗長故障が存在しているか否
かが分かる。尚、保持回路の単一縮退故障は、クロック
信号を与えその時の出力値を観測することにより検出で
きることから、冗長故障存在の有無の調査対象から外し
ている。

【００１７】図３のスキャンパス回路によるテスト方法
は、以下のようにして行う。図５に示すように、まずセ
レクタ９、１１、１２、１３をコントロールしてスキャ
ンパス法適用対象となった保持回路５、７、８がシフト
レジスタになるようにする。このような状態をスキャン
シフトモードとする。そして、スキャンクロック端子か
らスキャンクロック信号を与えテストデータを取り込
む。

【００１８】次に、スキャンシフトモードのままでクロ
ック端子からクロック信号を与える。これは、図１の回
路を図２の回路に変換することを意味する。次にセレク
タをコントロールして、テスト容易化設計を意識しな
い、本来の回路構成になるようにする。即ち、図１の回
路になるようにする。この時の状態をスキャンラッチモ
ードとする。そして、クロック端子からクロック信号を
与え、組合せ回路の出力値を保持回路にラッチする。次
に、セレクタをコントロールして、スキャンシフトモー
ドにし出力端子から保持回路の値を読み出す。

【００１９】

【実施例】図６に示す順序回路に対して本発明を具体的
に適用した場合の構成について以下説明する。図６にお
いて、ｇ１はＯＲゲート、ｇ２，ｇ３はＡＮＤゲート、
ＤＦＦ１〜ＤＦＦ４は保持回路としてのディレイタイプ
フリップフロップである。また、Ａ、Ｂ、Ｃ、Ｄは入力
端子、Ｆは出力端子、ＣＬＯＣＫはクロック端子であ
る。

【００２０】まず、全てのＤＦＦのデータ入力と出力を
ショートさせた組合せ回路を考えると、図７の組合せ回
路が得られるので、図７において冗長故障の存在の有無
を調べる。

【００２１】この組合せ回路の出力Ｆは次式で表され
る。

【００２２】 Ｆ＝ＡＢ＋Ｄ ．．．（５） ここで、ｃ’＝１の時のＦを考えると次式が得られる。

【００２３】 Ｆ（ｃ’＝１）＝ＡＢ＋Ｄ ．．．（６） 式（５）と式（６）は等しい。即ち、ｃ’が０であって
も１であってもＦは等しくなるから、 Ｆ exor Ｆ（ｃ’＝１）＝０ ．．．（７） となり、図７の回路には冗長故障が存在していることが
分かる。このことから、ＤＦＦ１〜ＤＦＦ３のすべてを
スキャンパス法の適用から除外することはできないこと
がわかる。

【００２４】そこで、次に、ＤＦＦ１にはスキャンパス
法を適用させ、ＤＦＦ２とＤＦＦ３のデータ入力と出力
をショートさせた組合せ回路（図８）を考える。

【００２５】図８において、ａ’とＦは以下のように表
される。

【００２６】 ａ’＝ＡＢ ．．．（８） Ｆ＝ｄｌ’＋ＡＢＣ＋Ｄ ．．．（９） まず、ａ’に関する冗長故障の有無について調べてみる
と、以下の数式が得られる。

【００２７】

【数２】式（１０）、式（１１）、式（１２）、式（１
３）より冗長故障が存在していないことがわかる。同様
にして、Ｆについても調べてみると、以下の数式が得ら
れる。

【００２８】

【数３】式（１４）から式（２３）より、Ｆについても
冗長故障が存在しないことがわかる。

【００２９】以上のことから、ＤＦＦ１にセレクタ１４
を設けてスキャンパス法を適用すれば、ＤＦＦ２とＤＦ
Ｆ３は、スキャンパス適用対象回路から除外することが
できる。従って、図６の順序回路に対してスキャンパス
法を適用した具体的回路は、図９のような構成となる。
なお、図９において、ＤＦＦ４は主信号の出力端子であ
るのでセレクタ１５を設けてスキャンパス適用対象とし
ている。また図９において、ＳＩＮ、ＳＣＫおよびＳＣ
ＯＮＴは、それぞれスキャンイン端子、スキャンクロッ
ク端子およびセレクタコントロール端子である。

【００３０】次に、本実施例のテスト動作について図９
及び図１０を参照して説明する。いま、図９のＯＲゲー
トｇ１の組合せ回路の入力全てに１を与え、ＡＮＤゲー
トｇ２はＡ＝１、Ｂ＝０としてテストを行うことを考え
る。

【００３１】まず、ＤＦＦ１に１の信号を与えるため、
ＳＣＯＮＴを０にしてＳＩＮから１を読み込ませる。次
に、ＤＦＦ２とＤＦＦ３に１の信号を与えるため、Ａ＝
１、Ｂ＝１、Ｃ＝１、Ｄ＝１としてＣＬＯＣＫ端子にク
ロック信号を与える。次に、ＯＲゲートｇ１とＡＮＤゲ
ートｇ２の出力値をそれぞれＤＦＦ４とＤＦＦ１に取り
込むため、ＳＣＯＮＴを１にしてＣＬＯＣＫ端子にクロ
ック信号を与える。

【００３２】この時、ＡＮＤゲートｇ２のテストも同時
に行うため、Ａ＝１、Ｂ＝０としている。次に、データ
ラッチした値を出力端子に伝搬するため、ＳＣＯＮＴを
０にしてＳＣＫからクロック信号を与えることにより、
出力端子ＦからＤＦＦ１の保持データが出力される。

【００３３】

【発明の効果】本発明で提案する手法は、スキャンパス
法を適用するために必要となるセレクタの数を減らすこ
とができ、ハードウェアオーバヘッドを減少させること
ができる。

【図面の簡単な説明】

【図１】順序回路の一例を示すブロック図である。

【図２】本発明を適用する際の操作を説明するための図
である。

【図３】本発明の実施の形態を示すブロック図である。

【図４】本発明を適用可能な論理回路の一例を示す図で
ある。

【図５】本発明のテスト動作を説明するための図であ
る。

【図６】順序回路の一例を示す図である。

【図７】図６の回路に対する、本発明の適用方法を説明
するための図である。

【図８】図６の回路に対する、本発明の適用方法を説明
するための図である。

【図９】図６の回路に対して、本発明を適用した場合の
構成を示す図である。

【図１０】図９の回路のテスト動作を説明するための図
である。

【図１１】従来例を示すブロック図である。

【符号の説明】

１〜４ 組合せ回路 ５〜８ 保持回路 ９〜１６ セレクタ ｇ１ ＯＲゲート ｇ２〜ｇ３ ＡＮＤゲート ＤＦＦ１〜ＤＦＦ４ ディレイタイプフリップフロッ
プ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 順序回路を構成する保持回路のデータ入
   力信号と出力信号をショートさせ、この時冗長故障が存
   在しなければ前記保持回路をスキャンパス適用対象回路
   から除外することを特徴とする冗長故障検証によるスキ
   ャンパス方法。
2. 【請求項２】 前記順序回路を構成するすべての保持回
   路のデータ入力信号と出力信号をショートさせたとき、
   冗長故障が存在すれば、前記保持回路のうちの一部の保
   持回路にスキャンパス適用し、冗長故障が存在しなくな
   った時点でデータ入力信号と出力信号をショートしてい
   る保持回路をスキャンパス適用対象回路から除外するこ
   とを特徴とする請求項１記載の冗長故障検証によるスキ
   ャンパス方法。
3. 【請求項３】 内部に存在する複数の保持回路を従属接
   続して、シフトレジスタ回路として動作させるスキャン
   パステスト回路構成を有する集積論理回路において、前
   記保持回路のうち、そのデータ入力信号と出力信号をシ
   ョートした状態で冗長故障が存在しない保持回路を、前
   記シフトレジスタから除外したことを特徴とする集積論
   理回路。