JP2989840B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2989840B2 JP2989840B2 JP1280238A JP28023889A JP2989840B2 JP 2989840 B2 JP2989840 B2 JP 2989840B2 JP 1280238 A JP1280238 A JP 1280238A JP 28023889 A JP28023889 A JP 28023889A JP 2989840 B2 JP2989840 B2 JP 2989840B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MIS型電界効果トランジスタによって構成
される半導体記憶装置に関し、特に、不良メモリセルと
置換するための冗長メモリセルを備えた半導体記憶装置
に関する。
される半導体記憶装置に関し、特に、不良メモリセルと
置換するための冗長メモリセルを備えた半導体記憶装置
に関する。
［従来の技術］ 従来の冗長メモリセルを有する半導体記憶装置では、
特定のメモリセルが正常な動作をしない場合、そのメモ
リセルが属するメモリセル行またはメモリセル列を使用
しないで代りに冗長メモリセル行または冗長メモリセル
列を使用するようにしていた。
特定のメモリセルが正常な動作をしない場合、そのメモ
リセルが属するメモリセル行またはメモリセル列を使用
しないで代りに冗長メモリセル行または冗長メモリセル
列を使用するようにしていた。
第２図は、従来の冗長メモリセル行を備えた半導体記
憶装置のブロック図である。同図の半導体記憶装置にお
いて、正規メモリセルアレイ１内に不良セルが存在しな
い場合、この記憶装置は列デコーダ３、行デコーダ４に
より正規メモリセルアレイ内の特定のメモリセルが選択
される通常の動作を行う。正規メモリセルアレイ１内に
不良セルが存在する場合には、その不良セルを含むメモ
リセル行のアドレスが、チップ上に設けられたROM9へRO
M書き込み回路８を介して書き込まれる。半導体記憶装
置の使用状態では、入力されたアドレスとROM9の内容が
アドレス比較回路７で比較され一致すれば、駆動信号切
換回路６から冗長メモリセル行デコーダ５側に駆動信号
が送られ冗長メモリセル行２が選択される。入力アドレ
スとROMアドレスが一致しない場合は正規メモリセルア
レイ１側の行が選択される。
憶装置のブロック図である。同図の半導体記憶装置にお
いて、正規メモリセルアレイ１内に不良セルが存在しな
い場合、この記憶装置は列デコーダ３、行デコーダ４に
より正規メモリセルアレイ内の特定のメモリセルが選択
される通常の動作を行う。正規メモリセルアレイ１内に
不良セルが存在する場合には、その不良セルを含むメモ
リセル行のアドレスが、チップ上に設けられたROM9へRO
M書き込み回路８を介して書き込まれる。半導体記憶装
置の使用状態では、入力されたアドレスとROM9の内容が
アドレス比較回路７で比較され一致すれば、駆動信号切
換回路６から冗長メモリセル行デコーダ５側に駆動信号
が送られ冗長メモリセル行２が選択される。入力アドレ
スとROMアドレスが一致しない場合は正規メモリセルア
レイ１側の行が選択される。
以上は、ROMにより選択される行を切り換えるもので
あったが、ROMに不良セルのアドレスを記入するととも
に、不良セルが接続されているワード線あるいはディジ
ット線を行デコーダあるいは列デコーダから切り離す方
法も一部採用されている。
あったが、ROMに不良セルのアドレスを記入するととも
に、不良セルが接続されているワード線あるいはディジ
ット線を行デコーダあるいは列デコーダから切り離す方
法も一部採用されている。
［発明が解決しようとする課題］ 上述した従来の部分的不良品の救済方法では、ディジ
ット線はプリチャージレベルラインと接続されておりプ
リチャージレベルへ充電が繰り返されるので、以下の不
都合が生じる。
ット線はプリチャージレベルラインと接続されておりプ
リチャージレベルへ充電が繰り返されるので、以下の不
都合が生じる。
ディジット線とワード線がショートしている場合、
スタンバイ時には、プリチャージレベルであるディジッ
ト線からGNDレベルであるワード線に電流が定常的に流
れるためにスタンバイ電流不良となる。
スタンバイ時には、プリチャージレベルであるディジッ
ト線からGNDレベルであるワード線に電流が定常的に流
れるためにスタンバイ電流不良となる。
電流不良とならなくても、ディジット線からワード
線に微少電流が流れることによって選択していない場合
でもそのワード線の電位が上がり、他の正常なワード線
を選択した場合のセンス動作に悪影響を及ぼす。
線に微少電流が流れることによって選択していない場合
でもそのワード線の電位が上がり、他の正常なワード線
を選択した場合のセンス動作に悪影響を及ぼす。
［課題を解決するための手段］ 本発明による半導体記憶装置は、正規メモリセルと、
正規メモリセルに不良が発生した場合に不良の正規メモ
リセルが接続されているディジット線が選択されないよ
うにする手段と、不良の正規メモリセルと置換するため
の冗長メモリセルとを有するものであって、正規メモリ
セルアレイにおける各ディジット線には該ディジット線
に接続されたメモリセルが不良であった場合にそのディ
ジット線をプリチャージレベル線およびセンスアンプか
ら電気的に完全に分離することのできる断路手段が設け
られている。
正規メモリセルに不良が発生した場合に不良の正規メモ
リセルが接続されているディジット線が選択されないよ
うにする手段と、不良の正規メモリセルと置換するため
の冗長メモリセルとを有するものであって、正規メモリ
セルアレイにおける各ディジット線には該ディジット線
に接続されたメモリセルが不良であった場合にそのディ
ジット線をプリチャージレベル線およびセンスアンプか
ら電気的に完全に分離することのできる断路手段が設け
られている。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図は、本発明の一実施例を示す回路図である。同
図に示されるように、ワード線WL1、WL2とディジット線
DL1、DL2との交差する位置にはメモリセルMS1〜MS4が接
続されている。ワード線WL1、WL2には、ワード線駆動信
号WD1、WD2が入力されるCMOS回路（MOSトランジスタQ
7、Q8あるいはQ9、Q10）によりハイまたはローレベル電
圧が印加される。各ディジット線DL1〜DL4はヒューズFu
1〜Fu4を介してセンスアンプSA1、SA2に接続され、ま
た、トランジスタQ1、Q3、Q4、Q6およびヒューズFu5、F
u6を介してプリチャージレベル線PLに接続されている。
トランジスタQ1〜Q6はプリチャージコントロール信号PC
により制御されるトランジスタであって、これらのトラ
ンジスタを介してセンス動作の終了後各ディジット線は
プリチャージレベルへプリチャージされる。
図に示されるように、ワード線WL1、WL2とディジット線
DL1、DL2との交差する位置にはメモリセルMS1〜MS4が接
続されている。ワード線WL1、WL2には、ワード線駆動信
号WD1、WD2が入力されるCMOS回路（MOSトランジスタQ
7、Q8あるいはQ9、Q10）によりハイまたはローレベル電
圧が印加される。各ディジット線DL1〜DL4はヒューズFu
1〜Fu4を介してセンスアンプSA1、SA2に接続され、ま
た、トランジスタQ1、Q3、Q4、Q6およびヒューズFu5、F
u6を介してプリチャージレベル線PLに接続されている。
トランジスタQ1〜Q6はプリチャージコントロール信号PC
により制御されるトランジスタであって、これらのトラ
ンジスタを介してセンス動作の終了後各ディジット線は
プリチャージレベルへプリチャージされる。
この半導体記憶装置に対してウェハ状態で電気的試験
が行われる。この試験によりメモリセルMS1に欠陥のあ
ることが判明した場合には、当該セルが接続されている
ディジット線を選択しないようにするとともに、ヒュー
ズFu1、Fu2、Fu5を切断する。このようにすれば、ディ
ジット線DL1、DL2を他の部分から分離することができる
ので、これらのディジット線とワード線との間がショー
トしていても、そのための影響を受けることがなくな
り、当該チップを良品として救済できる。
が行われる。この試験によりメモリセルMS1に欠陥のあ
ることが判明した場合には、当該セルが接続されている
ディジット線を選択しないようにするとともに、ヒュー
ズFu1、Fu2、Fu5を切断する。このようにすれば、ディ
ジット線DL1、DL2を他の部分から分離することができる
ので、これらのディジット線とワード線との間がショー
トしていても、そのための影響を受けることがなくな
り、当該チップを良品として救済できる。
［発明の効果］ 以上説明したように、本発明の半導体記憶装置は、冗
長メモリセルを有するものであって、正規メモリセルア
レイ内の各ディジット線に該ディジット線を他から完全
に分離することのできる分離手段が備えられたものであ
るので、本発明によれば、正規メモリセルアレイ内に不
良セルが発生した場合には、その不良セルが接続されて
いるディジット線を電気的に他から完全に分離すること
ができる。したがって、本発明によれば、スタンバイ電
流不良や非選択ワード線の浮き上がり等を防止すること
ができ、製品の歩留りを向上させ、かつ、半導体記憶装
置の動作を安定化することができる。
長メモリセルを有するものであって、正規メモリセルア
レイ内の各ディジット線に該ディジット線を他から完全
に分離することのできる分離手段が備えられたものであ
るので、本発明によれば、正規メモリセルアレイ内に不
良セルが発生した場合には、その不良セルが接続されて
いるディジット線を電気的に他から完全に分離すること
ができる。したがって、本発明によれば、スタンバイ電
流不良や非選択ワード線の浮き上がり等を防止すること
ができ、製品の歩留りを向上させ、かつ、半導体記憶装
置の動作を安定化することができる。
第１図は、本発明の一実施例を示す回路図、第２図は、
従来例を示すブロック図である。 DL1〜DL4……ディジット線、Fu1〜Fu6……ヒューズ、MS
1〜MS4……メモリセル、PC……プリチャージコントロー
ル信号、PL……プリチャージレベル線、Q1〜Q10……MOS
トランジスタ、SA1、SA2……センスアンプ、WD1、WD2…
…ワード線駆動信号、WL1、WL2……ワード線。
従来例を示すブロック図である。 DL1〜DL4……ディジット線、Fu1〜Fu6……ヒューズ、MS
1〜MS4……メモリセル、PC……プリチャージコントロー
ル信号、PL……プリチャージレベル線、Q1〜Q10……MOS
トランジスタ、SA1、SA2……センスアンプ、WD1、WD2…
…ワード線駆動信号、WL1、WL2……ワード線。
Claims (1)
- 【請求項１】ディジット線に接続された正規メモリセル
と、正規メモリセルが不良となった場合に不良の正規メ
モリセルが接続されているディジット線が選択されない
ようにする手段と、不良の正規メモリセルと置換される
冗長メモリセルとを有する半導体記憶装置において、各
ディジット線には正規メモリセルが不良となった場合に
該不良メモリセルが接続されているディジット線をプリ
チャージレベル線およびセンスアンプから電気的に完全
に分離することのできる断路手段がさらに備えられてい
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280238A JP2989840B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280238A JP2989840B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142874A JPH03142874A (ja) | 1991-06-18 |
| JP2989840B2 true JP2989840B2 (ja) | 1999-12-13 |
Family
ID=17622226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280238A Expired - Fee Related JP2989840B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2989840B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100131457A (ko) | 2008-03-27 | 2010-12-15 | 다이호야쿠힌고교 가부시키가이샤 | 시티딘 유도체 및 카르보플라틴을 함유하는 항종양제 |
-
1989
- 1989-10-27 JP JP1280238A patent/JP2989840B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03142874A (ja) | 1991-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |