JP2814997B2 - 半導体試験装置 - Google Patents
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- 239000003990 capacitor Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
に関し、特に、被試験半導体装置に印加する信号電圧を
ディジタル信号で補正処理して出力する出力電圧補正回
路を有する半導体試験装置に関する。
に関し、特に、被試験半導体装置に印加する信号電圧を
ディジタル信号で補正処理して出力する出力電圧補正回
路を有する半導体試験装置に関する。
【０００２】
【従来の技術】図９（ａ）は半導体試験装置の最終段に
相当するドライバを介してその出力電圧を被試験半導体
装置ＤＵＴに印加するところを示す図である。図９
（ｂ）は設定電圧値に対するドライバ出力電圧特性を説
明する図である。図９（ｂ）を参照するに、ＤＵＴに対
する印加電圧或はドライバ出力電圧は設定された印加電
圧値或はドライバ出力電圧値を補正した結果の電圧であ
る。ＤＵＴに対する電圧発生回路は、設定電圧値に対す
る出力電圧特性が係数１の１次線形を示すべく構成され
ると好適であるが、発生回路を構成する各回路素子は線
形を示すものとして構成されているにも関わらず、実際
は素子間にバラツキが存在したりしてその出力電圧は必
ずしも係数１の１次線形を示すものにはならない。即
ち、印加電圧或はドライバ出力電圧を単に設定すること
のみに依っては、ドライバ出力電圧は構成する素子のば
らつきその他種々の原因に左右されて設定した通りの期
待出力電圧は得られないからである。従って、必ず補正
してから出力される。図９（ｂ）において、ドライバ出
力電圧Ｙと設定電圧Ｘとの間の関係が、 Ｙ＝Ｘ の特性を満足するというのであれば、ドライバ出力電圧
を単に設定することのみにより適正なドライバ出力電圧
を得ることができる。しかし、この様なことにはならず
に実際は、 Ｙ＝ＢＸ＋Ｃ という特性を示す。電圧発生回路およびドライバの回路
構成が全く同一であっても、素子そのもののバラツキそ
の他に起因して係数Ｂ、定数Ｃの値は異なることとな
る。この様に、実際に使用する時に設定電圧は出力電圧
とはならないので、この素子のバラツキを補正する操作
を施さなければならない。
相当するドライバを介してその出力電圧を被試験半導体
装置ＤＵＴに印加するところを示す図である。図９
（ｂ）は設定電圧値に対するドライバ出力電圧特性を説
明する図である。図９（ｂ）を参照するに、ＤＵＴに対
する印加電圧或はドライバ出力電圧は設定された印加電
圧値或はドライバ出力電圧値を補正した結果の電圧であ
る。ＤＵＴに対する電圧発生回路は、設定電圧値に対す
る出力電圧特性が係数１の１次線形を示すべく構成され
ると好適であるが、発生回路を構成する各回路素子は線
形を示すものとして構成されているにも関わらず、実際
は素子間にバラツキが存在したりしてその出力電圧は必
ずしも係数１の１次線形を示すものにはならない。即
ち、印加電圧或はドライバ出力電圧を単に設定すること
のみに依っては、ドライバ出力電圧は構成する素子のば
らつきその他種々の原因に左右されて設定した通りの期
待出力電圧は得られないからである。従って、必ず補正
してから出力される。図９（ｂ）において、ドライバ出
力電圧Ｙと設定電圧Ｘとの間の関係が、 Ｙ＝Ｘ の特性を満足するというのであれば、ドライバ出力電圧
を単に設定することのみにより適正なドライバ出力電圧
を得ることができる。しかし、この様なことにはならず
に実際は、 Ｙ＝ＢＸ＋Ｃ という特性を示す。電圧発生回路およびドライバの回路
構成が全く同一であっても、素子そのもののバラツキそ
の他に起因して係数Ｂ、定数Ｃの値は異なることとな
る。この様に、実際に使用する時に設定電圧は出力電圧
とはならないので、この素子のバラツキを補正する操作
を施さなければならない。
【０００３】例えば、設定電圧が３Ｖであるものとした
場合、ドライバの出力電圧特性が実線通りであれば設定
電圧３Ｖに対して出力電圧３Ｖが得られる。しかし、実
際のドライバの出力電圧特性は、係数Ｂは１とは異な
り、定数Ｃは０ではないので、出力電圧は補正しない限
り２．５Ｖしか得られない。図１０、図１１および図１
２を参照して具体的に説明する。
場合、ドライバの出力電圧特性が実線通りであれば設定
電圧３Ｖに対して出力電圧３Ｖが得られる。しかし、実
際のドライバの出力電圧特性は、係数Ｂは１とは異な
り、定数Ｃは０ではないので、出力電圧は補正しない限
り２．５Ｖしか得られない。図１０、図１１および図１
２を参照して具体的に説明する。
【０００４】５は半導体試験装置全体を集中制御処理す
るプロセッサを示す。オフセットメモリ１には各チャネ
ルの回路素子のバラツキを補正するデータの内のオフセ
ットが予め格納されている。ゲインメモリ２には各チャ
ネルの回路素子のバラツキを補正するデータの内のゲイ
ンデータが予め格納されている。ＲＯＮ出力レベルレジ
スタ３にはＤＵＴに印加する設定した信号電圧が格納さ
れる。ここで、ＲＯＮとは、設定した電圧をＯＮにする
こと、即ち、設定した電圧を出力する動作のことをい
う。
るプロセッサを示す。オフセットメモリ１には各チャネ
ルの回路素子のバラツキを補正するデータの内のオフセ
ットが予め格納されている。ゲインメモリ２には各チャ
ネルの回路素子のバラツキを補正するデータの内のゲイ
ンデータが予め格納されている。ＲＯＮ出力レベルレジ
スタ３にはＤＵＴに印加する設定した信号電圧が格納さ
れる。ここで、ＲＯＮとは、設定した電圧をＯＮにする
こと、即ち、設定した電圧を出力する動作のことをい
う。
【０００５】信号電圧の設定は試験プログラム内におけ
る指定により設定する。ＲＯＮ出力レベルレジスタ３は
チャンエル数に対応する個数である８個のレジスタを有
し、レジスタの数に対応する種類の電圧設定をすること
ができる。出力レベル選択レジスタ４には、どのチャネ
ルにどのＲＯＮ出力レベルレジスタ３の電圧値を割り付
けるかを選択する選択情報が格納されており、これは試
験プログラム内において指定する。
る指定により設定する。ＲＯＮ出力レベルレジスタ３は
チャンエル数に対応する個数である８個のレジスタを有
し、レジスタの数に対応する種類の電圧設定をすること
ができる。出力レベル選択レジスタ４には、どのチャネ
ルにどのＲＯＮ出力レベルレジスタ３の電圧値を割り付
けるかを選択する選択情報が格納されており、これは試
験プログラム内において指定する。
【０００６】ＲＯＮ／ＲＯＦ選択レジスタ１５には、Ｒ
ＯＮ出力レベルレジスタ３の電圧をＲＯＮするか或はＲ
ＯＦするかを選択する選択情報が格納されている。これ
も試験プログラム内において指定する。ここで、ＲＯＦ
とは設定した電圧を初期値電圧の０Ｖにして出力する動
作、即ち、設定した電圧をＯＦＦにすることをいう。Ｒ
ＯＦ出力データレジスタ１７には、ＲＯＦ時に出力され
る設定電圧である０Ｖが固定値として格納されている。
ＯＮ出力レベルレジスタ３の電圧をＲＯＮするか或はＲ
ＯＦするかを選択する選択情報が格納されている。これ
も試験プログラム内において指定する。ここで、ＲＯＦ
とは設定した電圧を初期値電圧の０Ｖにして出力する動
作、即ち、設定した電圧をＯＦＦにすることをいう。Ｒ
ＯＦ出力データレジスタ１７には、ＲＯＦ時に出力され
る設定電圧である０Ｖが固定値として格納されている。
【０００７】リフレッシュシーケンサ１８はシリアルデ
ータ生成および処理のシーケンスを発生する。ところ
で、各チャネル毎に補正された電圧をリフレッシュコン
デンサ１１に常に充電しなければならないので常に動作
している。オフセットメモリ１、ゲインメモリ２、およ
び出力レベル選択レジスタ４は、リフレッシュシーケン
サ１８の発生するシーケンスに従って、各チャネルに対
してそれぞれの信号データを出力する。オフセットデー
タはディジタルアナログ変換器Ｄ／Ａ６に入力されると
共にゲインデータはディジタルアナログ変換器Ｄ／Ａ７
に入力され、アナログデータに変換される。ディジタル
アナログ変換器Ｄ／Ａ７の出力はディジタルアナログ変
換器Ｄ／Ａ８のｖｒｅｆに入力され、ディジタルアナロ
グ変換器Ｄ／Ａ８のゲインを補正する。
ータ生成および処理のシーケンスを発生する。ところ
で、各チャネル毎に補正された電圧をリフレッシュコン
デンサ１１に常に充電しなければならないので常に動作
している。オフセットメモリ１、ゲインメモリ２、およ
び出力レベル選択レジスタ４は、リフレッシュシーケン
サ１８の発生するシーケンスに従って、各チャネルに対
してそれぞれの信号データを出力する。オフセットデー
タはディジタルアナログ変換器Ｄ／Ａ６に入力されると
共にゲインデータはディジタルアナログ変換器Ｄ／Ａ７
に入力され、アナログデータに変換される。ディジタル
アナログ変換器Ｄ／Ａ７の出力はディジタルアナログ変
換器Ｄ／Ａ８のｖｒｅｆに入力され、ディジタルアナロ
グ変換器Ｄ／Ａ８のゲインを補正する。
【０００８】ＤＵＴ印加信号電圧ＲＯＮであるＲＯＮ出
力レベルレジスタ３の出力データとＲＯＦ電圧であるＲ
ＯＦ出力データレジスタ１７の出力データの選択は、Ｒ
ＯＮ／ＲＯＦ選択レジスタ１５から送り込まれる選択信
号によりＲＯＮ／ＲＯＦセレクタ１６において行われ
る。ＲＯＮ／ＲＯＦ選択された各電圧データは、出力レ
ベル選択レジスタ４から送り込まれる選択信号に従って
セレクタ９において選択され、各チャネルで指定したＲ
ＯＮ／ＲＯＦ電圧となる。この電圧データはディジタル
アナログ変換器Ｄ／Ａ８に入力され、アナログ電圧デー
タに変換される。
力レベルレジスタ３の出力データとＲＯＦ電圧であるＲ
ＯＦ出力データレジスタ１７の出力データの選択は、Ｒ
ＯＮ／ＲＯＦ選択レジスタ１５から送り込まれる選択信
号によりＲＯＮ／ＲＯＦセレクタ１６において行われ
る。ＲＯＮ／ＲＯＦ選択された各電圧データは、出力レ
ベル選択レジスタ４から送り込まれる選択信号に従って
セレクタ９において選択され、各チャネルで指定したＲ
ＯＮ／ＲＯＦ電圧となる。この電圧データはディジタル
アナログ変換器Ｄ／Ａ８に入力され、アナログ電圧デー
タに変換される。
【０００９】ディジタルアナログ変換器Ｄ／Ａ６の出力
するアナログ電圧データおよびディジタルアナログ変換
器Ｄ／Ａ８の出力するアナログ電圧データはアナログ加
減算され、補正されたアナログデータとしてアナログセ
レクタ１０に入力される。アナログセレクタ１０は、シ
リアルデータをチャネル毎のパラレルデータに変換す
る。チャネル毎に分割された補正後のパラレルデータは
リフレッシュコンデンサ１１に充電され、他のチャネル
が選択されている間電圧を保持する。リフレッシュコン
デンサ１１に充電される電圧がドライバ１３のドライバ
電圧としてＤＵＴに印加されることになる。
するアナログ電圧データおよびディジタルアナログ変換
器Ｄ／Ａ８の出力するアナログ電圧データはアナログ加
減算され、補正されたアナログデータとしてアナログセ
レクタ１０に入力される。アナログセレクタ１０は、シ
リアルデータをチャネル毎のパラレルデータに変換す
る。チャネル毎に分割された補正後のパラレルデータは
リフレッシュコンデンサ１１に充電され、他のチャネル
が選択されている間電圧を保持する。リフレッシュコン
デンサ１１に充電される電圧がドライバ１３のドライバ
電圧としてＤＵＴに印加されることになる。
【００１０】ここで、この従来例におけるドライバ信号
電圧出力の補正の仕方について説明する。先ず、オフセ
ット値である０Ｖ電圧設定時の出力電圧および任意電圧
設定時の出力電圧を測定する。次に、テスタープロセッ
サーを使用し、この時の測定データおよび理想値に基づ
いて設定電圧が出力電圧となる様にゲインデータを求
め、これをディジタルアナログ変換器Ｄ／ＡのＶＲＥＦ
に設定する。これによりディジタルアナログ変換器Ｄ／
Ａの傾きをアナログ変更する。オフセットデータはアナ
ログ加減算する。ゲイン／オフセットデータはＤＵＴの
ピンの固有値であり、これらデータはメモリに予め格納
しておき、試験実施時にメモリをアクセスし、アナログ
処理により補正された出力電圧をＤＵＴに印加する。
電圧出力の補正の仕方について説明する。先ず、オフセ
ット値である０Ｖ電圧設定時の出力電圧および任意電圧
設定時の出力電圧を測定する。次に、テスタープロセッ
サーを使用し、この時の測定データおよび理想値に基づ
いて設定電圧が出力電圧となる様にゲインデータを求
め、これをディジタルアナログ変換器Ｄ／ＡのＶＲＥＦ
に設定する。これによりディジタルアナログ変換器Ｄ／
Ａの傾きをアナログ変更する。オフセットデータはアナ
ログ加減算する。ゲイン／オフセットデータはＤＵＴの
ピンの固有値であり、これらデータはメモリに予め格納
しておき、試験実施時にメモリをアクセスし、アナログ
処理により補正された出力電圧をＤＵＴに印加する。
【００１１】
【発明が解決しようとする課題】以上のドライバは、そ
の出力電圧の補正は設定された基準となるべき電圧をコ
ンデンサに充電して保持しておくものであるので、この
電圧保持にリフレッシュ回路を当然必要とする。このリ
フレッシュ回路はＤＵＴ動作試験中に常に動作してお
り、このことが半導体試験装置を構成する他の回路に干
渉してＤＵＴ動作試験の精度を向上する上において好ま
しくない。そして、図１３を参照するに、コンデンサは
充電に時定数を有するものであるところから、ＲＯＮ／
ＲＯＦ時に１回のリフレッシュサイクルの充電のみに依
っては規定される基準出力電圧には到達せず、セットリ
ングに時間を要する。即ち、基準の出力電圧レベルに安
定するまでに時間がかかり、試験時間短縮の見地からも
好ましくない。
の出力電圧の補正は設定された基準となるべき電圧をコ
ンデンサに充電して保持しておくものであるので、この
電圧保持にリフレッシュ回路を当然必要とする。このリ
フレッシュ回路はＤＵＴ動作試験中に常に動作してお
り、このことが半導体試験装置を構成する他の回路に干
渉してＤＵＴ動作試験の精度を向上する上において好ま
しくない。そして、図１３を参照するに、コンデンサは
充電に時定数を有するものであるところから、ＲＯＮ／
ＲＯＦ時に１回のリフレッシュサイクルの充電のみに依
っては規定される基準出力電圧には到達せず、セットリ
ングに時間を要する。即ち、基準の出力電圧レベルに安
定するまでに時間がかかり、試験時間短縮の見地からも
好ましくない。
【００１２】コンデンサを充電するリフレッシュ回路は
各チャンネル毎にシリアルチャージして行くので、各チ
ャンネルに同一タイミングで電圧が立ち上がることがな
く、チャンネル毎に時間遅延が発生し、多チャンネル化
されればされる程この影響は大きく現れる。ＤＵＴは実
際の使用時においては各端子ピンに同時に電圧印加され
るのであるが、これに対応した試験を実施することがで
きないことになる。
各チャンネル毎にシリアルチャージして行くので、各チ
ャンネルに同一タイミングで電圧が立ち上がることがな
く、チャンネル毎に時間遅延が発生し、多チャンネル化
されればされる程この影響は大きく現れる。ＤＵＴは実
際の使用時においては各端子ピンに同時に電圧印加され
るのであるが、これに対応した試験を実施することがで
きないことになる。
【００１３】このドライバは、その出力電圧の補正を上
述した通りにアナログ的に補正処理するものである。こ
れに起因して回路規模がディジタル処理する場合と比較
して一般に大きくなる。従って、多チャネル構成のテス
トヘッドのピンエレクトロニクスにこの様な規模の大き
い回路を導入することは困難であることと、多数のケー
ブルを束ねて信号電圧の伝送をしており、ケーブル量は
膨大になる欠点があった。
述した通りにアナログ的に補正処理するものである。こ
れに起因して回路規模がディジタル処理する場合と比較
して一般に大きくなる。従って、多チャネル構成のテス
トヘッドのピンエレクトロニクスにこの様な規模の大き
い回路を導入することは困難であることと、多数のケー
ブルを束ねて信号電圧の伝送をしており、ケーブル量は
膨大になる欠点があった。
【００１４】また、或る端子ピンのみ他の端子ピンと異
なる電圧を設定して試験を実施したい場合、個別の独立
設定をすることができないので、この様な場合は動作プ
ログラムの修正をせざるを得ず、効率的ではない。この
発明は、ドライバの信号電圧出力をディジタル信号で補
正処理して出力することにより上述の問題を解消した半
導体試験装置を提供するものである。
なる電圧を設定して試験を実施したい場合、個別の独立
設定をすることができないので、この様な場合は動作プ
ログラムの修正をせざるを得ず、効率的ではない。この
発明は、ドライバの信号電圧出力をディジタル信号で補
正処理して出力することにより上述の問題を解消した半
導体試験装置を提供するものである。
【００１５】
【課題を解決するための手段】被試験半導体装置の測定
において使用する信号電圧を測定チャネル単位にディジ
タルデータとして格納する出力レジスタを具備し、出力
レジスタに格納される信号電圧を測定チャネル単位に補
正する補正データをディジタルデータとして格納してお
く補正データメモリを具備し、出力レジスタの信号電圧
データおよび補正データメモリの補正データに基づいて
信号電圧を求める信号電圧演算器を具備し、信号電圧演
算器の演算出力データをパラレルアナログデータに変換
する多チャネルディジタルアナログ変換器を具備し、多
チャネルディジタルアナログ変換器のパラレルアナログ
データ出力に基づいて被試験半導体装置を駆動する補正
信号電圧を発生するドライバを具備する半導体試験装置
を構成した。
において使用する信号電圧を測定チャネル単位にディジ
タルデータとして格納する出力レジスタを具備し、出力
レジスタに格納される信号電圧を測定チャネル単位に補
正する補正データをディジタルデータとして格納してお
く補正データメモリを具備し、出力レジスタの信号電圧
データおよび補正データメモリの補正データに基づいて
信号電圧を求める信号電圧演算器を具備し、信号電圧演
算器の演算出力データをパラレルアナログデータに変換
する多チャネルディジタルアナログ変換器を具備し、多
チャネルディジタルアナログ変換器のパラレルアナログ
データ出力に基づいて被試験半導体装置を駆動する補正
信号電圧を発生するドライバを具備する半導体試験装置
を構成した。
【００１６】信号電圧補正は１次補正である半導体試験
装置を構成した。この半導体試験装置において、出力レ
ジスタは各チャネル単位にＤＵＴに印加する信号電圧が
格納されるＲＯＮ出力レベルレジスタ３および０Ｖが固
定値として格納されているＲＯＦ出力データレジスタ１
７より成り、補正データメモリは補正データの内のオフ
セットデータが格納されているオフセットメモリ１およ
び補正データの内の１次ゲインデータが格納されている
ゲインメモリ２より成り、信号電圧演算器は１次ゲイン
データと出力レジスタの出力とを乗算する乗算器２１、
および乗算器２１の乗算結果とオフセットデータとを加
算する加算器２２より成る半導体試験装置を構成した。
装置を構成した。この半導体試験装置において、出力レ
ジスタは各チャネル単位にＤＵＴに印加する信号電圧が
格納されるＲＯＮ出力レベルレジスタ３および０Ｖが固
定値として格納されているＲＯＦ出力データレジスタ１
７より成り、補正データメモリは補正データの内のオフ
セットデータが格納されているオフセットメモリ１およ
び補正データの内の１次ゲインデータが格納されている
ゲインメモリ２より成り、信号電圧演算器は１次ゲイン
データと出力レジスタの出力とを乗算する乗算器２１、
および乗算器２１の乗算結果とオフセットデータとを加
算する加算器２２より成る半導体試験装置を構成した。
【００１７】また、信号電圧補正は２次補正である半導
体試験装置を構成した。この半導体試験装置において、
出力レジスタは各チャネル単位にＤＵＴに印加する信号
電圧が格納されるＲＯＮ出力レベルレジスタ３および０
Ｖが固定値として格納されているＲＯＦ出力データレジ
スタ１７より成り、補正データメモリは補正データの内
のオフセットデータが格納されているオフセットメモリ
１、補正データの内の１次ゲインデータが格納されてい
るゲインメモリ２、および２次ゲインデータが格納され
ているゲインメモリ２４より成り、信号電圧演算器は２
次ゲインデータと出力レジスタの出力とを乗算する乗算
器２１１、乗算器２１１の乗算結果と１次ゲインデータ
とを加算する加算器２５、加算器２５より出力される加
算結果と出力レジスタの出力とを乗算する乗算器２６、
および乗算器２６の乗算結果とオフセットデータとを加
算する加算器２２２より成る半導体試験装置を構成し
た。
体試験装置を構成した。この半導体試験装置において、
出力レジスタは各チャネル単位にＤＵＴに印加する信号
電圧が格納されるＲＯＮ出力レベルレジスタ３および０
Ｖが固定値として格納されているＲＯＦ出力データレジ
スタ１７より成り、補正データメモリは補正データの内
のオフセットデータが格納されているオフセットメモリ
１、補正データの内の１次ゲインデータが格納されてい
るゲインメモリ２、および２次ゲインデータが格納され
ているゲインメモリ２４より成り、信号電圧演算器は２
次ゲインデータと出力レジスタの出力とを乗算する乗算
器２１１、乗算器２１１の乗算結果と１次ゲインデータ
とを加算する加算器２５、加算器２５より出力される加
算結果と出力レジスタの出力とを乗算する乗算器２６、
および乗算器２６の乗算結果とオフセットデータとを加
算する加算器２２２より成る半導体試験装置を構成し
た。
【００１８】
【発明の実施の形態】この発明の実施の形態を図１、図
２および図３および図４を参照して説明する。オフセッ
トメモリ１には、各チャネルの回路素子のバラツキを補
正するデータの内のオフセットデータが予め格納されて
いる。ゲインメモリ２には、各チャネルの回路素子のバ
ラツキを補正するデータの内のゲインデータが予め格納
されている。
２および図３および図４を参照して説明する。オフセッ
トメモリ１には、各チャネルの回路素子のバラツキを補
正するデータの内のオフセットデータが予め格納されて
いる。ゲインメモリ２には、各チャネルの回路素子のバ
ラツキを補正するデータの内のゲインデータが予め格納
されている。
【００１９】ＲＯＮ出力レベルレジスタ３には各ＣＨ単
位のＤＵＴに印加する信号電圧が格納される。この信号
電圧は試験プログラム内において設定されるが、それは
ＣＨ単位で独立して設定される。ＲＯＮ／ＲＯＦ選択レ
ジスタ１５には、ＲＯＮ出力レベルレジスタ３に設定さ
れた各ＣＨの電圧をＲＯＮするか或はＲＯＦするかを選
択する選択情報が格納されている。これも試験プログラ
ム内において指定したＣＨ単位で独立して指定される。
位のＤＵＴに印加する信号電圧が格納される。この信号
電圧は試験プログラム内において設定されるが、それは
ＣＨ単位で独立して設定される。ＲＯＮ／ＲＯＦ選択レ
ジスタ１５には、ＲＯＮ出力レベルレジスタ３に設定さ
れた各ＣＨの電圧をＲＯＮするか或はＲＯＦするかを選
択する選択情報が格納されている。これも試験プログラ
ム内において指定したＣＨ単位で独立して指定される。
【００２０】ＲＯＦ出力データレジスタ１７には、ＲＯ
Ｆ時に出力される設定電圧である０Ｖが固定値として格
納されている。全ピンデータ設定シーケンサ１９は、全
ピン設定時にシリアルデータ生成および演算処理のシー
ケンスを発生しており、全ピン設定時の時間短縮を図る
ものである。ここで、このシーケンス発生はチャネルデ
ータを演算している時のみしか行なわれない。
Ｆ時に出力される設定電圧である０Ｖが固定値として格
納されている。全ピンデータ設定シーケンサ１９は、全
ピン設定時にシリアルデータ生成および演算処理のシー
ケンスを発生しており、全ピン設定時の時間短縮を図る
ものである。ここで、このシーケンス発生はチャネルデ
ータを演算している時のみしか行なわれない。
【００２１】ＲＯＮ出力レベルレジスタ３の出力データ
であるＤＵＴ印加信号電圧ＲＯＮとＲＯＦ出力データレ
ジスタ１７の出力データであるＲＯＦ電圧の選択は、Ｒ
ＯＮ／ＲＯＦ選択レジスタ１５から出力される選択信号
によりＲＯＮ／ＲＯＦセレクタ１６において行なわれ
る。ＲＯＮ／ＲＯＦ選択された信号電圧ＲＯＮ或はＲＯ
Ｆ電圧はゲインメモリ２より出力されるゲインデータと
乗算器２１において乗算され、次いで、オフセットメモ
リ１より出力されるオフセットデータと加算器２２にお
いて加減算される。これにより（ｂｘ＋ｃ）の演算がな
されたことになる。
であるＤＵＴ印加信号電圧ＲＯＮとＲＯＦ出力データレ
ジスタ１７の出力データであるＲＯＦ電圧の選択は、Ｒ
ＯＮ／ＲＯＦ選択レジスタ１５から出力される選択信号
によりＲＯＮ／ＲＯＦセレクタ１６において行なわれ
る。ＲＯＮ／ＲＯＦ選択された信号電圧ＲＯＮ或はＲＯ
Ｆ電圧はゲインメモリ２より出力されるゲインデータと
乗算器２１において乗算され、次いで、オフセットメモ
リ１より出力されるオフセットデータと加算器２２にお
いて加減算される。これにより（ｂｘ＋ｃ）の演算がな
されたことになる。
【００２２】加算器２２において演算された演算結果
は、多チャネルディジタルアナログ変換器Ｄ／Ａ２３に
入力され、ここにおいてシリアルデータからチャネル単
位のパラレルのアナログデータに変換される。多チャネ
ルディジタルアナログ変換器Ｄ／Ａ２３により生成され
たアナログ電圧はドライバ１３の出力電圧としてＤＵＴ
に印加される。ＤＵＴに印加するタイミングは負荷制御
部２０により生成された負荷制御信号出力タイミングに
より制御する。
は、多チャネルディジタルアナログ変換器Ｄ／Ａ２３に
入力され、ここにおいてシリアルデータからチャネル単
位のパラレルのアナログデータに変換される。多チャネ
ルディジタルアナログ変換器Ｄ／Ａ２３により生成され
たアナログ電圧はドライバ１３の出力電圧としてＤＵＴ
に印加される。ＤＵＴに印加するタイミングは負荷制御
部２０により生成された負荷制御信号出力タイミングに
より制御する。
【００２３】ここで、この発明の実施例におけるドライ
バ信号電圧出力の補正の仕方について説明する。先ず、
任意電圧設定時の出力電圧を２点について測定する。そ
して、これら２点から、ｙ＝ｂｘ＋ｃにおけるゲインで
ある係数ｂおよびオフセットである定数ｃをテスタープ
ロセッサーを使用して予め演算により求める。この様に
して求められたオフセット／ゲインデータはＤＵＴのピ
ンの固有値であり、これらオフセットデータはオフセッ
トメモリ１に格納し、ゲインデータはゲインメモリ２に
格納する。このオフセット／ゲインデータの取得および
格納は、ＤＵＴ試験プログラムとは別のイニシャライズ
用のプログラムを使用して実施する。
バ信号電圧出力の補正の仕方について説明する。先ず、
任意電圧設定時の出力電圧を２点について測定する。そ
して、これら２点から、ｙ＝ｂｘ＋ｃにおけるゲインで
ある係数ｂおよびオフセットである定数ｃをテスタープ
ロセッサーを使用して予め演算により求める。この様に
して求められたオフセット／ゲインデータはＤＵＴのピ
ンの固有値であり、これらオフセットデータはオフセッ
トメモリ１に格納し、ゲインデータはゲインメモリ２に
格納する。このオフセット／ゲインデータの取得および
格納は、ＤＵＴ試験プログラムとは別のイニシャライズ
用のプログラムを使用して実施する。
【００２４】これらのデータは、デバイス試験プログラ
ム内においてＤＵＴ電圧印加時に自動的に読み出され、
設定電圧の補正を行う。即ち、ディジタルアナログ変換
器Ｄ／Ａ２３に供給される出力電圧データは、ｙ＝ｂｘ
＋ｃを演算する乗算器２１および加算器２２より成る演
算回路によりＲＯＮ或はＲＯＦ電圧出力動作時である試
験時にリアルタイムで演算され、補正された出力電圧と
してＤＵＴに印加される。以上における補正の信号処理
は全てディジタル的に実施されている。
ム内においてＤＵＴ電圧印加時に自動的に読み出され、
設定電圧の補正を行う。即ち、ディジタルアナログ変換
器Ｄ／Ａ２３に供給される出力電圧データは、ｙ＝ｂｘ
＋ｃを演算する乗算器２１および加算器２２より成る演
算回路によりＲＯＮ或はＲＯＦ電圧出力動作時である試
験時にリアルタイムで演算され、補正された出力電圧と
してＤＵＴに印加される。以上における補正の信号処理
は全てディジタル的に実施されている。
【００２５】図５および図６を参照して他の実施例を説
明する。先の実施例は信号電圧補正を１次補正するもの
であったが、この実施例は信号電圧補正を１次補正する
ものである。また、電圧設定に対してドライバ出力電圧
特性が２次線形、 ｙ＝（ａｘ＋ｂ）ｘ＋ｃ に従う特性を有する素子を含む回路構成とされたものの
補正をすることについて説明する。図１および図２によ
り図示説明された先の実施例に対して、２次係数ａを格
納しておくゲインメモリ２４を付加する。これを付加す
ることに端を発して、ＲＯＮ／ＲＯＦ選択された信号電
圧ＲＯＮ或はＲＯＦ電圧とゲインメモリ２４より出力さ
れる２次係数ａのゲインデータとを乗算する乗算器２１
１を具備する。そして、乗算器２１１の乗算結果とゲイ
ンメモリ２より出力される１次係数ｂのゲインデータと
を加算する加算器２５を具備する。これにより、（ａｘ
＋ｂ）の演算がなされたことになる。
明する。先の実施例は信号電圧補正を１次補正するもの
であったが、この実施例は信号電圧補正を１次補正する
ものである。また、電圧設定に対してドライバ出力電圧
特性が２次線形、 ｙ＝（ａｘ＋ｂ）ｘ＋ｃ に従う特性を有する素子を含む回路構成とされたものの
補正をすることについて説明する。図１および図２によ
り図示説明された先の実施例に対して、２次係数ａを格
納しておくゲインメモリ２４を付加する。これを付加す
ることに端を発して、ＲＯＮ／ＲＯＦ選択された信号電
圧ＲＯＮ或はＲＯＦ電圧とゲインメモリ２４より出力さ
れる２次係数ａのゲインデータとを乗算する乗算器２１
１を具備する。そして、乗算器２１１の乗算結果とゲイ
ンメモリ２より出力される１次係数ｂのゲインデータと
を加算する加算器２５を具備する。これにより、（ａｘ
＋ｂ）の演算がなされたことになる。
【００２６】更に、ＲＯＮ／ＲＯＦ選択された信号電圧
ＲＯＮ或はＲＯＦ電圧と加算器２５より出力される加算
結果である（ａｘ＋ｂ）、とを乗算する乗算器２６を具
備する。そして、乗算器２６の乗算結果とオフセットメ
モリ１より出力されるオフセット値である定数ｃとを加
算する加算器２２２を具備する。これにより、（ａｘ＋
ｂ）ｘ＋ｃの演算がなされたことになる。
ＲＯＮ或はＲＯＦ電圧と加算器２５より出力される加算
結果である（ａｘ＋ｂ）、とを乗算する乗算器２６を具
備する。そして、乗算器２６の乗算結果とオフセットメ
モリ１より出力されるオフセット値である定数ｃとを加
算する加算器２２２を具備する。これにより、（ａｘ＋
ｂ）ｘ＋ｃの演算がなされたことになる。
【００２７】図７は半導体試験装置の一部の構成を示す
図である。図７において、Ｈ−ＩＮはドライバにＨ−レ
ベルの電圧を供給する電圧発生回路を有しており、Ｌ−
ＩＮはドライバにＬ−レベルの電圧を供給する電圧発生
回路を有している。Ｈ−ＯＵＴは比較器にＨ−レベルの
サンプルデータを出力させる比較電圧を供給する電圧発
生回路を有しており、Ｌ−ＯＵＴは比較器にＬ−レベル
のサンプルデータを出力させる比較電圧を供給する電圧
発生回路を有している。以下、同様に、プログラマブル
ロードも、ＶＴも電圧発生回路を有している。この発明
による出力電圧補正回路は以上の様な各種の電圧発生回
路に適用することができるものである。
図である。図７において、Ｈ−ＩＮはドライバにＨ−レ
ベルの電圧を供給する電圧発生回路を有しており、Ｌ−
ＩＮはドライバにＬ−レベルの電圧を供給する電圧発生
回路を有している。Ｈ−ＯＵＴは比較器にＨ−レベルの
サンプルデータを出力させる比較電圧を供給する電圧発
生回路を有しており、Ｌ−ＯＵＴは比較器にＬ−レベル
のサンプルデータを出力させる比較電圧を供給する電圧
発生回路を有している。以下、同様に、プログラマブル
ロードも、ＶＴも電圧発生回路を有している。この発明
による出力電圧補正回路は以上の様な各種の電圧発生回
路に適用することができるものである。
【００２８】
【発明の効果】以上の通りであって、この発明に依れ
ば、出力電圧補正用する回路はチャネルデータを演算し
ている時のみしか動作しないので、ＤＵＴ動作測定中に
回路からの干渉をうける事はない。出力電圧は各チャネ
ルの多チャネルディジタルアナログ変換器Ｄ／Ａから直
接出力されるので、セットリングはＤ／Ａの性能で決ま
り、図１３に示される如くレベルが安定するまでに要す
る時間は短く、試験時間を短縮することができる。
ば、出力電圧補正用する回路はチャネルデータを演算し
ている時のみしか動作しないので、ＤＵＴ動作測定中に
回路からの干渉をうける事はない。出力電圧は各チャネ
ルの多チャネルディジタルアナログ変換器Ｄ／Ａから直
接出力されるので、セットリングはＤ／Ａの性能で決ま
り、図１３に示される如くレベルが安定するまでに要す
る時間は短く、試験時間を短縮することができる。
【００２９】ＤＵＴに信号電圧を印加するタイミングは
負荷制御部によりその負荷制御信号で容易に制御するこ
とができる。全チャネル同一タイミングで負荷すること
により、図８に示される如く同時に信号電圧が印加され
る。ディジタル信号により電圧補正処理しており、回路
規模を小規模に構成することができる。従って、多チャ
ネル構成のテストヘッドピンエレクトロニクス内にこれ
らの回路を収容することができるに到り、ディジタル信
号である電圧設定データ、制御信号のみをケーブル伝送
することでケーブル量を少量にすることができる。ま
た、アナログ信号とは異なって外来ノイズに殆ど影響さ
れない。
負荷制御部によりその負荷制御信号で容易に制御するこ
とができる。全チャネル同一タイミングで負荷すること
により、図８に示される如く同時に信号電圧が印加され
る。ディジタル信号により電圧補正処理しており、回路
規模を小規模に構成することができる。従って、多チャ
ネル構成のテストヘッドピンエレクトロニクス内にこれ
らの回路を収容することができるに到り、ディジタル信
号である電圧設定データ、制御信号のみをケーブル伝送
することでケーブル量を少量にすることができる。ま
た、アナログ信号とは異なって外来ノイズに殆ど影響さ
れない。
【００３０】ＤＵＴの或る特定の端子ピンのみを他と異
なる電圧に設定してＤＵＴ試験を実施したい場合も、個
別の独立設定を容易に実施することができる。
なる電圧に設定してＤＵＴ試験を実施したい場合も、個
別の独立設定を容易に実施することができる。
【図１】実施例を説明する図。
【図２】図１の続き。
【図３】実施例のタイミングチャート。
【図４】図３の続き。
【図５】他の実施例を説明する図。
【図６】図５の続き。
【図７】実施例の適用される回路を示す図。
【図８】ＲＯＮタイミングを示す図。
【図９】出力電圧特性を説明する図。
【図１０】従来例を説明する図。
【図１１】図１０の続き。
【図１２】従来例のタイミングチャート。
【図１３】ＲＯＮ時のセットリング時間を示す図。
１ オフセットメモリ １７ ＲＯＦ出力データレジスタ ２ １次ゲインメモリ ２１ 乗算器 ２１１ 乗算器 ２２ 加算器 ２２２ 加算器 ２４ ２次ゲインメモリ ２５ 加算器 ２６ 乗算器 ３ ＲＯＮ出力レベルレジスタ
Claims (5)
- 【請求項１】 被試験半導体装置の測定において使用す
る信号電圧を測定チャネル単位にディジタルデータとし
て格納する出力レジスタを具備し、 出力レジスタに格納される信号電圧を測定チャネル単位
に補正する補正データをディジタルデータとして格納し
ておく補正データメモリを具備し、 出力レジスタの信号電圧データおよび補正データメモリ
の補正データに基づいて信号電圧を求める信号電圧演算
器を具備し、 信号電圧演算器の演算出力データをパラレルアナログデ
ータに変換する多チャネルディジタルアナログ変換器を
具備し、 多チャネルディジタルアナログ変換器のパラレルアナロ
グデータ出力に基づいて被試験半導体装置を駆動する補
正信号電圧を発生するドライバを具備することを特徴と
する半導体試験装置。 - 【請求項２】 請求項１に記載される半導体試験装置に
おいて、 信号電圧補正は１次補正であることを特徴とする半導体
試験装置。 - 【請求項３】 請求項２に記載される半導体試験装置に
おいて、 出力レジスタは各チャネル単位にＤＵＴに印加する信号
電圧が格納されるＲＯＮ出力レベルレジスタおよび０Ｖ
が固定値として格納されているＲＯＦ出力データレジス
タより成り、 補正データメモリは補正データの内のオフセットデータ
が格納されているオフセットメモリおよび補正データの
内の１次ゲインデータが格納されているゲインメモリよ
り成り、 信号電圧演算器は１次ゲインデータと出力レジスタの出
力とを乗算する乗算器、および乗算器の乗算結果とオフ
セットデータとを加算する加算器より成ることを特徴と
する半導体試験装置。 - 【請求項４】 請求項１に記載される半導体試験装置に
おいて、 信号電圧補正は２次補正であることを特徴とする半導体
試験装置。 - 【請求項５】 請求項４に記載される半導体試験装置に
おいて、 出力レジスタは各チャネル単位にＤＵＴに印加する信号
電圧が格納されるＲＯＮ出力レベルレジスタおよび０Ｖ
が固定値として格納されているＲＯＦ出力データレジス
タより成り、 補正データメモリは補正データの内のオフセットデータ
が格納されているオフセットメモリ、補正データの内の
１次ゲインデータが格納されているゲインメモリ、およ
び２次ゲインデータが格納されているゲインメモリより
成り、 信号電圧演算器は２次ゲインデータと出力レジスタの出
力とを乗算する乗算器、乗算器の乗算結果と１次ゲイン
データとを加算する加算器、加算器より出力される加算
結果と出力レジスタの出力とを乗算する乗算器、および
乗算器の乗算結果とオフセットデータとを加算する加算
器より成ることを特徴とする半導体試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210068A JP2814997B2 (ja) | 1996-08-08 | 1996-08-08 | 半導体試験装置 |
| US08/907,365 US5875198A (en) | 1996-08-08 | 1997-08-07 | Semiconductor device testing apparatus |
| TW086111333A TW343283B (en) | 1996-08-08 | 1997-08-07 | Semiconductor tester |
| KR1019970037845A KR100242258B1 (ko) | 1996-08-08 | 1997-08-08 | 반도체 디바이스 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210068A JP2814997B2 (ja) | 1996-08-08 | 1996-08-08 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1048293A JPH1048293A (ja) | 1998-02-20 |
| JP2814997B2 true JP2814997B2 (ja) | 1998-10-27 |
Family
ID=16583296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8210068A Expired - Fee Related JP2814997B2 (ja) | 1996-08-08 | 1996-08-08 | 半導体試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5875198A (ja) |
| JP (1) | JP2814997B2 (ja) |
| KR (1) | KR100242258B1 (ja) |
| TW (1) | TW343283B (ja) |
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|---|---|---|---|---|
| US6323694B1 (en) | 1998-04-01 | 2001-11-27 | Ltx Corporation | Differential comparator with a programmable voltage offset for use in an automatic tester |
| US6052810A (en) * | 1998-07-07 | 2000-04-18 | Ltx Corporation | Differential driver circuit for use in automatic test equipment |
| JP2000122886A (ja) * | 1998-10-10 | 2000-04-28 | Advantest Corp | 半導体試験装置のプログラム作成方式 |
| US7092837B1 (en) | 1998-10-30 | 2006-08-15 | Ltx Corporation | Single platform electronic tester |
| US6449741B1 (en) | 1998-10-30 | 2002-09-10 | Ltx Corporation | Single platform electronic tester |
| US6670938B1 (en) * | 1999-02-16 | 2003-12-30 | Canon Kabushiki Kaisha | Electronic circuit and liquid crystal display apparatus including same |
| US6246246B1 (en) | 1999-08-31 | 2001-06-12 | Micron Technology, Inc. | Test head assembly utilizing replaceable silicon contact |
| JP4729212B2 (ja) * | 2001-09-27 | 2011-07-20 | 株式会社アドバンテスト | 半導体試験装置 |
| US6789223B2 (en) * | 2001-12-12 | 2004-09-07 | R. Scott Fetherston | Method for optimizing test development for digital circuits |
| KR100807689B1 (ko) * | 2002-05-18 | 2008-02-28 | 주식회사 포스코 | 칭량호퍼 불출피더의 합금철 유출 방지장치 |
| US7047474B2 (en) * | 2002-12-23 | 2006-05-16 | Do-Jun Rhee | Decoding concatenated codes via parity bit recycling |
| CN1312868C (zh) * | 2003-11-13 | 2007-04-25 | 中兴通讯股份有限公司 | 一种多通道数据测试方法 |
| US7307433B2 (en) * | 2004-04-21 | 2007-12-11 | Formfactor, Inc. | Intelligent probe card architecture |
| CN1955945A (zh) * | 2005-10-25 | 2007-05-02 | 国际商业机器公司 | 为软件测试过程自动生成测试执行序列的方法和装置 |
| JP4670783B2 (ja) * | 2006-09-28 | 2011-04-13 | 横河電機株式会社 | 半導体試験装置 |
| TWM338356U (en) * | 2008-04-08 | 2008-08-11 | Princeton Technology Corp | Circuit testing apparatus |
| US10776233B2 (en) | 2011-10-28 | 2020-09-15 | Teradyne, Inc. | Programmable test instrument |
| US9759772B2 (en) | 2011-10-28 | 2017-09-12 | Teradyne, Inc. | Programmable test instrument |
| US9326547B2 (en) * | 2012-01-31 | 2016-05-03 | Altria Client Services Llc | Electronic vaping article |
| PL3261467T3 (pl) * | 2015-02-27 | 2022-07-18 | Nicoventures Trading Limited | Wkład, elementy składowe i sposoby dla wytwarzania wdychalnego ośrodka |
| CN119440155B (zh) * | 2024-10-31 | 2025-10-17 | 北京芯算科技有限公司 | 一种基于光芯片的电压源矩阵控制方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646521A (en) * | 1995-08-01 | 1997-07-08 | Schlumberger Technologies, Inc. | Analog channel for mixed-signal-VLSI tester |
-
1996
- 1996-08-08 JP JP8210068A patent/JP2814997B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-07 TW TW086111333A patent/TW343283B/zh not_active IP Right Cessation
- 1997-08-07 US US08/907,365 patent/US5875198A/en not_active Expired - Fee Related
- 1997-08-08 KR KR1019970037845A patent/KR100242258B1/ko not_active Expired - Fee Related
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|---|---|
| JPH1048293A (ja) | 1998-02-20 |
| TW343283B (en) | 1998-10-21 |
| US5875198A (en) | 1999-02-23 |
| KR100242258B1 (ko) | 2000-02-01 |
| KR19980018498A (ko) | 1998-06-05 |
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