JP2840680B2

JP2840680B2 - 再生装置

Info

Publication number: JP2840680B2
Application number: JP1196411A
Authority: JP
Inventors: 正深見
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-07-28
Filing date: 1989-07-28
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: EP0410897B1; JPH0362364A; DE69022328D1; DE69022328T2; EP0410897A3; EP0410897A2

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル信号を再生する再生装置、例
えば、回転ヘッド型のディジタルテープレコーダ（以
下、R-DATと略称する）のような再生装置に関する。

〔従来の技術〕

PCMデータ再生装置、例えば、R-DATでは、一対の磁気
ヘッドにより形成された一対のトラックがインターリー
ブペアと呼ばれ、２トラック（１フレーム）完結型のイ
ンターリーブが施されている。インターリーブペアのト
ラックに記録されるフレームアドレスは同一とされ、再
生側において、フレームアドレスからインターリーブペ
アを知ることが可能とされている。

〔発明が解決しようとする課題〕

ところで、R-DATでは、時間軸伸長とデインターリー
ブのために必ずバッフア用のメモリが備えられている。

上述のように、R-DATではフレーム完結型のインター
リーブが施されているため、メモリ内の同一ブロックに
は、同一フレームアドレスのデータを取り込まないと、
インターリーブエラーとなり、エラー訂正回路で誤訂正
をする原因になったり、或いは再生音がスムーズにつな
がらなくなる場合がある。

そこで、従来では以下のような技術が提案されてい
た。

本願出願人の提案に係る特願昭61-49744号明細書に記
載されているように、再生されたデータを全てメモリに
取込み、再生処理中に、同一フレームアドレスのデータ
でないことを検出した場合、エラー訂正回路に於けるイ
レージャ訂正を禁止するか、或いは強制的に補間を行
う。

再生されたデータをメモリに取込む場合、再生された
フレームアドレスを、メモリに対するライトアドレスと
して使用し、結果的にメモリ内でインターリーブエラー
が発生しないようにする。

しかしながら、上述の技術に於いては、夫々、以下の
ような問題点があった。

に対して：同一のフレームアドレスでないことを検出
した場合は、エラー訂正回路の訂正能力を落とすか或い
は、強制的に補間を行なわなければならず、強制的に補
間を行なう場合は正しいデータであっても補間すること
があり非能率的である。

に対して：大容量のメモリが必要であり、ハードウエ
アの規模の点でも、コストの点でも不利になる。

従って、この発明の目的は、ECCの訂正能力を落とし
たり、強制的な補間を行うことなく、そして、ハードウ
エアの規模を大きくせずとも、高い信頼性で同一フレー
ムアドレスの再生データをメモリ内の同一ブロックに取
込むことのできるPCMデータ再生装置を提供することに
ある。

〔課題を解決するための手段〕

この発明は、磁気テープ上に１対の傾斜トラックが複
数設けられ、１対のトラックのうち一方のトラックには
一方のチャンネルデータに関する偶数番目のデータと他
方のチャンネルデータに関する奇数番目のデータが記録
され、１対のトラックのうち他方のトラックには他方の
チャンネルデータに関する偶数番目のデータと一方のチ
ャンネルデータに関する奇数番目のデータが記録され、
１対のトラックには同一のフレームアドレスが記録され
た磁気記録テープからディジタル信号を再生する再生装
置は、磁気テープが巻架された１対の磁気ヘッドが備え
られた回転ヘッドと、回転ヘッドの１対の磁気ヘッドで
再生された再生信号が復調される復調手段と、復調手段
からの再生データを蓄積する記憶手段と、復調手段から
の再生信号に付加されているフレームアドレスを検出す
るフレームアドレス検出手段と、１対の磁気ヘッドのう
ちの一方の磁気ヘッドにより再生された再生データのフ
レームアドレスの多重一致を検出する１のフレームアド
レス多重一致検出手段と、１対の磁気ヘッドのうちの他
方の磁気ヘッドにより再生された再生データのフレーム
アドレスの多重一致を検出する他のフレームアドレス多
重一致検出手段と、１のフレームアドレス多重一致検出
手段と他のフレームアドレス多重一致検出手段とからの
各多重一致信号に基づいて、選択的に基準フレームアド
レスを発生する基準フレームアドレス発生手段と、基準
フレームアドレス発生手段にて発生した基準フレームア
ドレスとフレームアドレス検出手段にて検出したフレー
ムアドレスとを比較する比較手段と、比較手段にて基準
フレームアドレス発生手段にて発生した基準フレームア
ドレスとフレームアドレス検出手段にて検出したフレー
ムアドレスとが一致した場合に記憶手段への再生データ
の書き込み要求信号を生成する書き込み要求信号生成手
段とを備えてなる構成とされている。

〔作用〕

再生されたディジタルデータに含まれるフレームアド
レスに基づいて、基準フレームアドレスが形成される。
一方、順次、再生されるフレームアドレスと、基準フレ
ームアドレスが比較され、一致した場合には再生された
ディジタルデータがメモリに書込まれ、一致しない場合
には再生されたディジタルデータがメモリに書込まれな
い。

従って、ECCの訂正能力を落としたり、強制的な補間
を行うことなく、そして、ハードウエアの規模を大きく
せずとも、高い信頼性で同一フレームアドレスの再生デ
ータをメモリ内の同一ブロックに取込むことができる。

〔実施例〕

以下、この発明をR-DATに適用した一実施例について
図面を参照して説明する。この一実施例の説明は、下記
の順序に従ってなされる。

a.R-DATの全体の構成 b.R-DATのデータ構成 c.R-DATのエラー訂正符号 d.再生信号処理回路 e.フレームアドレス判定回路 f.多重一致回路及び、AB一致検出回路 g.多重一致について a.R-DATの全体の構成第１図は、R-DATの全体の構成を示す。１は、2000rpm
で回転され、直径が30mmとされているドラムである。ド
ラム１に180°の角間隔でもって一対の磁気ヘッド2A及
び2Bが取り付けられる。ドラム１の周面に90°の巻き付
け角で斜めに磁気テープ３（一点鎖線で示される）が巻
き付けられる。磁気テープ３は、テープカセットのリー
ルハブ4A及び4B間にかけわたされ、キャプスタン５及び
ピンチローラ６により、8.15（mm/sec）の速度で走行さ
れる。

磁気ヘッド2A及び2Bが交互に磁気テープ３に摺接する
ことにより、第２図に示すように傾斜したトラック7A及
び7Bが磁気テープ３に形成される。磁気テープ３のテー
プ幅Ａは、3.81mmである。一方の回転ヘッド2Aの磁気ギ
ャップは、トラックと直交する方向に対して＋α傾けら
れ、他方の回転ヘッド2Bの磁気ギャップは、トラックと
直交する方向に対して−α傾けられている。（α＝20
°）とされている。この磁気ヘッド2A及び2Bの磁気ギャ
ップの角度は、夫々＋アジマス及び−アジマスと称され
る。

磁気ヘッド2A及び2Bは、ヘッド切り替えスイッチ８に
より交互に選択され、記録／再生スイッチ９の端子ｒか
らの記録信号が回転トランス（図示せず）を介して磁気
ヘッド2A及び2Bに供給され、磁気ヘッド2A及び2Bの夫々
の再生信号が回転トランス（図示せず）を介して記録／
再生スイッチ９の端子ｐに取り出される。

入力端子10からのアナログオーディオ信号がローパス
フィルタ11を介してA/D変換器12に供給され、（サンプ
リング周波数:48KHz,16ビット直線量子化）でもってデ
ィジタルオーディオ信号に変換される。A/D変換器12か
らのディジタルオーディオ信号が記録信号処理回路13に
供給される。記録信号処理回路13では、ディジタルオー
ディオ信号のエラー訂正符号化及び後述するような記録
データのフォーマットへの変換が行われる。この場合、
記録される信号のプリエンファシスのオン／オフ，サン
プリング周波数，量子化ビット数等を識別するID信号
（PCM-ID）が付加される。また、記録される信号のプロ
グラムナンバー，タイムコード等のサブコード及びサブ
コードのためのID信号（サブコードID）がサブコードエ
ンコーダ（図示せず）により、形成され、端子14から記
録信号処理回路13に供給される。

記録信号処理回路13からは、１トラック分ずつのシリ
アルの記録データが磁気ヘッド2A及び2Bの回転と同期し
て発生する。記録データが記録アンプ15及び記録／再生
スイッチ９の端子ｒを通じてヘッド切り替えスイッチ８
に供給される。ヘッド切り替えスイッチ８によって、記
録データが磁気ヘッド2A及び2Bに交互に供給される。

磁気ヘッド2A及び2Bにより再生された信号は、ヘッド
切り替えスイッチ８と記録／再生スイッチ９の端子ｐと
を通じて再生アンプ16に供給される。再生アンプ16の出
力信号がPLL17に供給され、PLL17において、再生信号と
同期したクロックが抽出される。再生信号は、再生信号
処理回路18において、エラー訂正，補間等の処理を受
け、再生ディジタルオーディオ信号がD/A変換器19に供
給される。D/A変換器19からの再生アナログオーディオ
信号がローパスフィルタ20を介して出力端子21に取り出
される。これと共に、再生信号処理回路18では、サブコ
ード及びサブコードIDが分離され、出力端子22に取り出
される。出力端子22には、サブコードデコーダが接続さ
れ、制御用のデータ等がサブコードから形成される。

ヘッド切り替えスイッチ８及び記録／再生切り替えス
イッチ９を制御するための制御信号は、タイミング制御
回路23により形成される。また、タイミング制御回路23
は、記録信号処理回路13及び再生信号処理回路18の夫々
が必要とするクロック信号，タイミング信号を発生す
る。

b.R-DATのデータ構成一本のトラックに記録されるデータの全体が１セグメ
ントと称される。第３図Ａは、一方の回転ヘッドで記録
される１セグメントのデータの構成を示す。

記録データの単位量を１ブロックとする時に、１セグ
メントには、196ブロックの（7500μsec）のデータが含
まれる。

トラックの端部に相当する１セグメントの両端部の夫
々にマージン（11ブロック）が設けられる。このマージ
ンの夫々に隣接してサブコード１及びサブコード２が記
録される。この２つのサブコードは、同一のデータであ
って、二重記録がなされている。サブコードは、プログ
ラムナンバー，タイムコードである。サブコードの８ブ
ロックの記録領域の両側にPLLのラン・イン区間（２ブ
ロック）及びポスト・アンブル区間（１ブロック）が配
されている。また、データの記録がなされないインター
・ブロック・ギャップが設けられ、３ブロックのインタ
ー・ブロック・ギャップに挟まれ、ATF用のパイロット
信号が５ブロックにわたって記録されている。１セグメ
ントの中央部の130ブロックの長さの領域内で、２ブロ
ックのPLLのラン・イン区間を除く128ブロックの長さの
領域に記録処理のなされたPCM信号が記録される。

このPCM信号は、磁気ヘッド2A、2Bが¹/₂回転する時間
のオーディオ信号と対応するデータである。このPCM信
号は、Ｌ（左）チャンネル及びＲ（右）チャンネルから
なる２チャンネルステレオPCM信号及びエラー検出／訂
正符号のパリティデータからなる。第３図Ａに示される
１セグメントが磁気ヘッド2Aにより記録／再生される場
合、PCM信号記録領域の左側の半部には、データLeが記
録され、その右側の半部には、データRoが記録される。
データLeは、Ｌチャンネルの偶数番目のデータ及びこの
データに関してのパリティデータからなり、データRo
は、Ｒチャンネルの奇数番目のデータ及びこのデータに
関してのパリティデータからなる。奇数番及び偶数番
は、インターリーブブロックの最初から数えた順番であ
る。

他方の磁気ヘッド2Bにより形成されるトラックには、
上述の一方のトラックと同一の構成で１セグメントのデ
ータが記録される。この他方のトラックの１セグメント
のデータ中のデータ区間には、その左側の半部にデータ
Reが記録され、その右側の半部にデータLoが記録され
る。データReは、Ｒチャンネルの偶数番目のデータ及び
このデータに関してのパリティデータからなる。データ
Loは、Ｌチャンネルの奇数番目のデータ及びこのデータ
に関してのパリティデータからなる。このように、各チ
ャンネルの偶数番目のデータ及び奇数番目のデータを隣
接する２本のトラックに分けて記録すると共に、同一の
トラックにＬチャンネル及びＲチャンネルのデータを記
録するのは、ドロップアウト等により、同一のチャンネ
ルの連続するデータが誤ることを防止するためである。

第３図Ｂは、PCM信号の１ブロックのデータ構成を示
す。１ブロックの先頭に８ビット（１シンボル）のブロ
ック同期信号が付加され、次に８ビットのPCM-IDが付加
される。PCM-IDの次に、ブロックアドレスが付加され
る。このPCM-ID及びブロックアドレスの２シンボル（W1
及びW2）に関して、単純パリティのエラー訂正符号化の
処理が行われ、８ビットのパリティがブロックアドレス
の次に付加される。

上述のPCM信号のブロックに於けるPCM-ID及びブロッ
クアドレスのシンボル（W1及びW2）のデータフオーマッ
トを第４図に示す。PCM-IDは、トラック内の128ブロッ
クに記録されているPCM信号の領域の内、１つおき、即
ち、64ブロックに割当てられており、８ブロックで、上
述のシンボル（W1及びW2）のデータフオーマットが構成
される。図中、PCM-IDの領域には、夫々が２ビットのID
信号、即ち、ID1〜ID8と４ビットのフレームアドレスが
含まれる。そして、ID信号及びフレームアドレスの記録
されていないブロックは、オプショナルコードの記録さ
れる領域とされている。

上述のID1〜ID7は、夫々識別情報が定義されており、
また、ID8によりパックが構成される。例えば、ID1は、
フオーマットIDで、これによって、オーディオ用か他の
用途かが識別され、オーディオ用として使用する場合に
はID-1＝00とされる。以下、ID-2乃至ID-7には、エンフ
アシスの有無、種類、標本化周波数、チャンネル数、量
子化数、トラック幅、コピーの可否等の内容がコード化
して記録される。上述のID1〜ID7とフレームアドレス
は、インターリーブペアのセグメントで同一のデータと
される。

ブロックアドレスは、第３図Ｄに示すように、最上位
ビット（MSB）を除く７ビットにより構成され、この最
上位ビットが“0"とされることにより、PCMブロックで
あることが示される。７ビットのブロックアドレスが
（00）〜（7F）（16進表示）と順次変化する。第４図に
示されるように、ブロックアドレスの下位３ビットが
（000）（010）（100）（110）の各ブロックに記録され
るPCM-IDは上述のように定められており、ブロックアド
レスの下位３ビットが（001）（011）（101）（111）の
各ブロックアドレスは、PCM-IDのオプショナルコードが
記録可能とされている。

第３図Ｃは、サブコードの１ブロックのデータ構成を
示す。前述のPCMブロックと同様のデータ構成とされ
る。第３図Ｅに示すように、サブコードブロックのシン
ボルW2の最上位ビットが“1"とされ、サブコードブロッ
クであることが示される。このシンボルW2の下位４ビッ
トがブロックアドレスとされ、シンボルW1の８ビットと
シンボルW2中のMSB及びブロックアドレスを除く３ビッ
トとがサブコードIDとされている。サブコードブロック
の２シンボル（W1及びW2）に関して、単純パリティのエ
ラー訂正符号化の処理が行われ、８ビットのパリティが
付加される。

サブコードIDは、ブロックアドレスの偶数番目（ブロ
ックアドレスのLSB（最下位ビット）が“0"）に記録さ
れるものと、その奇数番目（ブロックアドレスのLSBが
“1"）に記録されるものとで異なるデータとされてい
る。サブコードIDには、再生方法を指定するコントロー
ルID,タイムコード等が含まれている。サブコードデー
タは、PCMデータと同様にリード・ソロモン符号による
エラー訂正符号の処理を受けている。

c.R-DATのエラー訂正符号１セグメントに記録される128ブロックのデータごと
にエラー検出／訂正符号の処理がなされている。第５図
Ａは、一方の磁気ヘッド2Aにより記録されるデータの符
号構成を示し、第５図Ｂは、他方の磁気ヘッド2Bにより
記録されるデータの符号構成を示す。量子化ビット数が
16ビットのPCM信号は、上位の８ビット及び下位の８ビ
ットに分けられ、８ビットを１シンボルとしてエラー検
出／訂正符号の符号化がなされる。

１セグメントには、（128×32＝4096シンボル）のデ
ータが記録される。第５図Ａに示すように、（L0,L2,・
・・L1438）のシンボルからなるＬチャンネルの偶数番
目のデータLeと、（R1,R3,・・・R1439）のＲチャンネ
ルの奇数番目のデータRoとからなるデータの２次元配列
の垂直方向及び水平方向の夫々に関してエラー検出符号
C1及びエラー訂正符号C2の符号化がなされる。

垂直方向の28個のシンボルには、（32,28,5）リード
・ソロモン符号を用いたC1符号の符号化がなされる。こ
のC1符号の４シンボルのパリティデータＰが２次元配列
の最後の位置に配される。また、水平方向の52個のシン
ボルに対して（32,26,7）リード・ソロモン符号を用い
たC2符号の符号化がなされる。このC2符号は、52シンボ
ルの２シンボル毎の26シンボルに対してなされ、１つの
符号系列に関して６個のシンボルからなるパリティデー
タＱが発生する。C2符号の計12個のシンボルからなるパ
リティデータＱが２次元配列の中央部に配される。水平
方向に位置する他の52個のPCMデータのシンボルに関し
ても同様のC2符号の符号化がなされ、そのパリティデー
タＱが中央部に配される。

第５図Ｂに示される符号構成は、第５図Ａの符号構成
の中のＬチャンネルの偶数番目のPCM信号をＲチャンネ
ルの偶数番目のPCM信号（R0,R2,・・・R1438）によって
置き換え、Ｒチャンネルの奇数番目のPCM信号をＬチャ
ンネルの奇数番目のPCM信号（L1,L3,・・・L1439）によ
って置き換えた符号構成である。

これらの符号構成における垂直方向に並ぶ32シンボル
に対して、第３図Ｂに示すように、同期信号,PCM-ID,ブ
ロックアドレス及びパリティが付加されることによっ
て、１個のPCMブロックが構成される。

d.再生信号処理回路この発明は、上述のR-DATの再生信号処理回路18にお
ける再生信号の選択に適用される。第６図は、再生信号
処理回路18の構成を示す。

第６図の構成に於いて、再生信号が端子31を介して復
調回路32に供給され、１シンボル10ビットが１シンボル
８ビットに復調される。復調回路32からの再生データ
は、データレジスタ33及びバッファ34を介して１シンボ
ル毎にデータバス35に供給される。

データバス35には、バッファRAM36及びエラー訂正回
路37が接続されている。後述するRAMライトリクエスト
発生回路45からバッファRAM36にライトリクエスト信号
が供給される時に限って、データバス35からバッファRA
M36に、再生データが取り込まれる。

エラー訂正回路37において、バッファRAM36に貯えら
れているデータがリード・ソロモン符号によりエラー訂
正の処理（C1復号及びC2復号）を受ける。エラー訂正さ
れたPCMデータは、補間回路38に供給され、訂正できな
いエラーが補間されて端子39からPCMデータが取り出さ
れる。このPCMデータがD/Aコンバータ19（第１図参照）
に供給される。また、サブコードは、サブコードデコー
ダ（図示せず）により、エラー訂正等の処理を受け、サ
ブコードの出力端子に取り出される。

また、復調回路32と関連してブロックアドレス検出回
路40が設けられている。ブロックアドレス検出回路40に
よって再生ブロックアドレスが読み取られる。再生ブロ
ックアドレスがフレームアドレス検出回路42及びアドレ
ス生成回路41に供給される。

アドレス生成回路41により発生した再生アドレスがバ
ッファRAM36のアドレス信号とされる。再生ブロックア
ドレスは、１セグメントの（32シンボル×128ブロッ
ク）（第５図参照）の再生データを第１番目のブロック
から第128番目のブロック迄、順番にブロック毎に書き
込むためのアドレスである。アドレス生成回路41により
ECC（エラー訂正回路）用アドレスもまた生成される。
このECC用アドレスがバッファRAM36に供給される。ECC
用アドレスは、C1復号及びC2復号の夫々のためにデータ
をバッファRAM36から読み出すためのアドレスとエラー
訂正後のデータ及びポインタをバッファRAM36に書き込
むためのアドレスである。

C1復号時には、再生アドレスにより先行して書き込ま
れていたC1系列のデータ（PCMデータ及びパリティデー
タＰ）が１ブロック毎にバッファRAM36から読み出さ
れ、エラー訂正回路37においてエラー訂正され、訂正後
のPCMデータとC1ポインタがバッファRAM36の同じブロッ
クアドレスに書き込まれる。C1ポインタは、パリティＰ
が書き込まれていたメモリ−領域に書き込まれる。この
エラー訂正処理が全てのC1系列についてなされる。ECC
用アドレスは、上述のC1復号における読み出しアドレス
及び書き込みアドレスを発生する。

C2復号時においては、C1復号がされたPCMデータ、C1
ポインタ及びパリティデータＱがC2系列毎に読み出さ
れ、エラー訂正回路37において、C2復号の処理を受け
る。このC2復号は、エラー訂正符号C2を用いた１シンボ
ル又は２シンボルの訂正とC1ポインタを用いたイレージ
ャ訂正とからなる。C2復号によりエラー訂正されたPCM
データ及びC2ポインタがバッファRAM36に書き込まれ
る。このC2復号においても必要とされる読み出しアドレ
ス及び書き込みアドレスがアドレス生成回路41により形
成される。

C1復号及びC2復号が終了したPCMデータがバッファRAM
36から元の順番で読み出される。この場合、インターリ
ーブペアのトラックT_A及びトラックT_Bの夫々から再生さ
れ、エラー訂正がされたPCMデータによって、２チャン
ネルステレオ信号が形成される。

バッファRAM36からエラー訂正されたPCMデータを読み
出すために、アドレス生成回路41で形成されたアドレス
がバッファRAM36に供給され、バッファRAM36から読み出
されたPCMデータが補間回路38に供給される。

フレームアドレス検出回路42では、前述のブロックア
ドレス検出回路40から供給されるブロックアドレスに基
づいて、復調回路32から得られる再生データ中のPCM-ID
からフレームアドレスFADが検出される。即ち、ブロッ
クアドレス（W2）は、（06）〜（7F）迄、順次変化する
が、このブロックアドレスの最下位ビットB0により、ID
信号及びフレームアドレスFADと、オプショナルコード
との区別が可能であるため、これに基づいてフレームア
ドレスFADの検出がなされる。検出されたフレームアド
レスFADがフレームアドレス判定回路43に供給される。

また、復調回路32から得られるPCM-ID又はサブコード
ID（W1），ブロックアドレス（W2）及びパリティがエラ
ー検出回路44に供給され、エラー検出回路44において、
単純パリティを用いたエラー検出が行われる。このエラ
ー検出回路44からエラーの有無を示すエラーパルスPer
が形成され、このエラーパルスは、フレームアドレス判
定回路43に供給される。

フレームアドレス判定回路43は、上述のフレームアド
レスFADと、エラーパルスPerに基づいて形成される判別
信号SidをRAMライトリクエスト発生回路45に供給するよ
うになされている。

RAMライトリクエスト発生回路45は、上述の判別信号S
idが、例えばハイレベルの時、ライトリクエスト信号を
バッファRAM36に供給するようになされている。例えば
ハイレベルのライトリクエスト信号が、バッファRAM36
に供給される時に、復調回路32からの再生データが、バ
ッファRAM36に書き込まれる。

e.フレームアドレス判定回路第７図は、フレームアドレス判定回路43の一例の構成
を示す。

第７図に示される構成に於いて、パリテイチエックの
結果が、エラーパルスPerとして、端子51を介し、Ａチ
ャンネルフレームアドレス多重一致回路〔以下、Ａチャ
ンネル多重一致回路と略称する〕52、Ｂチャンネルフレ
ームアドレス多重一致回路〔以下、Ｂチャンネル多重一
致回路と略称する〕53に、夫々供給される。尚、この明
細書中、Ａチャンネル多重一致回路では磁気ヘッド2Aで
再生された再生データのフレームアドレスの多重一致を
検出し、Ｂチャンネル多重一致回路では磁気ヘッド2Bで
再生された再生データのフレームアドレスの多重一致を
検出するものである。

エラーパルスPerは、エラー有りの時にハイレベルと
なり、エラー無しの時にローレベルとなるもので、上述
のＡチャンネル多重一致回路52及びＢチャンネル多重一
致回路53では、エラーパルスPerが、ローレベルの時に
のみフレームアドレスFADの多重一致の検出動作がなさ
れる。

フレームアドレスFADが、端子54を介して、Ａチャン
ネル多重一致回路52、Ｂチャンネル多重一致回路53、比
較回路55に、夫々供給される。

Ａチャンネル多重一致回路52からは、Ａチャンネルに
於けるフレームアドレスFADaの多重一致の結果を示す多
重一致信号ADaが出力され、Ｂチャンネル多重一致回路5
3からは、Ｂチャンネルに於けるフレームアドレスFADb
の多重一致の結果を示す多重一致信号ADbが出力され
る。

上述の多重一致信号ADa、ADbはセレクタコントローラ
56、ロジック回路57に供給され、Ａチャンネル、Ｂチャ
ンネルの夫々のフレームアドレスFADa、FADbは、Ａ・Ｂ
チャンネル一致検出回路〔以下、AB一致検出回路と称す
る〕58、セレクタ59に供給される。

AB一致検出回路58は、Ａチャンネル、Ｂチャンネルの
夫々に於いて、多重一致で検出されたフレームアドレス
FADa、FADbが一致しているか否かを検出するもので、一
致検出の結果を示すAB一致検出信号AD2がセレクタコン
トローラ56に出力される。

セレクタコントローラ56では、多重一致信号ADa、ADb
及びAB一致検出信号AD2と、後述する基準フレームアド
レスの決定規則に基づいて、フレームアドレスFADa、FA
Db、基準フレームアドレスFADsの何れかを選択するため
の制御信号SC1が形成され、この制御信号SC1がセレクタ
59に供給される。

セレクタ59には、上述のフレームアドレスFADa、FADb
と、セレクタ60から供給される前フレームの基準フレー
ムアドレスFADsが供給される。このセレクタ59では、上
述のセレクタコントローラ56からの制御信号SC1に基づ
いて、フレームアドレスが選択されて、（＋１）回路6
1、セレクタ60に供給される。

（＋１）回路61では、セレクタ59から供給され、（00
00）から（1111）迄に順次変化するコード信号としての
フレームアドレスFADに１が加えられた後、Ｄフリップ
フロップ62に供給される。

Ｄフリップフロップ62では、（＋１）回路61から供給
されるフレームアドレスFADが、端子63から供給される
クロックとしてのインターリーブ周期のパルスPINTに基
づいて取込まれると共に、Ｄフリップフロップ62からセ
レクタ60に供給される。

セレクタ60では、セレクタ59から供給されるフレーム
アドレスFADと、Ｄフリップフロップ62から供給される
フレームアドレスFADとが、端子64から供給されるメカ
モードMMに基づいて選択され、基準フレームアドレスFA
Dsとして比較回路55、セレクタ59に、夫々供給される。

比較回路55では、基準フレームアドレスFADsと、再生
され、端子54から供給されるフレームアドレスFADとが
比較される。双方の値が等しい場合には、例えば、ハイ
レベルの信号SCMがロジック回路57に供給され、等しく
ない場合には、例えばローレベルの信号SCMがロジック
回路57に供給される。

ロジック回路57では、上述の多重一致信号ADa、ADbに
基づいて、基準フレームアドレスFADsの決定されたタイ
ミングを知ることができる。上述の信号SCMがハイレベ
ルの時、再生データをバッファRAM36に書き込むべく、
このタイミングに基づいて、ハイレベルの判別信号Sid
が端子65を介してRAMライトリクエスト発生回路45に供
給される。

f.多重一致回路及び、AB一致検出回路第８図は、Ａチャンネル多重一致回路52、Ｂチャンネ
ル多重一致回路53、AB一致検出回路58の構成を示す。

Ａチャンネル多重一致回路52は、再生されたＡチャン
ネルのフレームアドレスFADaが多重一致しているか否か
を検出するもので、このＡチャンネル多重一致回路52か
らは、多重一致しているか否かを示す多重一致信号ADa
が端子71に出力され、また多重一致している場合には、
そのフレームアドレスFADaがラッチ93に供給される。
尚、Ｂチャンネル多重一致回路53の構成、作用は、Ａチ
ャンネル多重一致回路52と同様とされているため、以下
ではＡチャンネル多重一致回路52についてのみ説明す
る。

第８図における端子82にＡチャンネルから再生された
フレームアドレスFADaが供給され、このフレームアドレ
スFADaは、レジスタ84に供給される。

一方、エラー検出回路44から出力されるエラーパルス
Perがローレベルの場合、即ち、エラーが検出されない
場合に、レジスタ84を動作せしめる制御回路〔図示せ
ず〕から端子86を介して例えば、ハイレベルの入力制御
信号SC2が上述のレジスタ84に供給される。

レジスタ84では、上述のハイレベルの入力制御信号SC
2が供給された時のみ、フレームアドレスFADa1が取込ま
れる。次の入力制御信号SC2が供給されるタイミング
で、一番最初のフレームアドレスFADa1がレジスタ87に
取込まれると共に、二番目のフレームアドレスFADa2が
レジスタ84に取込まれる。レジスタ87のフレームアドレ
スFADa1は、スイッチ回路89に供給される。一方、レジ
スタ84、87に保持されているフレームアドレスFADa1、F
ADa2が、一致検出回路91に夫々、供給される。

一致検出回路91にて、フレームアドレスFADa1、FADa2
が比較され、双方の値が等しいことが検出された時の
み、例えば、ハイレベルの多重一致信号ADaがスイッチ
回路89に供給されると共に、端子71に出力される。

スイッチ回路89では、ハイレベルの多重一致信号ADa
が供給される時は、オン〔閉状態〕とされるため、レジ
スタ87からのフレームアドレスFADa1が、スイッチ回路8
9、ラッチ93を介してAB一致検出回路58に供給される。
また、フレームアドレスFADa1、FADa2の値が等しくなく
多重一致信号ADaがローレベルとされる時は、スイッチ
回路89がオフ〔開状態〕とされ、レジスタ87からのフレ
ームアドレスFADa1が出力されず、ローレベルの多重一
致信号ADaのみが端子71に供給される。

Ｂチャンネル多重一致回路53の構成は、Ａチャンネル
多重一致回路52と同様とされており、レジスタ85、88、
一致検出回路92、スイッチ回路90、ラッチ94、端子83、
95等からなり、作用もＡチャンネル多重一致回路52と同
様である。

ラッチ93、94からフレームアドレスFADa、FADbが出力
され、AB一致検出回路58に供給される。

AB一致検出回路58は、Ａチャンネル、Ｂチャンネルの
夫々で再生されたフレームアドレスFADa、FADbが一致し
ているか否かを検出するもので、一致検出の結果を示す
AB一致検出信号AD2が端子81に出力される。即ち、Ａチ
ャンネル多重一致回路52、Ｂチャンネル多重一致回路53
の双方のフレームアドレスFADa、FADbが一致する時は、
例えば、ハイレベルのAB一致検出信号AD2が端子81を介
して、セレクタコントローラ56に供給される。

g.多重一致について R-DATでは、トラックフオーマットを守れば、ドラム
径、ラップ角、ドラム回転数等の条件を変えられる特徴
をもっているが、再生されるRF信号の波形は、第10図に
示されるように、条件によって夫々異なる。

例えば、第10図Ａにはドラム径30φのSPモード（2000
rpm）、第10図ＢにはＡタイプのSPモード、第10図Ｃに
はＡタイプの1.5倍速、第10図ＤにはＡタイプのLPモー
ド、第10図ＥにはＢタイプのSPモード、第10図ＦにはＢ
タイプの1.5倍速、第10図ＧにはＢタイプのLPモード、
そして、第10図ＨにはSPモードでテープ速度を二倍にし
たときの再生RF信号の波形を、夫々示す。尚、Ａタイプ
とは、磁気ヘッド2A、2Bが（1/2）トラックピッチ相当
の段差を有する状態で設けられているものをいい、Ｂタ
イプとは、磁気ヘッド2A、2B間に段差のないものをい
う。また、Ａタイプ、Ｂタイプ共に、ドラム径が15φ、
ドラム回転数が4000rpm、ラップ角度が180°とされてい
る。そして、SPモードは標準記録時間モードを意味し、
LPモードは長時間記録モードを意味する。更に、図中、
Ａは磁気ヘッド2Aで再生されたＡチャンネルの再生信号
の波形を示し、Ｂは磁気ヘッド2Bで再生されたＢチャン
ネルの再生信号の波形を示している。また、上述のＡ、
Ｂに添えられている“05",“06"は隣接するトラックのN
o.である。

この発明は、上述の条件の如何にかかわらず、再生デ
ータをバッファRAM36に取込む時、基準フレームアドレ
スFADsを設定し、再生されたフレームアドレスFADが基
準フレームアドレスFADsと一致するか否かによって、再
生データをバッファRAM36に取込むか否かを決定するも
のである。これによって、同一フレームアドレスFADの
再生データのみバッファRAM36の同一ブロックに取込み
できるようにしたものである。

この結果、ECCの訂正能力を落としたり、強制的な補
間を行うことなく、そして、ハードウエアの規模を大き
くせずとも、高い信頼性で同一フレームアドレスFADの
再生データをバッファRAM36内の同一ブロックに取込む
ことができる。また、基準フレームアドレスFADsと、再
生されたフレームアドレスFADが等しい場合にのみ、バ
ッファRAM36に書き込むようにしているので、あらゆる
メカ仕様、再生条件に対し適用可能であり、そしてトラ
ッキングの乱れに対しても安定した再生が可能である。

この実施例では、フレームアドレスFADの多重一致に
よって、基準フレームアドレスFADsが決定されるが、そ
の態様には、以下の３種類がある。尚、第９図中、DA、
DBは、夫々磁気ヘッド2A、2Bによって再生された再生信
号のタイミングを表している。

第９図Ａに示されるように、１インターリーブブロッ
ク内で最初に多重一致したフレームアドレスFADを、そ
のインターリーブブロック中のＡチャンネル、Ｂチャン
ネル共通の基準フレームアドレスFADとし、その後のフ
レームアドレスFADは無視する。

この場合は、以下のような決定規則によって、基準フ
レームアドレスFADsを決定する。尚、多重一致信号ADが
OKとは、多重一致が得られたハイレベルの場合を表し、
多重一致信号ADがNGとは、多重一致が得られないローレ
ベルの場合を表わす。

第７図に示されるフレームアドレス判定回路43のセレ
クタ60では、セレクタ59にて選択されたフレームアドレ
スFADが選ばれ、比較回路55にて再生データのフレーム
アドレスFADと比較される。

第９図Ａに示されるように、時刻t1でＡチャンネルの
フレームアドレスFADaが多重一致し、その値がｎとされ
ると、そのフレームアドレスFADaの値ｎが、１インター
リーブブロック内で、Ａチャンネル、Ｂチャンネル共通
の基準フレームアドレスFADsとされるものである。尚、
この決定規則は、例えば、第10図ＢのＡタイプSPモー
ド、同図ＤのＡタイプLPモード、そして同図ＥのＢタイ
プSPモードの再生時に適用される。

第９図Ｃに示される場合：この場合は、以下のような
決定規則によって現在のインターリーブブロックに於け
る基準フレームアドレスFADsを、次のインターリーブブ
ロックに於ける基準フレームアドレスFADsと決定する。

第７図に示されるフレームアドレス判定回路43のセレ
クタ60では、（＋１）回路61で、１を加えられＤフリッ
プフロップ62を経たフレームアドレスFADが、倍速のメ
カモードMMによってセレクタ60にて選択され、比較回路
55にて再生データのフレームアドレスFADと比較され
る。

第９図Ｃに示されるように、Ａチャンネル及びＢチャ
ンネルの多重一致信号ADa、ADbが（NG、NG）、（OK、O
K）の場合、現在のインターリーブブロックに於ける基
準フレームアドレスFADsの値をｎとすると、次のインタ
ーリーブブロックに於ける基準フレームアドレスFADsの
値をｎとするものである。尚、この決定規則は、第10図
ＧのＢタイプLPモードの再生時に適用される。

第９図Ｂの場合：この場合には、１インターリーブブ
ロック内で最初に多重一致したフレームアドレスFAD
を、そのインターリーブブロック中のチャンネル毎の基
準フレームアドレスFADsとし、その後のフレームアドレ
スは無視する。

この場合は、Ａチャンネル、Ｂチャンネルの夫々で、
多重一致したフレームアドレスFADa、FADbを、現在のイ
ンターリーブブロック中のＡチャンネル、Ｂチャンネル
の夫々の基準フレームアドレスFADsa、FADsbとするもの
である。

第９図Ｂに示されるように、時刻t1でＡチャンネルの
フレームアドレスFADaが多重一致し、その値がｎとさ
れ、時刻t2でＢチャンネルのフレームアドレスFADbが多
重一致し、その値がｍとされると、上述のＡチャンネル
のフレームアドレスFADa〔値はｎ〕がＡチャンネルの基
準フレームアドレスFADsとされ、Ｂチャンネルのフレー
ムアドレスFADb〔値はｍ〕がＢチャンネルの基準フレー
ムアドレスFADsとされる。尚、この決定規則は、第10図
ＣのＡタイプの可変速モード、同図ＦのＢタイプの可変
速モード（図示の例では共に1.5倍速）の再生時に適用
される。

尚、この実施例では、Ａチャンネル、Ｂチャンネルの
２つの磁気ヘッドによって形成される２つのトラック
で、同一フレームアドレスのインターリーブペアが構成
されている例について説明されているが、これに限定さ
れるものではなく、３つ或いはそれ以上の数のトラック
が同一のフレームアドレスとされている場合であっても
良い。

〔発明の効果〕

この発明にかかる再生装置によれば、再生時、再生さ
れたアドレスデータと、基準アドレスを比較し、この比
較出力に基づいて再生されたPCMデータを選択的にメモ
リに書込むようにしているので、ECCの訂正能力を落と
したり、強制的な補間を行うことなく、そして、ハード
ウエアの規模を大きくせずとも、高い信頼性で同一フレ
ームアドレスの再生データをメモリ内の同一ブロックに
取込むことができるという効果がある。

また、基準フレームアドレスと、再生されたフレーム
アドレスが等しい場合にのみ、メモリに書き込むように
しているので、あらゆるメカ仕様、再生条件に対し適用
可能であり、そして、トラッキングの乱れに対しても安
定した再生が可能であるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はR-DATのテープフォーマットを示す略線図、第３図は
夫々、R-DATのトラックフォーマット及びブロックフォ
ーマットの説明に用いる略線図、第４図はR-DATのW1,W2
のデータフォーマットの説明に用いる略線図、第５図は
夫々、R-DATのエラー訂正符号の説明に用いる略線図、
第６図は再生信号処理回路のブロック図、第７図はフレ
ームアドレス判定回路のブロック図、第８図はフレーム
アドレス多重一致検出回路及び、A,Bチャンネル一致検
出回路のブロック図、第９図は夫々、基準フレームアド
レスの決定規則の説明図、第10図は夫々、R-DATに於け
る再生RF信号のエンベロープを模式的に示す図である。図面における主要な符号の説明 35:データバス、36:バッファRAM、42:フレームアドレス
検出回路、45:ライトリクエスト発生回路、FAD:フレー
ムアドレス、FADs:基準フレームアドレス。

Claims

(57)【特許請求の範囲】

【請求項１】磁気テープ上に１対の傾斜トラックが複数
設けられ、上記１対のトラックのうち一方のトラックに
は一方のチャンネルデータに関する偶数番目のデータと
他方のチャンネルデータに関する奇数番目のデータが記
録され、上記１対のトラックのうち他方のトラックには
他方のチャンネルデータに関する偶数番目のデータと一
方のチャンネルデータに関する奇数番目のデータが記録
され、上記１対のトラックには同一のフレームアドレス
が記録された磁気記録テープからディジタル信号を再生
する再生装置は、上記磁気テープが巻架された１対の磁気ヘッドが備えら
れた回転ヘッドと、上記回転ヘッドの上記１対の磁気ヘッドで再生された再
生信号が復調される復調手段と、上記復調手段からの再生データを蓄積する記憶手段と、上記復調手段からの再生信号に付加されているフレーム
アドレスを検出するフレームアドレス検出手段と、上記１対の磁気ヘッドのうちの一方の磁気ヘッドにより
再生された再生データのフレームアドレスの多重一致を
検出する１のフレームアドレス多重一致検出手段と、上記１対の磁気ヘッドのうちの他方の磁気ヘッドにより
再生された再生データのフレームアドレスの多重一致を
検出する他のフレームアドレス多重一致検出手段と、上記１のフレームアドレス多重一致検出手段と上記他の
フレームアドレス多重一致検出手段とからの各多重一致
信号に基づいて、選択的に基準フレームアドレスを発生
する基準フレームアドレス発生手段と、上記基準フレームアドレス発生手段にて発生した基準フ
レームアドレスと上記フレームアドレス検出手段にて検
出したフレームアドレスとを比較する比較手段と、上記比較手段にて上記基準フレームアドレス発生手段に
て発生した基準フレームアドレスと上記フレームアドレ
ス検出手段にて検出したフレームアドレスとが一致した
場合に上記記憶手段への再生データの書き込み要求信号
を生成する書き込み要求信号生成手段とを備えてなることを特徴とする再生装置。
【請求項２】請求項１に記載の再生装置において、上記１のフレームアドレス多重一致検出手段と上記他の
フレームアドレス多重一致検出手段とにおいて多重一致
信号が共に得られた場合に、上記１対の磁気ヘッドのう
ちの一方の磁気ヘッドにより再生された再生データのフ
レームアドレスと上記１対の磁気ヘッドのうちの他方の
磁気ヘッドにより再生された再生データのフレームアド
レスとを比較する他の比較手段をさらに備えたことを特
徴とする再生装置。