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JP2660111B2 - 半導体メモリセル - Google Patents

半導体メモリセル

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Publication number
JP2660111B2
JP2660111B2 JP3041321A JP4132191A JP2660111B2 JP 2660111 B2 JP2660111 B2 JP 2660111B2 JP 3041321 A JP3041321 A JP 3041321A JP 4132191 A JP4132191 A JP 4132191A JP 2660111 B2 JP2660111 B2 JP 2660111B2
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JP
Japan
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transistor
memory cell
semiconductor memory
capacitor
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JP3041321A
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JPH04258881A (ja
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覚 高瀬
夏樹 串山
透 古山
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US07/833,045 priority patent/US5341326A/en
Priority to DE69215707T priority patent/DE69215707T2/de
Priority to EP92102318A priority patent/EP0499224B1/en
Priority to KR1019920002010A priority patent/KR960011200B1/ko
Publication of JPH04258881A publication Critical patent/JPH04258881A/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリセルに係
り、特にダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）のメモリセルに関する。
【０００２】
【従来の技術】現在実用化されているＤＲＡＭのメモリ
セルは、図１０に示すように、ワード線ＷＬおよびビッ
ト線ＢＬに接続される１個のトランスファゲート用ＭＯ
Ｓ（絶縁ゲート型）トランジスタＱと、これに接続され
る１個の情報記憶用キャパシタＣとで構成されている。
【０００３】一方、半導体メモリセルとして、より高い
集積度を達成し、ビット単価を低減することが要求され
ており、この要求に応え得るメモリセルが、本願発明者
の一人により提案（本願出願人の出願に係る特願平２−
１０４５７６号）されている。このメモリセルは、例え
ば図１に示すように、ドレイン（あるいはソース）が読
み出し／書込みノードＮ1 に接続される第１のＭＯＳト
ランジスタＱ1 と、この第１のＭＯＳトランジスタＱ1
のソース（あるいはドレイン）側に直列接続された１個
以上の第２のＭＯＳトランジスタＱ2〜Ｑ4 と、これら
のＭＯＳトランジスタＱ1 〜Ｑ4 の各ソース（あるいは
ドレイン）にそれぞれ一端が接続された情報記憶用のキ
ャパシタＣ1 〜Ｃ4 とを具備することを特徴としてい
る。
【０００４】このようなカスケード・ゲート型のメモリ
セルにおいては、直列接続されたトランジスタ群の各ト
ランジスタＱ1 〜Ｑ4 を所定の順序でオン／オフ制御す
ることにより、情報記憶用キャパシタ群の各キャパシタ
Ｃ1 〜Ｃ4 の記憶情報を読み出し／書込みノードＮ1 に
順次読み出し、各キャパシタに情報を順次書込むことが
可能になる。
【０００５】ところで、上記各キャパシタＣ1 〜Ｃ4 の
記憶情報を読み出し／書込みノードＮ1 に順次読み出す
際に、情報を読み終えたキャパシタ（例えばＣ1 ）は読
み出し／書込みノードＮ1 に電気的に接続されたままの
状態となるので、別のキャパシタ（例えばＣ2 ）の情報
を読む際の読み出し電荷が上記キャパシタＣ1 にも分配
されてしまう。この場合、もしも、各キャパシタＣ1 〜
Ｃ4 の各容量値が同じであると、キャパシタＣ1 の情報
を読む際の読み出し／書込みノードＮ1 での電圧変化分
よりもキャパシタＣ2 、Ｃ3 、Ｃ4 の情報を順次読む際
の読み出し／書込みノードＮ1 での電圧変化分が次第に
小さくなり、極端な場合、キャパシタＣ4 の情報を読む
際の読み出し電荷がキャパシタＣ1 〜Ｃ3 に分配される
ので、読み出し／書込みノードＮ1での電圧変化分が著
しく小さくなって情報の読み出し誤りを生じるおそれが
ある。
【０００６】
【発明が解決しようとする課題】上記したように現在提
案されているカスケード・ゲート型のメモリセルは、各
キャパシタの記憶情報を順次読み出す動作の信頼性の向
上を図る余地がある。
【０００７】本発明は、上記の問題点を解決すべくなさ
れたもので、より高い集積度を実現でき、ビット単価を
大幅に低減でき、しかも、各キャパシタの記憶情報を順
次読み出す場合の読み出し／書込みノードの電圧変化分
をほぼ等しくすることが可能になる半導体メモリセルを
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体メモリセ
ルは、一端が第１の読み出し／書込みノードに接続され
る第１のＭＯＳトランジスタと、この第１のＭＯＳトラ
ンジスタの他端側に直列に接続された１個以上の第２の
ＭＯＳトランジスタと、これらのＭＯＳトランジスタの
各他端にそれぞれ一端が接続された情報記憶用のキャパ
シタからなるキャパシタ群とを具備し、上記キャパシタ
群の各容量値の関係が、情報の読み出し順に容量値が同
等以上になっておりかつそのうち少なくとも２つのキャ
パシタの容量値が異なっておりその値が情報の読み出し
順に大きくされていることを特徴とする。さらに、本発
明の半導体メモリセルは、一端が第１の読み出し／書込
みノードに接続される第１のＭＯＳトランジスタと、こ
の第１のＭＯＳトランジスタの他端側に直列に接続され
た１個以上の第２のＭＯＳトランジスタと、これらのＭ
ＯＳトランジスタの各他端にそれぞれ一端が接続された
情報記憶用のキャパシタからなるキャパシタ群とを具備
し、上記キャパシタ群の各容量値の関係が、情報の読み
出し順に容量値が大きくなっていることを特徴とする。
【０００９】
【作用】キャパシタ群の各容量値の関係として、例えば
情報の読み出し順と関係する規則を与え、情報の読み出
し順に容量値を大きくするように設定しておくと、各キ
ャパシタの記憶情報を順次読み出す場合の読み出し／書
込みノードの電圧変化分が次第に減少することを緩和ま
たは防止し、それぞれの電圧変化分をほぼ等しくするこ
とが可能になり、情報の読み出し誤りを防止することが
できる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００１１】図１は、第１実施例に係るＤＲＡＭのメモ
リセルを示しており、Ｎ1 は第１の読み出し／書込みノ
ード、Ｑ1 はこの第１の読み出し／書込みノードＮ1 に
ドレインが接続された第１のＭＯＳトランジスタ、Ｑ2
〜Ｑ4 は上記第１のＭＯＳトランジスタＱ1 のソース側
に直列接続された１個以上（本例では３個）の第２のＭ
ＯＳトランジスタ、Ｃ1〜Ｃ4 はこれらの４個のトラン
ジスタＱ1 〜Ｑ4 の各ソースにそれぞれ一端が接続され
た情報記憶用のキャパシタである。この場合、各キャパ
シタＣ1 〜Ｃ4 の容量値の関係にある規則（本例では、
情報の読み出し順と関係する規則）が与えられており、
例えば情報の読み出し順に容量値が大きくなる（Ｃ1 ＜
Ｃ2 ＜Ｃ3 ＜Ｃ4 ）ように設定されている。
【００１２】上記直列接続された４個のトランジスタＱ
1 〜Ｑ4 の各ゲートは対応してワード線ＷＬ1 〜ＷＬ4
に接続されており、上記第１の読み出し／書込みノード
Ｎ1 はビット線ＢＬに接続されており、上記キャパシタ
Ｃ1 〜Ｃ4 の各他端はキャパシタプレート電位ＶPLまた
はキャパシタ配線（図示せず）に共通に接続されてい
る。
【００１３】図２のタイミング波形は、図１のメモリセ
ルの読み出し動作の一例を示している。ワード線ＷＬ1
〜ＷＬ4 を図示のようなタイミングでオン／オフ制御
し、トランジスタＱ1 〜Ｑ4 の順序でオン、トランジス
タＱ4 〜Ｑ1 の順序でオフさせるものとする。即ち、ビ
ット線ＢＬをビット線プリチャージ回路（図示せず）に
よってプリチャージした状態で、時刻ｔ1 にワード線Ｗ
Ｌ1 をオンにすると、トランジスタＱ1 がオンになって
キャパシタＣ1 の記憶情報がトランジスタＱ1 を経て第
１の読み出し／書込みノードＮ1 に読み出される。次
に、ビット線ＢＬを再びプリチャージした状態で、時刻
ｔ2 にワード線ＷＬ2 をオンにすると、トランジスタＱ
2 がオンになってキャパシタＣ2 の記憶情報がトランジ
スタＱ2 、Ｑ1 （およびＣ1 の一端）を経て第１の読み
出し／書込みノードＮ1 に読み出される。次に、ビット
線ＢＬを再びプリチャージした状態で、時刻ｔ3 にワー
ド線ＷＬ3 をオンにすると、トランジスタＱ3 がオンに
なってキャパシタＣ3 の記憶情報がトランジスタＱ3 〜
Ｑ１（およびＣ2 、Ｃ1 の各一端）を経て第１の読み出
し／書込みノードＮ1 に読み出される。次に、ビット線
ＢＬを再びプリチャージした状態で、時刻ｔ4 にワード
線ＷＬ4 をオンにすると、トランジスタＱ4 がオンにな
ってキャパシタＣ4 の記憶情報がトランジスタＱ4 〜Ｑ
1 （およびＣ3 〜Ｃ1 の各一端）を経て第１の読み出し
／書込みノードＮ1 に読み出される。次に、時刻ｔ5 に
ワード線ＷＬ4 をオフにすると、トランジスタＱ4 がオ
フになってキャパシタＣ4 に第１の読み出し／書込みノ
ードＮ1 の情報が書き込まれる。次に、時刻ｔ6 にワー
ド線ＷＬ3 をオフにすると、トランジスタＱ3 がオフに
なってキャパシタＣ3 に第１の読み出し／書込みノード
Ｎ1 の情報が書き込まれる。次に、時刻ｔ7 にワード線
ＷＬ2 をオフにすると、トランジスタＱ2 がオフになっ
てキャパシタＣ2 に第１の読み出し／書込みノードＮ1
の情報が書き込まれる。次に、時刻ｔ8 にワード線ＷＬ
1 をオフにすると、トランジスタＱ1 がオフになってキ
ャパシタＣ1 に第１の読み出し／書込みノードＮ1 の情
報が書き込まれる。
【００１４】上記動作において、時刻ｔ1 でキャパシタ
Ｃ1 が第１の読み出し／書込みノードＮ1 に接続された
後、即ち、ビット線ＢＬに接続された後、時刻ｔ2 でキ
ャパシタＣ2 が第１の読み出し／書込みノードＮ1 に接
続される際、キャパシタＣ1 はビット線に付随したビッ
ト線の浮遊容量ＣB と同様に働き、キャパシタＣ2 の情
報を読む際に電荷が分配される。しかし、本実施例で
は、キャパシタＣ2 の容量をキャパシタＣ1 の容量より
大きくしているので、キャパシタＣ2 の情報を読む際の
ビット線ＢＬにおける電圧変化分の減少を緩和または防
止することが可能になっている。同様に、キャパシタＣ
3 、Ｃ4 の情報を順次読む際にも、ビット線ＢＬにおけ
る電圧変化分の減少を緩和または防止することが可能に
なっている。これにより、情報の読み出し誤りを防止す
ることが可能になっている。
【００１５】なお、ｎ個のＭＯＳトランジスタおよびｎ
個のキャパシタからなるカスケード・ゲート型のセルに
おいて、各キャパシタの情報を順次読む際の読み出し／
書込みノードＮ1 での電圧変化分の低下を例えば完全に
防止するためには、計算上、キャパシタ容量間に以下の
関係があればよい。
【００１６】Ｃｎ＝Ｃ1 ×｛１＋（Ｃ1 ／ＣB ）｝n-1 ここで、Ｃ1 ：１番目に読み出される情報記憶用キャパ
シタ Ｃｎ：ｎ番目に読み出される情報記憶用キャパシタ ＣB ：ビット線浮遊容量 である。
【００１７】このような第１実施例のカスケード・ゲー
ト型のメモリセルによれば、直列接続されたトランジス
タＱ1 〜Ｑ4 を所定の順序でオン／オフ制御することに
より、第１の読み出し／書込みノードＮ1 に近い側のキ
ャパシタＣ1 から遠い側のキャパシタＣ4 の順に、各キ
ャパシタＣ1 〜Ｃ4 の記憶情報を第１の読み出し／書込
みノードＮ1 に順次読み出すことができる。しかも、そ
の際、情報読み出し時のビット線ＢＬでの電圧変化分が
大きく低減してしまうことを緩和または防止することが
でき、情報の読み間違いの危険性を緩和することができ
る。さらに、第１の読み出し／書込みノードＮ1 に遠い
側のキャパシタＣ4 から近い側のキャパシタＣ1 までの
順に、各キャパシタＣ4 〜Ｃ1 に第の読み出し／書込み
ノードＮ1 の情報を順次書き込む（再書込み）ことが可
能になる。
【００１８】なお、上記第１実施例では、各キャパシタ
Ｃ1 〜Ｃ4 の容量値の関係として情報の読み出し順に容
量値が大きくなる（Ｃ1 ＜Ｃ2 ＜Ｃ3 ＜Ｃ4 ）ように設
定されている場合を示したが、情報の読み出し誤りをま
ねかない限り、情報の読み出し順に隣り合うキャパシタ
Ｃ1 〜Ｃ4 の一部の容量値が同じ（例えばＣ1 ＝Ｃ2 ）
であってもよく、換言すれば、情報の読み出し順に容量
値が同等以上になっていればよい。
【００１９】図３は、第２実施例に係るＤＲＡＭのメモ
リセルを示しており、第１実施例のメモリセルの構成と
比べて、直列接続されたトランジスタＱ1 〜Ｑ4 のうち
で第１のトランジスタＱ1 に対して他端側に位置する第
２のトラジスタＱ4 のソースと第２の読み出し／書込み
ノードＮ2 との間に第３のトランジスタＱ5 が接続さ
れ、この第３のトランジスタＱ5 のゲートはワード線Ｗ
Ｌ5 に接続されている点が異なり、その他は同じである
ので第１実施例と同じ符号を付している。
【００２０】このメモリセルにおいても、キャパシタ群
Ｃ1 〜Ｃ4 の容量間には、情報を読み出す順にＣ1 ≦Ｃ
2 ≦Ｃ3 ≦Ｃ4 の関係が与えられている。
【００２１】図４のタイミング波形は、図３のメモリセ
ルの読み出し動作および書込み動作の一例を示してい
る。ワード線ＷＬ1 〜ＷＬ5 を図示のようなタイミング
でオン／オフ制御し、トランジスタＱ1 〜Ｑ5 の順でオ
ン、トランジスタＱ1 〜Ｑ5 の順序でオフさせるものと
する。これにより、図２を参照して前述したと同様に、
第１の読み出し／書込みノードＮ1 に近い側のキャパシ
タＣ1 から遠い側のキャパシタＣ4 の順に、各キャパシ
タＣ1 〜Ｃ4 の記憶情報を第１の読み出し／書込みノー
ドＮ1 に順次読み出すことができる。この後、ワード線
ＷＬ1 をオフにしてトランジスタＱ1 をオフ、ワード線
ＷＬ5 をオンにしてトランジスタＱ5 をオンにする（こ
の動作は、逆でもよい）。次に、時刻ｔ5 にワード線Ｗ
Ｌ2 をオフにすると、トランジスタＱ2 がオフになって
キャパシタＣ1 に第２の読み出し／書込みノードＮ2 の
情報が書き込まれる。次に、時刻ｔ6 にワード線ＷＬ3
をオフにすると、トランジスタＱ3 がオフになってキャ
パシタＣ2 に第２の読み出し／書込みノードＮ2 の情報
が書き込まれる。次に、時刻ｔ7 にワード線ＷＬ4 をオ
フにすると、トランジスタＱ4 がオフになってキャパシ
タＣ3 に第２の読み出し／書込みノードＮ2 の情報が書
き込まれる。次に、時刻ｔ8 にワード線ＷＬ5 をオフに
すると、トランジスタＱ5 がオフになってキャパシタＣ
4 に第２の読み出し／書込みノードＮ2 の情報が書き込
まれる。
【００２２】このような第２実施例のメモリセルによれ
ば、キャパシタ容量間に読み出す順と関連づけてある関
係が与えられているため、直列接続されたトランジスＱ
1 〜Ｑ5 を所定の順序でオン／オフ制御することによ
り、ビット線ＢＬに読み出される際の電圧変化分の下降
を大幅に緩和または防止しつつ、第１の読み出し／書込
みノードＮ1 に近い側のキャパシタＣ1 から順に各キャ
パシタＣ1 〜Ｃ4 の記憶情報を第１の読み出し／書込み
ノードＮ1 に順次読み出し、第１の読み出し／書込みノ
ードＮ1 に近い側のキャパシタＣ1 から順に各キャパシ
タＣ1 〜Ｃ4 に第２の読み出し／書込みノードＮ2 の情
報を順次書き込むことが可能になる。
【００２３】なお、上記第２実施例では、第１の読み出
し／書込みノードＮ1および第２の読み出し／書込みノ
ードＮ2 は同じビット線ＢＬに接続されている場合を示
したが、第１の読み出し／書込みノードＮ1 および第２
の読み出し／書込みノードＮ2 が別々のビット線に接続
されていてもよい。
【００２４】図５は、前記第１実施例のＤＲＡＭセルを
スタックセル構造とし、ワード線とビット線との各交点
に記憶ノードを配置したオープン・ビット線方式とか後
述のシングル・エンド型のＤＲＡＭセルアレイに適した
平面パターンの一例を示しており、そのＢ−Ｂ線に沿う
断面構造を図６に示している。即ち、５０は半導体基
板、５１は素子分離領域、５２は半導体基板表面で４個
のトランジスタＱ1 〜Ｑ4 の活性領域（ソース・ドレイ
ン・チャネルの各領域からなる）が直線状に配置された
セル活性領域、ＷＬ1 〜ＷＬ4 はそれぞれ上記４個のト
ランジスタＱ1 〜Ｑ4 のゲート（ワード線）、５３ａ〜
５３ｄはそれぞれ４個の情報記憶用キャパシタＣ1 〜Ｃ
4 のストレージノード、５４ａ〜５４ｄはそれぞれ上記
４個のストレージノード５３ａ〜５３ｄと上記４個のト
ランジスタＱ1 〜Ｑ4 の各ソース領域とのコンタクト、
５５は第１のトランジスタＱ1 のドレイン領域とビット
線ＢＬとのコンタクト（ビット線コンタクト）、５６は
ゲート絶縁膜、５７は層間絶縁膜、５８はそれぞれ４個
のキャパシタＣ1 〜Ｃ4 の絶縁膜、５９は４個のキャパ
シタＣ1 〜Ｃ4 のプレート電極、６０は層間絶縁膜であ
る。
【００２５】なお、キャパシタＣ1 〜Ｃ4 の容量はキャ
パシタ絶縁膜の膜厚またはその材質またはその面積を変
えることにより制御することができる。また、キャパシ
タＣ1 〜Ｃ4 の容量を変える他の方法は、文献；1989 I
EDM Technical Digest, pp.592-595 " 3-DEMENSIONAL S
TACKED CAPASITOR CELL FOR 16M AND 64M DRAMS " と
か、同じく上記文献の PP.600-603 "Stacked Capasitor
Cells for High-densith dynamic RAMs " に示されて
いる。
【００２６】また、上記ビット線コンタクト５５は、図
示しないもう１つのメモリセルに対しても共通に設けら
れており、メモリセル２個に対して１個（８ビットあた
り１個）のビット線コンタクト、換言すれば、４ビット
当り１／２個のビット線コンタクトが設けられているこ
とになる。
【００２７】これに対して、図１１は、従来のフォール
デッド・ビット線方式のＤＲＡＭセルアレイにおけるス
タックセルの平面パターンを示しており、１０１は素子
分離領域、１０２は転送ゲート用トランジスタの活性
（ソース・ドレイン・チャネル）領域、１０３はこのト
ランジスタのゲート（ワード線）、１０４は図示しない
別のトランジスタのワード線、１０５は情報記憶用キャ
パシタのストレージノード、１０６はこのストレージノ
ードと上記トランジスタのソース領域とのコンタクト、
１０７は上記トランジスタのドレイン領域とビット線と
のコンタクトであり、情報記憶用キャパシタのプレート
電極およびビット線は図示を省略している。
【００２８】また、図１２は、従来のオープン・ビット
線方式のＤＲＡＭセルアレイにおけるスタックセルの平
面パターンを示しており、１１１は素子分離領域、１１
２は転送ゲート用トランジスタの活性領域、１１３はこ
のトランジスタのゲート（ワード線）、１１４は情報記
憶用キャパシタのストレージノード、１１５はこのスト
レージノードと上記トランジスタのソース領域とのコン
タクト、１１６は上記トランジスタのドレイン領域とビ
ット線とのコンタクト（ビット線コンタクト）であり、
情報記憶用キャパシタのプレート電極およびビット線は
図示を省略している。
【００２９】ここで、本発明のＤＲＡＭセルと従来のＤ
ＲＡＭセルとのパターン面積を比較する。従来のＤＲＡ
Ｍセルをスタックセル構造とする場合に、セル面積の縮
小の限界は８Ｆ2 （Ｆはセルの加工上の最小寸法）とい
われている。これに対して、本発明のＤＲＡＭセルをス
タックセル構造とする場合には、第２のトランジスタＱ
2 〜Ｑ4 およびそれぞれに対応して接続されているキャ
パシタＣ2 〜Ｃ4 の各１組のパターン面積を原理的にそ
れぞれ４Ｆ2 で実現することが可能になり（但し、前記
したキャパシタＣ1 〜Ｃ4 の各容量値の関係をキャパシ
タ面積を変えないで実現する場合。）、１キャパシタ当
り１ビットの記憶方式とすると、セルの１ビット当りの
面積を大幅に縮小することが可能になり、高集積化が可
能になる。
【００３０】即ち、図１１、図１２において、パターン
最小寸法をＦで表わし、マスクパターンの会わせ余裕を
０．５とすると、図１１に示した従来のセルの長辺は
５．５Ｆ、図１２に示した従来のセルの長辺は４．５Ｆ
になる。これに対して、図５、図６に示した本発明のセ
ルは、第１のトランジスタＱ1 およびキャパシタＣ1 の
パターン部分の長辺は４．５Ｆであるが、第２のトラン
ジスタＱ2 〜Ｑ4 およびそれぞれに対応して接続されて
いるキャパシタＣ2 〜Ｃ4 の各１組のパターン部分の長
辺はそれぞれ３Ｆになるので、セル全体としては長辺が
１３．５Ｆとなる。従って、図５、図６のセルは、１キ
ャパシタ当り１ビットの記憶方式とすると、セルの１ビ
ット当りの長辺は３．３７５Ｆとなり、図１２に示した
従来のセルの長辺の７５％、図１１に示した従来のセル
の長辺の６１％にしかならず、セルの１ビット当りの面
積は大幅に縮小し、高集積化が可能になる。
【００３１】また、本発明のＤＲＡＭセルは、上記した
ようなスタックセル構造に限らず、例えば図７に断面構
造を示すように、たとえば２組の縦型トランジスタおよ
び縦型キャパシタが積み重ねられたクロスポイントセル
構造とすることも可能である。ここで、６１は表面に部
分的に凸部が形成された半導体基板、６２は基板凸部に
形成された第１のトランジスタＱ1 のドレイン領域、６
３は基板凸部の側面上部上にゲート絶縁膜を介して形成
されたトランジスタのゲート（ワード線ＷＬ1 またはＷ
Ｌ2 ）、６４は基板凸部の側表面に部分的に形成された
導電層（第１のトランジスタＱ1 のソース領域・キャパ
シタＣ1 のストレージノード・第２のトランジスタＱ2
のドレイン領域）、６５は基板凸部の側表面の下端部に
形成された第２のトランジスタＱ2のソース領域、６６
は基板凸部の側表面上にゲート絶縁膜を介して部分的に
形成されたキャパシタＣ1 またはキャパシタＣ2 のプレ
ート電極、ＢＬはビット線、６７はこのビット線ＢＬと
前記第１のトランジスタＱ1 のドレイン領域６２とのコ
ンタクト（ビット線コンタクト）である。
【００３２】このようなクロスポイントセル構造にすれ
ば、積み重ねた縦型トランジスタおよび縦型キャパシタ
の組み数のビット分を従来のセルサイズに集積化するこ
とができる。
【００３３】なお、前記第１実施例では、キャパシタＣ
1 〜Ｃ4 の各他端をキャパシタプレート電位ＶPLに共通
に接続している場合を示したが、キャパシタＣ1 〜Ｃ4
の各他端を外部から与えられる電源電位Ｖccや接地電位
Ｖssに共通に接続してもよく、文献； IEEE JOURNAL O
F SOLID-STATE CIRCUITS " VOL.SC-17,NO.5,P.872 OCT.
1982" A Storage-Node-Boosted RAM with Word-Line De
lay Compensation" に示されているような、キャパシタ
プレートをクロック動作させる技術を用い、例えば図８
に示すように構成しても良い。ここで、ＰＬ1 〜ＰＬ4
はキャパシタＣ1 〜Ｃ4の各他端が対応して接続される
キャパシタプレート配線であり、その他は図１中と同じ
であるので図１中と同じ符号を付している。
【００３４】また、文献； 1989 Symposium of VLSICi
rcuits, Digest of Tech.Papers,pp.101-102 " A Novel
Memory Cell Architecture for High-Density DRAMs "
Fig.1(b)に示されているような、キャパシタ両端に転
送ゲートを接続する技術を用い、例えば図９に示すよう
に構成してもよい。ここで、Ｑ1 ’〜Ｑ4 ’は直列接続
された転送ゲート用トランジスタであり、このトランジ
スタＱ1 ’〜Ｑ4 ’の各ソースが対応してキャパシタＣ
1 〜Ｃ4 の各他端に接続されており、トランジスタＱ1
’〜Ｑ4 ’の各ゲートは対応してトランジスタＱ1 〜
Ｑ4 の各ゲートに接続されており、その他は図１中と同
じであるので図１中と同じ符号を付している。また、ト
ランジスタＱ1 のドレインおよびトランジスタＱ1 ’の
ドレインは相補的なビット線ＢＬ、／ＢＬ（あるいはセ
ンスアンプの一対の差動入力端）に各対応して接続され
ている。
【００３５】また、上記各実施例では、１個のキャパシ
タに”１”か”０”かの１ビット信号、即ち、１ディジ
タル情報を記憶する場合を示したが、回路的な工夫で１
個のキャパシタに複数ビット情報（多値）を記憶させる
ようにしてもよい。
【００３６】また、上記各実施例では、第１の読み出し
／書込みノードＮ1 をビット線ＢＬに接続したが、第１
の読み出し／書込みノードＮ1 を直接にセンスアンプの
入力端に接続してもよい。
【００３７】
【発明の効果】上述したように本発明の半導体メモリセ
ルによれば、カスケード・ゲート型のメモリセルの構成
を有するので、より高い集積度を実現し、ビット単価を
大幅に低減低減でき、しかも、情報記憶用キャパシタ群
の各キャパシタの容量値間に所定の関係を持たせること
により、各キャパシタの記憶情報を順次読み出す場合の
情報の読み間違いの危険性を低減することができる。従
って、磁気ディスクなどの記憶媒体の代替として使用す
るために、低価格で大容量のＤＲＡＭを実現して安定に
使用することができ、非常に有効である。
【図面の簡単な説明】
【図１】本発明の半導体メモリセルの第１実施例を示す
等価回路図。
【図２】図１のメモリセルの読み出し動作の一例を示す
タイミング波形図動作を示すタイミング波形図。
【図３】本発明の半導体メモリセルの第２実施例を示す
等価回路図。
【図４】図３のメモリセルの読み出し動作および書込み
動作の一例を示すタイミング波形図。
【図５】図１のメモリセルをスタックセル構造としてオ
ープン・ビット方式のＤＲＡＭセルアレイに使用した場
合の平面パターンの一例を示す図。
【図６】図５のメモリセルの断面図。
【図７】本発明の半導体メモリセルをクロスポイントセ
ル構造とした場合の一例を示す断面図。
【図８】図１の半導体メモリセルの変形例を示す等価回
路図。
【図９】図１の半導体メモリセルの別の変形例を示す等
価回路図。
【図１０】従来の１トランジスタ型セルを示す等価回路
図。
【図１１】従来のフォールデッド・ビット線方式のＤＲ
ＡＭセルアレイにおけるスタックセルの平面パターンを
示す図。
【図１２】従来のオープン・ビット線方式のＤＲＡＭセ
ルアレイにおけるスタックセルの平面パターンを示す
図。
【符号の説明】
Ｎ1 …第１の読み出し／書込みノード、Ｎ2 …第２の読
み出し／書込みノード、Ｑ1 …第１のＭＯＳトランジス
タ、Ｑ2 〜Ｑ4 …第２のＭＯＳトランジスタ、Ｑ5 …第
３のトランジスタ、Ｃ1 〜Ｃ4 …情報記憶用キャパシ
タ、ＷＬ1 〜ＷＬ5 …ワード線、ＢＬ、／ＢＬ…ビット
線、５０…半導体基板、５１…素子分離領域、５２…セ
ルＳＤＧ領域、５３1 〜５３4 …ストレージノード、５
４1 〜５４4 …ストレージノードとソース領域とのコン
タクト、５５…ビット線コンタクト、５６…ゲート絶縁
膜、５７、６０…層間絶縁膜、５８…キャパシタ絶縁
膜、５９…キャパシタプレート電極、６１…半導体基
板、６２…第１のトランジスタのドレイン領域、６３…
トランジスタのゲート、６４…導電層、６５…第２のト
ランジスタのソース領域、６６…キャパシタのプレート
電極、６７…ビット線コンタクト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−162897（ＪＰ，Ａ) 特開 平３−36762（ＪＰ，Ａ) 特開 平３−58377（ＪＰ，Ａ) 特開 平３−69092（ＪＰ，Ａ) 特開 平４−3463（ＪＰ，Ａ) 特開 平４−351789（ＪＰ，Ａ) ＮＩＫＫＥＩ ＭＩＣＲＯＤＥＶＩＣ ＥＳ（1991−３）Ｐ．87−88

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 一端が第１の読み出し／書込みノードに
    接続される第１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタの他端側に直列に接続さ
    れた１個以上の第２のＭＯＳトランジスタと、 これらのＭＯＳトランジスタの各他端にそれぞれ一端が
    接続された情報記憶用のキャパシタからなるキャパシタ
    群とを具備し、 上記キャパシタ群の各容量値の関係が、情報の読み出し
    順に容量値が同等以上になっておりかつそのうち少なく
    とも２つのキャパシタの容量値が異なっておりその値が
    情報の読み出し順に大きくされていることを特徴とする
    半導体メモリセル。
  2. 【請求項２】 一端が第１の読み出し／書込みノードに
    接続される第１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタの他端側に直列に接続さ
    れた１個以上の第２のＭＯＳトランジスタと、 これらのＭＯＳトランジスタの各他端にそれぞれ一端が
    接続された情報記憶用のキャパシタからなるキャパシタ
    群 とを具備し、 上記キャパシタ群の各容量値の関係が、情報の読み出し
    順に容量値が大きくなっていることを特徴とする半導体
    メモリセル。
  3. 【請求項３】 請求項１または２記載の半導体メモリセ
    ルにおいて、前記直列接続されたトランジスタ群は所定
    の順序でオン／オフ制御されることを特徴とする半導体
    メモリセル。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    半導体メモリセルにおいて、前記読み出し／書込みノー
    ドはビット線あるいはセンスアンプの入力端に接続され
    ることを特徴とする半導体メモリセル。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体メモリセルにおいて、前記トランジスタ群の各ゲ
    ートは別々のワード線に接続されることを特徴とする半
    導体メモリセル。
  6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
    半導体メモリセルにおいて、前記キャパシタ群の各他端
    は共通の電位端または配線に接続されることを特徴とす
    る半導体メモリセル。
  7. 【請求項７】 請求項１乃至５のいずれか１項に記載の
    半導体メモリセルにおいて、前記キャパシタ群の各他端
    は別々の配線に接続されることを特徴とする半導体メモ
    リセル。
  8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
    半導体メモリセルにおいて、さらに、前記第１のＭＯＳ
    トランジスタおよび第２のＭＯＳトランジスタと同数の
    直列接続された転送ゲート用ＭＯＳトランジスタを有
    し、この転送ゲート用ＭＯＳトランジスタ群の各他端が
    前記キャパシタ群の各他端に対応して接続されることを
    特徴とする半導体メモリセル。
  9. 【請求項９】 請求項８記載の半導体メモリセルにおい
    て、前記第１のＭＯＳトランジスタの一端および直列接
    続された転送ゲート用ＭＯＳトランジスタ群の一端は相
    補的なビット線あるいはセンスアンプの一対の差動入力
    端に各対応して接続されることを特徴とする半導体メモ
    リセル。
  10. 【請求項１０】 請求項１乃至９のいずれか１項に記載
    の半導体メモリセルにおいて、前記直列接続されたトラ
    ンジスタ群のうち第１のトランジスタに対して他端側の
    第２のトランジスタの他端は別の読み出し／書込みノー
    ドに接続されないことを特徴とする半導体メモリセル。
  11. 【請求項１１】 請求項１乃至９のいずれか１項に記載
    の半導体メモリセルにおいて、前記直列接続されたトラ
    ンジスタ群のうち第１のＭＯＳトランジスタに対して他
    端側の第２のＭＯＳトランジスタの他端は第３のＭＯＳ
    トランジスタを介して第２の読み出し／書込みノードま
    たは前記読み出し／書込みノードに接続され、この第３
    のＭＯＳトランジスタを含むトランジスタ群は所定の順
    序でオン／オフ制御されることを特徴とする半導体メモ
    リセル。
  12. 【請求項１２】 請求項１乃至９のいずれか１項に記載
    の半導体メモリセルにおいて、前記直列接続されたトラ
    ンジスタ群のうち第１のＭＯＳトランジスタに対して他
    端側の第２のＭＯＳトランジスタの他端は第３のＭＯＳ
    トランジスタを介して第２の読み出し／書込みノードに
    接続され、上記第１のＭＯＳトランジスタまたは第３の
    ＭＯＳトランジスタは選択的に使用されるようにスイッ
    チ制御され、この第１のＭＯＳトランジスタまたは第３
    のＭＯＳトランジスタを含むトランジスタ群は所定の順
    序でオン／オフ制御されることを特徴とする請求項１記
    載の半導体メモリセル。
  13. 【請求項１３】 請求項１乃至９のいずれか１項に記載
    の半導体メモリセルにおいて、前記直列接続されたトラ
    ンジスタ群のそれぞれのソース・ドレイン・ゲート領域
    が半導体基板表面上で直線上に配置され、これらのトラ
    ンジスタ群の各ソース領域あるいは各ドレイン領域にそ
    れぞれ対応して設けられる情報記憶用キャパシタのスト
    レージノードがコンタクトするスタックセル構造を有す
    ることを特徴とする半導体メモリセル。
  14. 【請求項１４】 請求項１乃至９のいずれか１項に記載
    の半導体メモリセルにおいて、前記直列接続されたトラ
    ンジスタ群はそれぞれ縦型トランジスタが用いられ、こ
    れらに対応して設けられる情報記憶用キャパシタは縦型
    キャパシタが用いられ、これらが積み重ねられたクロス
    ポイントセル構造を有することを特徴とする半導体メモ
    リセル。
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