JP2548301B2 - Programmable logic circuit device - Google Patents
Programmable logic circuit deviceInfo
- Publication number
- JP2548301B2 JP2548301B2 JP63126014A JP12601488A JP2548301B2 JP 2548301 B2 JP2548301 B2 JP 2548301B2 JP 63126014 A JP63126014 A JP 63126014A JP 12601488 A JP12601488 A JP 12601488A JP 2548301 B2 JP2548301 B2 JP 2548301B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- array
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 プログラマブル論理回路装置、特に、不揮発性メモリ
素子に記憶されている内容に基づいて信号の入出力、内
部フィードバック等の論理接続を制御する回路ブロック
（マクロ・セル）を内蔵したPLDに関し、 マクロ・セルの多機能化を図り、論理回路設計の自由
度を制限することなく種々の論理構成を実現可能にする
ことを目的とし、 アンド論理を実現するアンドアレイ及び該アンドアレ
イの出力を受けてオア論理を実現するオアアレイを有す
るセルアレイと、プログラム可能な不揮発性メモリ素子
を有する回路と、入出力端子と、該入出力端子と前記オ
アアレイの間に接続され、前記不揮発性メモリ素子に記
憶されている内容に応じて前記入出力端子に対する信号
の入出力および前記アンドアレイへの信号のフィードバ
ックを制御する制御回路ブロックとを具備し、該制御回
路ブロックは、前記オアアレイから２系統の出力信号を
入力し、いずれか一方の出力信号を第１のクロック信号
に応答してラッチするプログラム可能な第１のレジスタ
と、前記不揮発性メモリ素子の記憶状態に応じて前記第
１のレジスタの出力信号及びその反転信号のいずれかを
選択して出力するプログラム可能な第１のスイッチ回路
と、出力イネーブル信号に応答して前記第１のスイッチ
回路の出力端と前記入出力端子の間を接続するか又は遮
断するかを制御する入出力切換え回路と、前記入出力端
子からの入力信号及び前記オアアレイからの２系統の出
力信号のいずれか一つの信号を第２のクロック信号に応
答してラッチするプログラム可能な第２のレジスタと、
前記不揮発性メモリ素子の記憶状態に応じて前記オアア
レイからの２系統の出力信号、前記第１のレジスタの出
力信号、前記第２のレジスタの出力信号及び前記入出力
端子からの入力信号のいずれか一つの信号を選択して前
記アンドアレイへフィードバックするプログラム可能な
第２のスイッチ回路とを有するように構成する。DETAILED DESCRIPTION [Outline] A programmable logic circuit device, in particular, a circuit block (macro circuit) for controlling logic connections such as signal input / output and internal feedback based on contents stored in a nonvolatile memory element. Cell array (PLD) built-in AND array that realizes AND logic with the aim of making macro cells multifunctional and realizing various logic configurations without limiting the flexibility of logic circuit design. And a cell array having an OR array that realizes an OR logic by receiving the output of the AND array, a circuit having a programmable nonvolatile memory element, an input / output terminal, and connected between the input / output terminal and the OR array, Input / output of signals to / from the input / output terminals and signals to / from the AND array according to the contents stored in the nonvolatile memory element And a control circuit block for controlling feedback, the control circuit block receiving two output signals from the OR array and latching one of the output signals in response to a first clock signal. A first register, a programmable first switch circuit for selecting and outputting either the output signal of the first register or an inverted signal thereof according to the storage state of the nonvolatile memory element, and an output An input / output switching circuit that controls whether the output terminal of the first switch circuit and the input / output terminal are connected or disconnected in response to an enable signal, an input signal from the input / output terminal, and the OR array A programmable second register for latching one of the two output signals from the device in response to a second clock signal,
Any one of two types of output signals from the OR array, an output signal of the first register, an output signal of the second register, and an input signal from the input / output terminal depending on the storage state of the nonvolatile memory element. And a programmable second switch circuit for selecting one signal and feeding it back to the AND array.
本発明は、プログラマブル論理回路装置に関し、特
に、不揮発性メモリ素子に記憶されている内容に基づい
て信号の入出力、内部フィードバック等の論理接続を制
御する回路ブロック（以下、マクロ・セルと称する）を
内蔵したプログラム可能な論理デバイス（PLD）に関す
る。The present invention relates to a programmable logic circuit device, and more particularly to a circuit block (hereinafter referred to as a macro cell) that controls logic connections such as signal input / output and internal feedback based on the contents stored in a nonvolatile memory element. Programmable logic device (PLD) with embedded
例えばプログラマブル・ロジック・アレイ（PLA）、
プログラマブル・アレイ・ロジック（PAL）〔登録商標
名〕等のPLDにおいては、電気的にプログラム可能なROM
（EPROM）等のプログラム可能な不揮発性メモリ素子お
よびその記憶状態に応じて開閉成または信号選択を行う
プログラム可能なスイッチを用いて信号を入出力や内部
フィードバック等の論理接続を制御するマクロ・セルを
構成し、これにより種々の論理構成を実現している。For example, programmable logic array (PLA),
In PLDs such as programmable array logic (PAL) [registered trademark], electrically programmable ROM
Macro cell that controls logical connections such as input / output of signals and internal feedback by using programmable non-volatile memory elements such as (EPROM) and programmable switches that open / close or select signals according to their storage states And realizes various logical configurations.
PLDは、１個のICチップでどのような論理回路でも実
現できることを理想としているが、近年、その多種多様
な構成もしくは構造の違いにより製品がファミリー化
し、何十品種にも及んでいる。そこでこのような点に鑑
み、マクロ・セルを１個のチップ（PLD）に内蔵させ、
該１個のチップによって複数品種のチップに置き換えら
れるようにすることが提案されている。The ideal PLD is to realize any logic circuit with one IC chip, but in recent years, products have become a family due to the various configurations and differences in structure, and dozens of products are available. Therefore, in consideration of such a point, a macro cell is built in one chip (PLD),
It has been proposed that the one chip be replaced by a plurality of types of chips.
しかしながら従来形のマクロ・セルは、その構成が極
めて単純であって、多種多様の制御機能を実現すること
ができず、わずか数品種の置き換えを可能にする程度で
あた。そのため、従来形のマクロ・セルは長所よりも短
所の方が目につく。その一例は第５図に示される。However, the conventional macro cell has a very simple structure and cannot realize a wide variety of control functions, and only a few kinds of products can be replaced. As a result, the disadvantages of conventional macro cells outweigh the advantages. One example is shown in FIG.
第５図は従来形の一例としてのマクロ・セルの構成を
概略的に示したもので、同図の例示はアルテラ社製のEP
300に内蔵されているマクロ・セルの場合を示す。FIG. 5 schematically shows the configuration of a macro cell as an example of the conventional type, and the illustration of the figure is an EP manufactured by Altera.
The case of a macro cell built into the 300 is shown.
同図において、一点鎖線で示される部分51はマクロ・
セル、52はアンドアレイと積項線とオアアレイとを模式
的に示したもの、53はチップの入出力端子（以下、I/O
ピンと称する）、54はロー・アクティブの出力イネーブ
ル信号▲▼に応答するトライステートバッファ、55
はアンドアレイの一部を成すアンドゲート、56はアンド
アレイ側に信号をフィードバックする際にそのバッファ
リングを行うバッファ、をそれぞれ示す。マクロ・セル
51は主たる要素として、オアアレイの出力をラッチする
Ｄ型フリップフロップ57と、該フリップフロップの出力
またはオアアレイの出力のいずれかを選択して外部に出
力する出力選択回路58と、オアアレイの出力、フリップ
フロップの出力または外部からの入力のいずれかを選択
してアンドアレイ側にフィードバックするフィードバッ
ク選択回路59とから構成されている。In the figure, the portion 51 indicated by the one-dot chain line is a macro
A cell, 52 is a schematic diagram of an AND array, a product term line, and an OR array, and 53 is an input / output terminal (hereinafter, I / O) of a chip.
54) is a tri-state buffer responsive to a low active output enable signal ▲ ▼, 55
Is an AND gate forming a part of the AND array, and 56 is a buffer for buffering the signal when the signal is fed back to the AND array side. Macro cell
A main element 51 is a D-type flip-flop 57 that latches the output of the OR array, an output selection circuit 58 that selects either the output of the flip-flop or the output of the OR array and outputs it to the outside, and the output of the OR array and the flip-flop. A feedback selection circuit 59 which selects either the output of the amplifier or the input from the outside and feeds it back to the AND array side.
この構成によれば、I/Oピン53を双方向に利用した場
合、論理設計の如何によってはマクロ・セルからの出力
信号および外部からの入力信号の双方がアンドアレイ側
にフィードバックされてしまうという不都合が生じる。
そのため、例えば入力信号だけを論理に使いたい場合に
は、アンドゲート55を使用し、出力イネーブル信号▲
▼によりバッファ54を介して出力信号のフィードバッ
クを無視するように論理回路設計を行う必要がある。つ
まり、その分だけ設計の自由度が制限され、設計自体も
複雑になるという問題が生じる。According to this configuration, when the I / O pin 53 is used bidirectionally, both the output signal from the macro cell and the input signal from the outside are fed back to the AND array side depending on the logic design. Inconvenience occurs.
Therefore, for example, if you want to use only the input signal for logic, use AND gate 55 and output enable signal ▲
It is necessary to design the logic circuit so that the feedback of the output signal via the buffer 54 is ignored by ▼. That is, the degree of freedom in design is limited by that amount, and the design itself becomes complicated.
それ故、１個のICチップ（PLD）で可能な限りの多種
多様な論理回路を実現可能とするためには、従来形に見
られるマクロ・セルの短所をすべてカバーできるような
多くの機能を備えた新規のマクロ・セルをPLDに設ける
必要がある。Therefore, in order to realize a wide variety of logic circuits as much as possible with one IC chip (PLD), many functions that can cover all the disadvantages of the conventional macro cell can be covered. It is necessary to provide a new macro cell with PLD.
本発明は、上述した従来技術における課題に鑑み創作
されたもので、マクロ・セルの多機能化を図り、論理回
路設計の自由度を制限することなく種々の論理構成を実
現可能にするプログラマブル論理回路装置を提供するこ
とを目的としている。The present invention has been made in view of the above-mentioned problems in the prior art, and is a programmable logic which realizes various functions of a macro cell and can realize various logic configurations without limiting the degree of freedom of logic circuit design. It is intended to provide a circuit device.
上述した従来技術における課題は、アンド論理を実現
するアンドアレイ及び該アンドアレイの出力を受けてオ
ア論理を実現するオアアレイを有するセルアレイと、プ
ログラム可能な不揮発性メモリ素子を有する回路と、入
出力端子と、該入出力端子と前記オアアレイの間に接続
され、前記不揮発性メモリ素子に記憶されている内容に
応じて前記入出力端子に対する信号の入出力および前記
アンドアレイへの信号のフィードバックを制御する制御
回路ブロックとを具備し、該制御回路ブロックは、前記
オアアレイから２系統の出力信号を入力し、いずれか一
方の出力信号を第１のクロック信号に応答してラッチす
るプログラム可能な第１のレジスタと、前記不揮発性メ
モリ素子の記憶状態に応じて前記第１のレジスタの出力
信号及びその反転信号のいずれかを選択して出力するプ
ログラム可能な第１のスイッチ回路と、出力イネーブル
信号に応答して前記第１のスイッチ回路の出力端と前記
入出力端子の間を接続するか又は遮断するかを制御する
入出力切換え回路と、前記入出力端子からの入力信号及
び前記オアアレイからの２系統の出力信号のいずれか一
つの信号を第２のクロック信号に応答してラッチするプ
ログラム可能な第２のレジスタと、前記不揮発性メモリ
素子の記憶状態に応じて前記オアアレイからの２系統の
出力信号、前記第１のレジスタの出力信号、前記第２の
レジスタの出力信号及び前記入出力端子からの入力信号
のいずれか一つの信号を選択して前記アンドアレイへフ
ィードバックするプログラム可能な第２のスイッチ回路
とを有することを特徴とするプログラマブル論理回路装
置を提供することにより、解決される。The above-mentioned problems in the conventional technique include an AND array that implements AND logic, a cell array that includes an OR array that implements OR logic by receiving the output of the AND array, a circuit that includes a programmable nonvolatile memory element, and an input / output terminal. And is connected between the input / output terminal and the OR array, and controls input / output of a signal to / from the input / output terminal and feedback of a signal to the AND array in accordance with the contents stored in the nonvolatile memory element. A control circuit block, the control circuit block receiving two output signals from the OR array and latching one of the output signals in response to a first clock signal. A register, and an output signal of the first register and its inverted signal according to a storage state of the nonvolatile memory element. And a programmable first switch circuit for selecting and outputting any one of the two, and whether to connect or disconnect the output terminal of the first switch circuit and the input / output terminal in response to an output enable signal. And a programmable second input / output switching circuit for controlling the input / output terminal and a programmable second latch for latching one of the two input signals from the input / output terminal and the two output signals from the OR array in response to a second clock signal. Register and two output signals from the OR array according to the storage state of the nonvolatile memory element, the output signal of the first register, the output signal of the second register, and the input from the input / output terminal. A programmable second switch circuit for selecting any one of the signals and feeding it back to the AND array. By providing a table logic device, it is solved.
上述した構成によれば、オアアレイからの２系統の出
力信号を第１のクロック信号に応答して選択的にラッチ
する第１のレジスタとは別に、外部（入出力端子）から
の入力信号とオアアレイからの２系統の出力信号を第２
のクロック信号に応答して選択的にラッチする第２のレ
ジスタが設けられており、この第２のレジスタで外部か
らの入力信号がラッチされた場合、この外部からの入力
信号はアンドアレイへフィードバックされ得る。この
際、入出力切換え回路によって信号の入力または出力の
いずれかのモードが選択されるように制御がなされる。
つまり、信号の入力および出力、さらには出力信号のフ
ィードバックがそれぞれ独立に制御される。According to the above configuration, in addition to the first register that selectively latches the two-system output signals from the OR array in response to the first clock signal, the input signal from the outside (input / output terminal) and the OR array 2 output signals from the second
Is provided with a second register which selectively latches in response to the clock signal of the above, and when an input signal from the outside is latched by this second register, the input signal from the outside is fed back to the AND array. Can be done. At this time, the input / output switching circuit controls so as to select either the signal input mode or the signal output mode.
That is, the input and output of signals and the feedback of output signals are controlled independently.
従って、本発明における制御回路ブロックによれば、
オアアレイからの２系統の出力信号を、一方は外部へ出
力し、他方はアンドアレイへフィードバックすることが
できる。Therefore, according to the control circuit block of the present invention,
One of two output signals from the OR array can be output to the outside and the other can be fed back to the AND array.
また、オアアレイからの２系統の出力信号のうち一方
の出力信号（OR1とする）を第１のクロック信号のタイ
ミングで外部へ出力する一方で、この同じ信号OR1を第
２のクロック信号のタイミングでアンドアレイへフィー
ドバックすることもできる。Also, while one of the two output signals from the OR array (OR1) is output to the outside at the timing of the first clock signal, this same signal OR1 is output at the timing of the second clock signal. You can also give feedback to ANDRAY.
しかも、第１および第２のレジスタは共にプログラム
可能であり、用途に応じてそのレジスタの構成が選択さ
れ得るので、各レジスタの使用形態は従来形に比して格
段に拡張される。つまり、制御回路ブロックとしての多
機能化を図ることができる。Moreover, both the first and second registers are programmable, and the configuration of the registers can be selected according to the application. Therefore, the usage pattern of each register is significantly expanded as compared with the conventional type. That is, the control circuit block can be made multifunctional.
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。The details of other structural features and operations of the present invention will be described with reference to the accompanying drawings and embodiments described below.
第１図には本発明の一実施例としてのPLDの構成がブ
ロック的に示される。FIG. 1 is a block diagram showing the configuration of a PLD as an embodiment of the present invention.
まず第１図において、101〜10nはチップの入出力端子
（I/Oピン）を示し、該I/Oピンから入力された信号は入
出力バッファ11を介してマクロ・セル12に供給される。
マクロ・セル12は、この外部入力信号または内部で生成
されるフィードバック信号（後述）をフィードバック用
入力バッファ13を介してアンドアレイ14に供給する。ア
ンドアレイ14には入力バッファ15を介して２種類のクロ
ック信号CLK1およびCLK2が供給されており、アンドアレ
イ14の出力信号は積項線よりセンスアンプおよびドライ
バ16に供給され、ここで増幅されてオアアレイ17に供給
される。First, in FIG. 1, 10 1 to 10 n denote input / output terminals (I / O pins) of the chip, and signals input from the I / O pins are supplied to the macro cell 12 via the input / output buffer 11. To be done.
The macro cell 12 supplies this external input signal or a feedback signal (described later) generated internally to the AND array 14 via the feedback input buffer 13. Two kinds of clock signals CLK1 and CLK2 are supplied to the AND array 14 via the input buffer 15, and the output signal of the AND array 14 is supplied to the sense amplifier and driver 16 from the product term line and amplified there. It is supplied to the OR array 17.
オアアレイ17の出力信号は、センスアンプ18において
増幅された後マクロ・セル12に供給され、ここでフィー
ドバック信号と出力信号とに分離される。フィードバッ
ク信号は前述したようにフィードバック用入力バッファ
13を介してアンドアレイ14に供給され、一方、出力信号
は入出力バッファ11を介してI/Oピン101〜10nより外部
に出力される。また、マクロ・セル12には入力バッファ
15からのクロック信号CLK1,CLK2が供給されると共に、
センスアンプ18からのセット信号SETおよびクリア信号C
LRが供給されている。The output signal of the OR array 17 is amplified in the sense amplifier 18 and then supplied to the macro cell 12, where it is separated into a feedback signal and an output signal. The feedback signal is the input buffer for feedback as described above.
The signal is supplied to the AND array 14 via 13 while the output signal is output to the outside from the I / O pins 10 1 to 10 n via the input / output buffer 11. In addition, macro cell 12 has an input buffer.
The clock signals CLK1 and CLK2 from 15 are supplied,
Set signal SET and clear signal C from the sense amplifier 18
LR is supplied.
19はパワーオン・ロード回路であって、複数の不揮発
性メモリ素子（例えばEPROM）がマトリクス状に配置さ
れた不揮発性メモリ素子マトリクス（図示せず）を有し
ており、電源投入時に、このマトリクスに記憶されてい
る内容を読出してマクロ・セル12内のレジスタ（図示せ
ず）にロード（格納）する機能を有している。Reference numeral 19 is a power-on load circuit, which has a nonvolatile memory element matrix (not shown) in which a plurality of nonvolatile memory elements (for example, EPROM) are arranged in a matrix. It has a function of reading the content stored in the memory cell and loading (storing) it into a register (not shown) in the macro cell 12.
マクロ・セル12は、このレジスタに格納された内容に
応じて複数のスイッチの開閉成または信号選択の制御を
行い、それによって信号の入出力、内部フィードバック
等の論理接続を制御して種々の論理構成を実現する機能
を有している。The macro cell 12 controls opening / closing of a plurality of switches or control of signal selection according to the contents stored in this register, thereby controlling logic connections such as signal input / output, internal feedback, etc. It has the function of realizing the configuration.
次に、第１図におけるマクロ・セルの一構成例につい
て第２図を参照しながら説明する。Next, an example of the structure of the macro cell in FIG. 1 will be described with reference to FIG.
第２図において、10は入出力（I/O）ピン、20Aおよび
20Bはプログラム可能なフリップフロップ（FF）セルを
示し、該FFセルは、後述するようにJK型、Ｄ型またはＴ
型のいずれのFFにも対応可能に構成されている。30は出
力イネーブル信号▲▼を制御するためのＤ型FFであ
って、入力サイクルと出力サイクルの切換えを行うため
のものである。In FIG. 2, 10 is an input / output (I / O) pin, 20A and
Reference numeral 20B denotes a programmable flip-flop (FF) cell, which is a JK type, D type or T type cell as will be described later.
It is designed to be compatible with any type of FF. Reference numeral 30 denotes a D-type FF for controlling the output enable signal (), which is for switching between an input cycle and an output cycle.
21〜29、31、32および33はそれぞれユーザ側でプログ
ラム可能なスイッチ（SW）を示す。このうち、２入力型
スイッチ21〜29はそれぞれ、１ビットの制御信号C1〜C9
の論理レベルに応じて、入力端ａおよびｂに入力された
２つの信号のいずれか一方を選択して出力端ｃに出力す
る。また、３入力型スイッチ31は、２ビットの制御信号
C11およびC12の各論理レベルに応じて、入力端ａ〜ｃに
入力された３つの信号のいずれか一つの選択して出力端
ｄに出力する。３入力型スイッチ32は、２ビットの制御
信号C21およびC22の各論理レベルに応じて、入力端ａ〜
ｄに入力された４つの信号のいずれか一つを選択して出
力端ｅに出力する。さらに、７入力型スイッチ33は、３
ビットの制御信号C31〜C33の各論理レベルに応じて、入
力端ａ〜ｇに入力された７つの信号のいずれか一つを選
択して出力端ｈに出力する。Reference numerals 21 to 29, 31, 32 and 33 denote user programmable switches (SW). Of these, the 2-input switches 21 to 29 are respectively 1-bit control signals C1 to C9.
One of the two signals input to the input terminals a and b is selected according to the logic level of the above and is output to the output terminal c. In addition, the 3-input switch 31 has a 2-bit control signal.
According to each logic level of C11 and C12, one of the three signals input to the input terminals a to c is selected and output to the output terminal d. The 3-input type switch 32 receives the input terminals a to a according to each logic level of the 2-bit control signals C21 and C22.
Any one of the four signals input to d is selected and output to the output terminal e. Furthermore, the 7-input type switch 33 has 3
According to each logic level of the bit control signals C31 to C33, one of the seven signals input to the input terminals a to g is selected and output to the output terminal h.
さらに34は排他的オアゲート、35はインバータ、36は
トライステートバッファ、37はノアゲート、38は反転入
力型バッファ、39はバッファを示す。Further, 34 is an exclusive OR gate, 35 is an inverter, 36 is a tri-state buffer, 37 is a NOR gate, 38 is an inverting input type buffer, and 39 is a buffer.
本実施例ではマクロ・セル12に入力される信号とし
て、オアアレイ17から供給される２系統の出力信号OR1
およびOR2、入力バッファ15から供給される２系統のク
ロック信号CLK1およびCLK2、オアアレイ17から供給され
るロー・アクティブの出力イネーブル信号▲▼、セ
ンスアンプ18から供給されるセット信号SET、同じくセ
ンスアンプ18から供給されるクリア信号CLR、および、
入出力バッファ11を介して供給されるロー・アクティブ
の入力イネーブル信号▲▼が用いられる。In this embodiment, as the signal input to the macro cell 12, two output signals OR1 supplied from the OR array 17 are used.
And OR2, two clock signals CLK1 and CLK2 supplied from the input buffer 15, a low active output enable signal ▲ ▼ supplied from the OR array 17, a set signal SET supplied from the sense amplifier 18, and the same sense amplifier 18 Clear signal CLR supplied from
A low active input enable signal ▲ ▼ supplied via the input / output buffer 11 is used.
オアアレイ17の出力信号OR1は、排他的オアゲート34
の一方の入力端、スイッチ27の入力端ａ、スイッチ32の
入力端ａ、FFセル20Bの入力端Ｂ、およびスイッチ33の
入力端ａに供給される。一方、出力信号OR2は、排他的
オアゲート34の他方の入力端、FFセル20Aの入力端Ｂ、
スイッチ31の入力端ａ、およびスイッチ33の入力端ｂに
供給される。排他的オアゲート34の出力信号XORは、ス
イッチ27の入力端ｂ、スイッチ31の入力端ｂ、スイッチ
32の入力端ｂ、およびスイッチ33の入力端ｅに供給され
る。The output signal OR1 of the OR array 17 is the exclusive OR gate 34.
Is supplied to one input terminal, the input terminal a of the switch 27, the input terminal a of the switch 32, the input terminal B of the FF cell 20B, and the input terminal a of the switch 33. On the other hand, the output signal OR2 is supplied to the other input terminal of the exclusive OR gate 34, the input terminal B of the FF cell 20A,
It is supplied to the input end a of the switch 31 and the input end b of the switch 33. The output signal XOR of the exclusive OR gate 34 is the input terminal b of the switch 27, the input terminal b of the switch 31, the switch
It is supplied to the input end b of 32 and the input end e of the switch 33.
また、スイッチ21（22）の入力端ａ、ｂにはそれぞれ
クロック信号CLK1、CLK2が供給される。スイッチ21の出
力端ｃからはクロック信号CLKAが出力されてＤ型FF30の
入力端CKおよびFFセル20Aに供給され、一方、スイッチ2
2の出力端ｃからはクロック信号CLKBが出力されてFFセ
ル20Bに供給される。The clock signals CLK1 and CLK2 are supplied to the input terminals a and b of the switch 21 (22), respectively. The clock signal CLKA is output from the output terminal c of the switch 21 and supplied to the input terminal CK of the D-type FF 30 and the FF cell 20A, while the switch 2
The clock signal CLKB is output from the second output terminal c and supplied to the FF cell 20B.
オアアレイ17から出力される出力イネーブル信号OEb
は、Ｄ型FF30の入力端Ｄおよびスイッチ29の入力端ｂに
供給される。このＤ型FF30の出力端Ｑはスイッチ29の入
力端ａに接続され、該スイッチの出力端ｃはトライステ
ートバッファ36の制御端に接続されている。スイッチ23
および24の入力端ａにはそれぞれセット信号SETが供給
され、それぞれの入力端ｂは接地されている。スイッチ
23の出力端ｃからはセット信号SETAが出力されてFFセル
20Aに供給され、一方、スイッチ24の出力端ｃからはセ
ット信号SETBが出力されてFFセル20Bに供給される。ま
た、スイッチ25および26の入力端ａにはそれぞれクリア
信号CLRが供給され、それぞれの入力端ｂは接地されて
いる。スイッチ25の出力端ｃからはクリア信号CLRAが出
力されてFFセル20Aに供給され、一方、スイッチ26の出
力端ｃからはクリア信号CLRBが出力されてFFセル20Bに
供給される。Output enable signal OEb output from OR array 17
Is supplied to the input terminal D of the D-type FF 30 and the input terminal b of the switch 29. The output terminal Q of the D-type FF 30 is connected to the input terminal a of the switch 29, and the output terminal c of the switch is connected to the control terminal of the tristate buffer 36. Switch 23
The set signal SET is supplied to the input ends a of the input terminals 24 and 24, and the input terminal b is grounded. switch
The set signal SETA is output from the output terminal c of 23 and the FF cell
On the other hand, the set signal SETB is output from the output terminal c of the switch 24 and supplied to the FF cell 20B. Further, the clear signal CLR is supplied to the input ends a of the switches 25 and 26, and the respective input ends b are grounded. The clear signal CLRA is output from the output end c of the switch 25 and supplied to the FF cell 20A, while the clear signal CLRB is output from the output end c of the switch 26 and supplied to the FF cell 20B.
スイッチ27の出力端ｃはFFセル20Aの入力端Ａに接続
され、その出力端Ｑ（出力信号Q1）は、スイッチ32の入
力端ｃおよびスイッチ33の入力端ｃに接続されている。
スイッチ32の出力端ｅは、スイッチ28の入力端ａに接続
されると共に、インバータ35を介してスイッチ28の入力
端ｂに接続されている。スイッチ28の出力端ｃはトライ
ステートバッファ36を介してI/Oピン10に接続されてい
る。一方、スイッチ31の出力端ｄはFFセル20Bの入力端
Ａに接続され、その出力端Ｑ（出力信号Q2）はスイッチ
33の入力端ｄに接続されている。The output end c of the switch 27 is connected to the input end A of the FF cell 20A, and its output end Q (output signal Q1) is connected to the input end c of the switch 32 and the input end c of the switch 33.
The output end e of the switch 32 is connected to the input end a of the switch 28 and also connected to the input end b of the switch 28 via the inverter 35. The output terminal c of the switch 28 is connected to the I / O pin 10 via the tri-state buffer 36. On the other hand, the output end d of the switch 31 is connected to the input end A of the FF cell 20B, and its output end Q (output signal Q2) is the switch.
It is connected to the input terminal d of 33.
ノアゲート37の一方の入力端はI/Oピン10に接続さ
れ、他方の入力端にはロー・アクティブの入力イネーブ
ル信号▲▼が供給される。このノアゲートの出力信
号は、バッファ38を介し、スイッチ33の入力端Ｆに供給
されると共に、スイッチ31の入力端ｃに供給される。な
お、スイッチ33の入力端ｇは接地され、その出力端ｈ
は、バッファ39を介してアンドアレイ側に接続されてい
る。One input terminal of the NOR gate 37 is connected to the I / O pin 10, and the low active input enable signal ▲ ▼ is supplied to the other input terminal. The output signal of the NOR gate is supplied to the input terminal F of the switch 33 and the input terminal c of the switch 31 via the buffer 38. The input end g of the switch 33 is grounded, and its output end h
Are connected to the AND array side via a buffer 39.
次に、第２図におけるFFセルの構成例および接続例に
ついて第３図（ａ）〜（ｄ）を参照しながら説明する。Next, a configuration example and a connection example of the FF cell in FIG. 2 will be described with reference to FIGS. 3 (a) to 3 (d).
本実施例に用いられるFFセル（第３図（ａ）参照）
は、FF20aと、２入力型スイッチ20b,20cと、インバータ
20dとから構成される。スイッチ20b,20cの構成および作
用については第２図に示されるスイッチ21〜29と同様で
あるので、その説明は省略する。仮に、制御信号C1′お
よびC2′の各論理レベルが“L"レベルの時にそれぞれの
スイッチが入力ａを選択し、“H"レベルの時に入力ｂを
選択するものとすると、各制御信号C1′およびC2′の論
理レベルに応じて種々のFFが構成される。FF cell used in this embodiment (see FIG. 3 (a))
Is an FF20a, two-input switches 20b and 20c, and an inverter
Composed of 20d and. The switches 20b and 20c have the same configuration and operation as the switches 21 to 29 shown in FIG. If the respective control signals C1 'and C2' are at the "L" level, the respective switches select the input a, and if they are at the "H" level, the input b is selected. Various FFs are constructed according to the logic level of C2 'and C2'.
例えば、制御信号C1′が“H"レベルで制御信号C2′が
“L"レベルの時は、スイッチ20bにおいては入力ｂが選
択され、スイッチ20cにおいては入力ａが選択される。
従って、制御形態は第３図（ｂ）に示されるようにJK型
FFとなる。同様に、制御信号C1′が“L"レベルで制御信
号C2′が“H"レベルの時は、接続形態は第３図（ｃ）に
示されるようにＤ型FFとなる。また、制御信号C1′およ
びC2′が共に“L"レベルの時は、接続形態は第３図
（ｄ）に示されるようにＴ型FFとなる。For example, when the control signal C1 'is at "H" level and the control signal C2' is at "L" level, the switch 20b selects the input b and the switch 20c selects the input a.
Therefore, the control mode is JK type as shown in Fig. 3 (b).
It will be FF. Similarly, when the control signal C1 'is at "L" level and the control signal C2' is at "H" level, the connection form is a D-type FF as shown in FIG. 3 (c). When both control signals C1 'and C2' are at "L" level, the connection form is T-type FF as shown in FIG. 3 (d).
次に、第２図における２入力型スイッチの一構成例に
ついて第４図を参照しながら説明する。Next, one configuration example of the two-input type switch in FIG. 2 will be described with reference to FIG.
第４図において、40はインバータ、41,42,45および46
はｐチャネル型トランジスタ、43,44,47および48はｎチ
ャネル型トランジスタ、49はインバータ、ａおよびｂは
入力端（信号）、ｃは出力端（信号）、Ciは１ビットの
制御信号、をそれぞれ示す。トランジスタ41〜44、およ
び45〜48はそれぞれ、高位の電源ラインVccと低位の電
源ラインVssの間で直列に接続されている。トランジス
タ42,43のドレイン、およびトランジスタ46,47のドレイ
ンは共通にインバータ40を介して出力端ｃに接続されて
おり、トランジスタ42および43のゲートは共通に入力端
ａに接続され、一方、トランジスタ46および47のゲート
は共通に入力端ｂに接続されている。また、制御信号Ci
は、トランジスタ41および48のゲートに供給されると共
に、インバータ49を介してトランジスタ44および45のゲ
ートに供給されるようになっている。In FIG. 4, 40 is an inverter, 41, 42, 45 and 46.
Is a p-channel transistor, 43, 44, 47 and 48 are n-channel transistors, 49 is an inverter, a and b are input terminals (signals), c is output terminals (signals), and Ci is a 1-bit control signal. Shown respectively. The transistors 41 to 44 and 45 to 48 are respectively connected in series between the high power supply line Vcc and the low power supply line Vss. The drains of the transistors 42 and 43 and the drains of the transistors 46 and 47 are commonly connected to the output terminal c via the inverter 40, and the gates of the transistors 42 and 43 are commonly connected to the input terminal a, while the transistors The gates of 46 and 47 are commonly connected to the input terminal b. In addition, the control signal Ci
Is supplied to the gates of the transistors 41 and 48, and is also supplied to the gates of the transistors 44 and 45 via the inverter 49.
第４図の構成において制御信号Ciを“L"レベルまたは
“H"レベルに設定することにより、入力ａまたはｂのい
ずれか一方のみが選択され、出力ｃとなる。By setting the control signal Ci to "L" level or "H" level in the configuration of FIG. 4, only one of the inputs a and b is selected and becomes the output c.
（１）制御信号Ciが“L"レベルの時 この時、トランジスタ41はオン状態、トランジスタ48
はオフ状態となり、一方、インバータ49の出力信号は
“H"レベルであるので、トランジスタ44はオン状態、ト
ランジスタ45はオフ状態となる。つまりこの場合には、
トランジスタ46および47の出力側はフローティング状態
となるので、入力信号ｂは無効となり、入力信号ａが有
効となる。(1) When the control signal Ci is at “L” level At this time, the transistor 41 is in the ON state and the transistor 48 is
Is turned off, while the output signal of the inverter 49 is at "H" level, the transistor 44 is turned on and the transistor 45 is turned off. So in this case,
Since the output sides of the transistors 46 and 47 are in a floating state, the input signal b becomes invalid and the input signal a becomes valid.
従って、入力信号ａが“L"レベルの時はトランジスタ
42がオンし、それによってインバータ40の入力端は“H"
レベルとなり、出力端ｃはほぼVssのレベル、つまり
“L"レベルとなる。逆に、入力信号ａが“H"レベルの時
はトランジスタ43がオンし、それによって出力端ｃはほ
ぼVccのレベル、つまり“H"レベルとなる。Therefore, when the input signal a is "L" level, the transistor
42 is turned on, so that the input terminal of the inverter 40 is "H".
The output terminal c becomes a level of approximately Vss, that is, an "L" level. On the contrary, when the input signal a is at "H" level, the transistor 43 is turned on, so that the output terminal c becomes almost Vcc level, that is, "H" level.
（２）制御信号Ciが“H"レベルの時 この時、各トランジスタのオン・オフ状態は、制御信
号Ciが“L"レベルの時と逆になる。つまり、入力信号ａ
は無効となり、入力信号ｂが有効となる。従って、入力
信号ｂが“L"レベルの時はトランジスタ46がオンし、そ
れによって出力端ｃはほぼVssのレベル（“L"レベル）
となり、入力信号ｂが“H"レベルの時はトランジスタ47
がオンし、それによって出力端ｃはほぼVccのレベル
（“H"レベル）となる。(2) When the control signal Ci is at "H" level At this time, the on / off state of each transistor is opposite to that when the control signal Ci is at "L" level. That is, the input signal a
Becomes invalid and the input signal b becomes valid. Therefore, when the input signal b is at "L" level, the transistor 46 is turned on, so that the output terminal c is almost at the Vss level ("L" level).
When the input signal b is "H" level, the transistor 47
Is turned on, so that the output terminal c becomes almost Vcc level (“H” level).
上述した実施例によれば、出力信号用のFFセル20Aと
は別に、入力およびフィードバック用のFFセル20Bが設
けられており、且つ、Ｄ型FF30、スイッチ２およびトラ
イステートバッファ36により信号の入力または出力のい
ずれかのモードが選択されているので、信号の入力およ
び出力、さらには出力信号のフィードバックがそれぞれ
独立に制御される。さらに、FFセル20A,20Bは共に用途
に応じてJK型、Ｄ型あるいはＴ型のFFに変更自在である
ので、従来形に比して、マクロ・セル全体としての機能
を格段に拡張することが可能となる。According to the above-described embodiment, the input and feedback FF cells 20B are provided in addition to the output signal FF cells 20A, and the D-type FF 30, the switch 2 and the tri-state buffer 36 input signals. Since either the output mode or the output mode is selected, the input and output of the signal and the feedback of the output signal are independently controlled. Furthermore, since both FF cells 20A and 20B can be changed to JK type, D type or T type FF according to the application, the function of the macro cell as a whole can be significantly expanded compared to the conventional type. Is possible.
また、排他的オアゲート34の出力を利用することがで
きるので、積項線の数を増すことなく論理回路設計の自
由度を増大することができる。Further, since the output of the exclusive OR gate 34 can be used, the degree of freedom in designing a logic circuit can be increased without increasing the number of product term lines.
さらに、クロック信号は２系統（CLK1,CLK2）準備さ
れているので、入力信号のラッチと出力信号のラッチを
同時に行う時、異なる位相で出力する時などに有効とな
る。Further, since the clock signals are prepared in two systems (CLK1 and CLK2), it is effective when the input signal and the output signal are latched at the same time, or when they are output in different phases.
また、FFセル20A,20Bのそれぞれに対し、セット信号S
ETA,SETB、クリア信号CLRA,CLRBを供給するか否かは、
スイッチ23〜26を適宜選択することにより自由に設定で
きる。In addition, for each of the FF cells 20A and 20B, the set signal S
Whether to supply ETA, SETB and clear signals CLRA, CLRB depends on
It can be freely set by appropriately selecting the switches 23 to 26.
以上説明したように本発明のプログラマブル論理回路
装置によれば、比較的簡易構成でありながらマクロ・セ
ルの多機能化を図ることができ、それによって論理回路
設計の自由度を制限することなく種々の論理構成を実現
することができる。As described above, according to the programmable logic circuit device of the present invention, it is possible to realize a macro cell with multiple functions while having a relatively simple structure, and thereby various types of logic circuits can be designed without restricting the degree of freedom. The logical configuration of can be realized.
第１図は本発明の一実施例としてのPLDの全体的な構成
を示すブロック図、 第２図は第１図におけるマクロ・セルの一構成例を示す
回路図、 第３図（ａ）〜（ｄ）は第２図におけるFFセルの回路構
成例と各種接続例を示す図、 第４図は第２図における２入力型スイッチの一構成例を
示す回路図、 第５図は従来形の一例としてのマクロ・セルの構成を概
略的に示した回路図、 である。 （符号の説明） 10,101〜10n……入出力端子（I/O・ピン）、 12……制御回路ブロック（マクロ・セル）、 20A,20B……レジスタ（FFセル）、 20b,20c,21〜29,31〜33……スイッチ（SW）、 30……Ｄ型フリップフロップ（FF）、 34……排他的オアゲート、 36……トライステートバッファ、 OR1,OR2……セルアレイの出力信号、 Q1,Q2……FFセルの出力信号、 XOR……排他的オアゲートの出力信号、 CLK1,CLK2,CLKA,CLKB……クロック信号、 SET,SETA,SETB……セット信号、 CLR,CLRA,CLRB……クリア信号。FIG. 1 is a block diagram showing the overall configuration of a PLD as an embodiment of the present invention, FIG. 2 is a circuit diagram showing an example of the configuration of the macro cell shown in FIG. 1, and FIG. (D) is a diagram showing a circuit configuration example of the FF cell and various connection examples in FIG. 2, FIG. 4 is a circuit diagram showing a configuration example of the two-input type switch in FIG. 2, and FIG. 5 is a conventional type. FIG. 3 is a circuit diagram schematically showing the configuration of a macro cell as an example. (Description of symbols) 10,10 1 to 10 n ...... Input / output terminals (I / O pins), 12 ...... Control circuit block (macro cell), 20A, 20B ...... Register (FF cell), 20b, 20c, 21-29,31-33 …… Switch (SW), 30 …… D flip-flop (FF), 34 …… Exclusive OR gate, 36 …… Tri-state buffer, OR1, OR2 …… Cell array output signal , Q1, Q2 …… FF cell output signal, XOR …… Exclusive OR gate output signal, CLK1, CLK2, CLKA, CLKB …… Clock signal, SET, SETA, SETB …… Set signal, CLR, CLRA, CLRB… … Clear signal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新林 幸司 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴイエルエスアイ株式会社内 (72)発明者 中岡 康広 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴイエルエスアイ株式会社内 (56)参考文献 特開 昭62−64124（ＪＰ，Ａ) 特開 昭62−114327（ＪＰ，Ａ) 特開 昭63−23419（ＪＰ，Ａ) 特開 昭63−13518（ＪＰ，Ａ) 特開 昭57−132426（ＪＰ，Ａ) 特開 昭62−144416（ＪＰ，Ａ) 特開 昭63−30934（ＪＰ，Ａ) 米国特許4422072（ＵＳ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Koji Shinbayashi 2-1844, Kozoji-cho, Kasugai-shi, Aichi Prefecture Fujitsu Viel SII Co., Ltd. (72) Inventor Yasuhiro Nakaoka 2-844, Kozoji-cho, Kasugai-shi, Aichi (2) Within Fujitsu VSI Ltd. (56) Reference JP 62-64124 (JP, A) JP 62-114327 (JP, A) JP 63-23419 (JP, A) JP 63 -13518 (JP, A) JP-A-57-132426 (JP, A) JP-A-62-144416 (JP, A) JP-A-63-30934 (JP, A) US Patent 4422072 (US, A)
Claims (2)
及び該アンドアレイの出力を受けてオア論理を実現する
オアアレイ（17）を有するセルアレイと、プログラム可
能な不揮発性メモリ素子を有する回路（19）と、入出力
端子と、該入出力端子と前記オアアレイの間に接続さ
れ、前記不揮発性メモリ素子に記憶されている内容に応
じて前記入出力端子に対する信号の入出力および前記ア
ンドアレイへの信号のフィードバックを制御する制御回
路ブロック（12）とを具備し、 該制御回路ブロックは、 前記オアアレイから２系統の出力信号（OR1,OR2）を入
力し、いずれか一方の出力信号を第１のクロック信号
（CLKA）に応答してラッチするプログラム可能な第１の
レジスタ（20A）と、 前記不揮発性メモリ素子の記憶状態に応じて前記第１の
レジスタの出力信号及びその反転信号のいずれかを選択
して出力するプログラム可能な第１のスイッチ回路（3
2,28）と、 出力イネーブル信号（OE）に応答して前記第１のスイッ
チ回路の出力端と前記入出力端子の間を接続するか又は
遮断するかを制御する入出力切換え回路（30,29,36）
と、 前記入出力端子からの入力信号及び前記オアアレイから
の２系統の出力信号のいずれか一つの信号を第２のクロ
ック信号（CLKB）に応答してラッチするプログラム可能
な第２のレジスタ（20B）と、 前記不揮発性メモリ素子の記憶状態に応じて前記オアア
レイからの２系統の出力信号（OR1,OR2）、前記第１の
レジスタの出力信号（Q1）、前記第２のレジスタの出力
信号（Q2）及び前記入出力端子からの入力信号のいずれ
か一つの信号を選択して前記アンドアレイへフィードバ
ックするプログラム可能な第２のスイッチ回路（33）と
を有することを特徴とするプログラマブル論理回路装
置。1. An AND array (14) for implementing AND logic.
And a cell array having an OR array (17) for realizing an OR logic by receiving the output of the AND array, a circuit (19) having a programmable non-volatile memory element, an input / output terminal, the input / output terminal and the OR array. And a control circuit block (12) for controlling input / output of signals to / from the input / output terminals and feedback of signals to the AND array according to the contents stored in the nonvolatile memory element. The control circuit block receives the two output signals (OR1, OR2) from the OR array and latches one of the output signals in response to the first clock signal (CLKA). No. 1 register (20A) and either the output signal of the first register or its inverted signal is selected and output according to the storage state of the nonvolatile memory element. First switch circuit (3 programmable to
2, 28) and an input / output switching circuit (30, 30) for controlling whether to connect or disconnect the output terminal of the first switch circuit and the input / output terminal in response to an output enable signal (OE). 29,36)
And a programmable second register (20B) for latching either one of the input signal from the input / output terminal and the two output signals from the OR array in response to a second clock signal (CLKB). ), An output signal (OR1, OR2) of two systems from the OR array, an output signal (Q1) of the first register, and an output signal (Q1) of the second register according to the storage state of the nonvolatile memory element. Q2) and a programmable second switch circuit (33) for selecting one of the input signals from the input / output terminals and feeding it back to the AND array. Programmable logic circuit device. ..
（OR1,OR2）に応答して排他的論理和を演算する回路（3
4）をさらに具備し、該排他的論理和の信号（XOR）が前
記第１のレジスタ、第１のスイッチ回路、第２のレジス
タおよび第２のスイッチ回路に入力されるよう構成され
ている、請求項１記載のプログラマブル論理回路装置。2. A circuit (3) for calculating an exclusive OR in response to two output signals (OR1, OR2) from the OR array.
4) is further provided, and the exclusive OR signal (XOR) is input to the first register, the first switch circuit, the second register and the second switch circuit, The programmable logic circuit device according to claim 1.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126014A JP2548301B2 (en) | 1988-05-25 | 1988-05-25 | Programmable logic circuit device |
| DE68920908T DE68920908T2 (en) | 1988-05-25 | 1989-05-24 | Programmable logic device. |
| EP89305267A EP0343968B1 (en) | 1988-05-25 | 1989-05-24 | Programmable logic device |
| KR898906961A KR930000971B1 (en) | 1988-05-25 | 1989-05-24 | Programmable logic device |
| US07/672,134 US5053646A (en) | 1988-05-25 | 1991-03-19 | Programmable logic device having expanded logic capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126014A JP2548301B2 (en) | 1988-05-25 | 1988-05-25 | Programmable logic circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296818A JPH01296818A (en) | 1989-11-30 |
| JP2548301B2 true JP2548301B2 (en) | 1996-10-30 |
Family
ID=14924591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126014A Expired - Lifetime JP2548301B2 (en) | 1988-05-25 | 1988-05-25 | Programmable logic circuit device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5053646A (en) |
| EP (1) | EP0343968B1 (en) |
| JP (1) | JP2548301B2 (en) |
| KR (1) | KR930000971B1 (en) |
| DE (1) | DE68920908T2 (en) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053647A (en) * | 1989-07-17 | 1991-10-01 | Fuji Photo Film Co., Ltd. | Programmable logic array having feedback flip-flops connected between a product array's inputs and its outputs |
| US5121006A (en) * | 1991-04-22 | 1992-06-09 | Altera Corporation | Registered logic macrocell with product term allocation and adjacent product term stealing |
| US5220214A (en) * | 1991-04-22 | 1993-06-15 | Altera Corporation | Registered logic macrocell with product term allocation and adjacent product term stealing |
| US5384499A (en) * | 1991-04-25 | 1995-01-24 | Altera Corporation | High-density erasable programmable logic device architecture using multiplexer interconnections |
| US5861760A (en) | 1991-04-25 | 1999-01-19 | Altera Corporation | Programmable logic device macrocell with improved capability |
| US5130574A (en) * | 1991-05-06 | 1992-07-14 | Lattice Semiconductor Corporation | Programmable logic device providing product term sharing and steering to the outputs of the programmable logic device |
| US5270587A (en) * | 1992-01-06 | 1993-12-14 | Micron Technology, Inc. | CMOS logic cell for high-speed, zero-power programmable array logic devices |
| US5350954A (en) * | 1993-03-29 | 1994-09-27 | Altera Corporation | Macrocell with flexible product term allocation |
| FR2716759B1 (en) * | 1994-02-28 | 1996-04-05 | Sgs Thomson Microelectronics | Optimized operand formatting stage. |
| US5689195A (en) * | 1995-05-17 | 1997-11-18 | Altera Corporation | Programmable logic array integrated circuit devices |
| US5781031A (en) * | 1995-11-21 | 1998-07-14 | International Business Machines Corporation | Programmable logic array |
| US5848285A (en) * | 1995-12-26 | 1998-12-08 | Cypress Semiconductor Corporation | Macrocell having a dual purpose input register for use in a logic device |
| US5982193A (en) * | 1997-12-22 | 1999-11-09 | Vantis Corporation | Input/output block (IOB) connections to MaxL lines, nor lines and dendrites in FPGA integrated circuits |
| JP4206203B2 (en) * | 1999-03-04 | 2009-01-07 | アルテラ コーポレイション | Interconnection of programmable logic integrated circuit devices and input / output resources |
| US7248597B2 (en) | 2001-05-02 | 2007-07-24 | Nvidia Corporation | General purpose input/output controller |
| JP2003338750A (en) * | 2002-05-20 | 2003-11-28 | Nec Electronics Corp | General-purpose logic cell, general-purose logic cell array using same, and asic using the general-purpose logic cell array |
| US7796464B1 (en) | 2003-06-27 | 2010-09-14 | Cypress Semiconductor Corporation | Synchronous memory with a shadow-cycle counter |
| JP2005064701A (en) * | 2003-08-08 | 2005-03-10 | Rohm Co Ltd | Clock input/output device |
| US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
| JP2012191455A (en) | 2011-03-10 | 2012-10-04 | Toshiba Corp | Semiconductor integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4422072A (en) | 1981-07-30 | 1983-12-20 | Signetics Corporation | Field programmable logic array circuit |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4124899A (en) * | 1977-05-23 | 1978-11-07 | Monolithic Memories, Inc. | Programmable array logic circuit |
| US4578771A (en) * | 1980-12-29 | 1986-03-25 | International Business Machines Corporation | Dynamically reprogrammable array logic system |
| US4609986A (en) * | 1984-06-14 | 1986-09-02 | Altera Corporation | Programmable logic array device using EPROM technology |
| US4684830A (en) * | 1985-03-22 | 1987-08-04 | Monolithic Memories, Inc. | Output circuit for a programmable logic array |
| US4758746A (en) * | 1985-08-12 | 1988-07-19 | Monolithic Memories, Inc. | Programmable logic array with added array of gates and added output routing flexibility |
| US4763020B1 (en) * | 1985-09-06 | 1997-07-08 | Ricoh Kk | Programmable logic device having plural programmable function cells |
| JPS6264124A (en) * | 1985-09-13 | 1987-03-23 | Ricoh Co Ltd | programmable logic devices |
| US4771285A (en) * | 1985-11-05 | 1988-09-13 | Advanced Micro Devices, Inc. | Programmable logic cell with flexible clocking and flexible feedback |
| US4758747A (en) * | 1986-05-30 | 1988-07-19 | Advanced Micro Devices, Inc. | Programmable logic device with buried registers selectively multiplexed with output registers to ports, and preload circuitry therefor |
| EP0428503B1 (en) * | 1985-12-06 | 1995-09-20 | Advanced Micro Devices, Inc. | Programmable logic device with programmable output selection means |
| JPS6323419A (en) * | 1986-07-15 | 1988-01-30 | Ricoh Co Ltd | programmable logic devices |
| US4983959A (en) * | 1986-10-01 | 1991-01-08 | Texas Instruments Incorporated | Logic output macrocell |
| JPS63260319A (en) * | 1987-04-17 | 1988-10-27 | Ricoh Co Ltd | logic integrated circuit device |
| JPS6478023A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Programmable logic device |
| DE3871889T2 (en) * | 1987-10-02 | 1992-12-24 | Kawasaki Steel Co | PROGRAMMABLE INPUT / OUTPUT SWITCHING. |
-
1988
- 1988-05-25 JP JP63126014A patent/JP2548301B2/en not_active Expired - Lifetime
-
1989
- 1989-05-24 EP EP89305267A patent/EP0343968B1/en not_active Expired - Lifetime
- 1989-05-24 KR KR898906961A patent/KR930000971B1/en not_active Expired - Fee Related
- 1989-05-24 DE DE68920908T patent/DE68920908T2/en not_active Expired - Fee Related
-
1991
- 1991-03-19 US US07/672,134 patent/US5053646A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4422072A (en) | 1981-07-30 | 1983-12-20 | Signetics Corporation | Field programmable logic array circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0343968B1 (en) | 1995-02-01 |
| EP0343968A3 (en) | 1990-10-31 |
| KR930000971B1 (en) | 1993-02-11 |
| US5053646A (en) | 1991-10-01 |
| EP0343968A2 (en) | 1989-11-29 |
| DE68920908D1 (en) | 1995-03-16 |
| KR890017881A (en) | 1989-12-18 |
| JPH01296818A (en) | 1989-11-30 |
| DE68920908T2 (en) | 1995-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2548301B2 (en) | Programmable logic circuit device | |
| US5357153A (en) | Macrocell with product-term cascade and improved flip flop utilization | |
| US5300830A (en) | Programmable logic device macrocell with an exclusive feedback and exclusive external input lines for registered and combinatorial modes using a dedicated product term for control | |
| US4903223A (en) | Programmable logic device with programmable word line connections | |
| US5121006A (en) | Registered logic macrocell with product term allocation and adjacent product term stealing | |
| US5352940A (en) | Ram convertible look-up table based macrocell for PLDs | |
| US5341044A (en) | Flexible configuration logic array block for programmable logic devices | |
| US5835998A (en) | Logic cell for programmable logic devices | |
| US4918641A (en) | High-performance programmable logic device | |
| US5231312A (en) | Integrated logic circuit with functionally flexible input/output macrocells | |
| US5386155A (en) | Apparatus and method for selecting polarity and output type in a programmable logic device | |
| US5719516A (en) | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal | |
| JPH0431446B2 (en) | ||
| US5621338A (en) | High speed configuration independent programmable macrocell | |
| US5302866A (en) | Input circuit block and method for PLDs with register clock enable selection | |
| US5384500A (en) | Programmable logic device macrocell with an exclusive feedback and an exclusive external input line for a combinatorial mode and accommodating two separate programmable or planes | |
| US5298803A (en) | Programmable logic device having low power microcells with selectable registered and combinatorial output signals | |
| US5440247A (en) | Fast CMOS logic with programmable logic control | |
| US5324998A (en) | Zero power reprogrammable flash cell for a programmable logic device | |
| US5079450A (en) | Self-latching logic gate for use in programmable logic array circuits | |
| USRE37577E1 (en) | High speed configuration independent programmable macrocell | |
| US6707315B2 (en) | Registered logic macrocell with product term allocation and adjacent product term stealing | |
| JPH07159498A (en) | Method for constituting constitution control system, constitution control unit and fpga and method for receiving data existing on connecting line | |
| JPH08501911A (en) | Logic cell for field programmable gate array with optional input inverter | |
| WO1994003978A1 (en) | Logic cell for field programmable gate array having optional internal feedback and optional cascade |