JP2019053796A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速に動作することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１ワード線に接続された第１及び第２メモリセルと、第１及び第２トランジスタをそれぞれ含む第１及び第２センスアンプと、第１メモリセル及び第１トランジスタ間と第２メモリセル及び第２トランジスタ間とをそれぞれ接続する第１及び第２ビット線とを含む。読み出し動作において、第１及び第２センスアンプがデータを判定する際に、第１及び第２トランジスタのゲートには第１電圧が印加される。ワード線には、読み出し電圧が印加される前に読み出し電圧よりも高い第２電圧が印加される。ワード線に第２電圧が印加されている期間中に、第１トランジスタのゲートには第１電圧よりも高い第３電圧が印加され、第２トランジスタのゲートに印加される電圧は第３電圧よりも低い。【選択図】図５

Description

実施形態は半導体記憶装置に関する。

メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。

特開２００２−０７４９６０号公報

高速に動作することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１及び第２メモリセルと、第１ワード線と、第１及び第２センスアンプと、第１及び第２ビット線とを含む。第１ワード線は、第１及び第２メモリセルに接続される。第１及び第２センスアンプは第１及び第２トランジスタをそれぞれ含む。第１ビット線は、第１メモリセルと第１トランジスタとの間を接続する。第２ビット線は、第２メモリセルと第２トランジスタとの間を接続する。読み出し動作において、第１及び第２センスアンプがそれぞれ第１及び第２メモリセルに記憶されたデータを判定する際に、第１及び第２トランジスタのゲートには第１電圧が印加される。第１ワード線には、読み出し電圧が印加される直前に、読み出し電圧よりも高い第２電圧が印加される。第１ワード線に第２電圧が印加されている期間中に、第１トランジスタのゲートには第１電圧よりも高い第３電圧が印加され、第２トランジスタのゲートには第３電圧よりも低い第４電圧が印加される。

第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイの構成例を示す回路図。 第１実施形態に係る半導体記憶装置に含まれたメモリセルトランジスタの閾値分布及びデータの割り付けの一例を示す図。 第１実施形態に係る半導体記憶装置に含まれたロウデコーダモジュールの詳細な構成例を示すブロック図。 第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの構成例を示す回路図。 第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイの平面レイアウトの一例を示す図。 図７に示すＶＩＩＩ−ＶＩＩＩに沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイ及びロウデコーダモジュールの断面構造の一例を示す図。 第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの断面構造の一例を示す図。 第１実施形態に係る半導体記憶装置における読み出し動作の一例を示すテーブル。 第１実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第１実施形態の比較例における読み出し動作の波形の一例を示す図。 第２実施形態に係る半導体記憶装置に含まれたメモリセルアレイ及びロウデコーダモジュールの詳細な構成例を示すブロック図。 第２実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの構成例を示す回路図。 第２実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの断面構造の一例を示す図。 第２実施形態に係る半導体記憶装置における読み出し動作の一例をテーブル。 第３実施形態に係る半導体記憶装置に含まれたメモリセルアレイ及びロウデコーダモジュールの詳細な構成例を示すブロック図。 第３実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 第３実施形態に係る半導体記憶装置における読み出し動作の一例をテーブル。 第３実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第４実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 第４実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの断面構造の一例を示す図。 第４実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第５実施形態に係る半導体記憶装置に含まれたメモリセルアレイ及びロウデコーダモジュールの詳細な構成例を示すブロック図。 第５実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 第５実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第６実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの構成例を示す回路図。 第６実施形態に係る半導体記憶装置における読み出し動作の一例をテーブル。 第１実施形態の変形例に係る半導体記憶装置における読み出し動作の波形の一例を示す図。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、同じ文字及び数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字及び数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字及び数字のみを含んだ参照符号により参照される。

［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。

［１−１］構成
［１−１−１］半導体記憶装置１０の全体構成
図１は、第１実施形態に係る半導体記憶装置１０の全体構成の一例を示すブロック図である。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダモジュール１２Ａ及び１２Ｂ、センスアンプモジュール１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９を備えている。

メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を含んでいる。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、例えばＭＬＣ（Multi-Level Cell）方式を適用することにより、各メモリセルに２ビット以上のデータを記憶させることが出来る。

ロウデコーダモジュール１２Ａ及び１２Ｂは、アドレスレジスタ１５Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択することが出来る。そしてロウデコーダモジュール１２Ａ及び１２Ｂは、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送することが出来る。ロウデコーダモジュール１２Ａ及び１２Ｂの詳細については後述する。

センスアンプモジュール１３は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送することが出来る。

入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、外部のコントローラとの間で送受信することが出来る。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴをセンスアンプモジュール１３に転送し、センスアンプモジュール１３から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。

レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含んでいる。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたブロックアドレス、カラムアドレス、及びページアドレスは、それぞれロウデコーダモジュール１２、センスアンプモジュール１３、及び電圧生成回路１９で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。

ロジックコントローラ１６は、外部のコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御することが出来る。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して命令する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。

シーケンサ１７は、コマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御することが出来る。例えば、シーケンサ１７は、ロウデコーダモジュール１２、センスアンプモジュール１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。

レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知する信号である。

電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３等に供給することが出来る。例えば電圧生成回路１９は、アドレスレジスタ１５Ｂに保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。

［１−１−２］メモリセルアレイ１１の構成
図２は、第１実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１の構成例を示す回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫにおける詳細な回路構成の一例を示している。図２に示すようにブロックＢＬＫは、例えばストリングユニットＳＵ０〜ＳＵ３を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の自然数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に記憶することが出来る。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。尚、以下の説明では、ストリングユニットＳＵ毎に共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを“ページ”と称する。従って、１つのメモリセルトランジスタＭＴに２ビットデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、２ページデータを記憶する。

選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一のカラムアドレスに対応するＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。ストリングユニットＳＵ０〜ＳＵ３に含まれた選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲート線ＳＧＳに共通接続されている。

以上で説明したメモリセルアレイ１１の回路構成において、ワード線ＷＬ０〜ＷＬ７は、ブロックＢＬＫ毎に設けられている。ビット線ＢＬ０〜ＢＬｍは、複数のブロックＢＬＫ間で共有されている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。尚、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とはあくまで一例であり、任意の個数に設計することが出来る。ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。

また、以上で説明したメモリセルアレイ１１の回路構成において、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの閾値電圧によって形成される閾値分布は、例えば図３に示すものとなる。図３は、１つのメモリセルトランジスタＭＴが２ビットデータを記憶する場合の閾値分布、読み出し電圧、及びデータの割り付けの一例を示し、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。

図３に示すように複数のメモリセルトランジスタＭＴは、記憶する２ビットデータに基づいて４つの閾値分布を形成する。この４個の閾値分布のことを、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと称する。ＭＬＣ方式では、例えば“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルにそれぞれ“１０（Lower、Upper)”データ、“１１”データ、“０１”データ、及び“００”データが割り当てられる。

そして、以上で説明した閾値分布において、隣り合う閾値分布の間にそれぞれ読み出し電圧が設定される。例えば、読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定され、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルの閾値分布に含まれるのか“Ａ”レベル以上の閾値分布に含まれるのかを判定する動作に使用される。その他の読み出し電圧ＢＲ及びＣＲも、読み出し電圧ＡＲと同様に設定される。最も高い閾値分布における最大の閾値電圧よりも高い電圧には、読み出しパス電圧Ｖreadが設定される。読み出しパス電圧Ｖreadがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

尚、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、メモリセルトランジスタＭＴの閾値分布に対するデータの割り当てとはあくまで一例であり、これに限定されない。例えば、１ビット又は３ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されても良いし、その他の様々なデータの割り当てが各閾値分布に対して適用されても良い。

［１−１−３］ロウデコーダモジュール１２の構成
図４は、第１実施形態に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２Ａ及び１２Ｂの詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係を示している。図４に示すように、ロウデコーダモジュール１２Ａは複数のロウデコーダＲＤＡを含み、ロウデコーダモジュール１２Ｂは複数のロウデコーダＲＤＢを含んでいる。

複数のロウデコーダＲＤＡは、偶数ブロック（例えばＢＬＫ０、ＢＬＫ２、…）にそれぞれ対応して設けられ、複数のロウデコーダＲＤＢは、奇数ブロック（例えばＢＬＫ１、ＢＬＫ３、…）にそれぞれ対応して設けられている。具体的には、例えばブロックＢＬＫ０及びＢＬＫ２にはそれぞれ異なるロウデコーダＲＤＡが関連付けられ、ブロックＢＬＫ１及びＢＬＫ３にはそれぞれ異なるロウデコーダＲＤＢが関連付けられている。

各ブロックＢＬＫには、ロウデコーダＲＤＡ及びＲＤＢのいずれか一方を介して電圧生成回路１９から供給された電圧が印加される。ロウデコーダＲＤＡは、偶数ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の一方側から電圧を印加し、ロウデコーダＲＤＢは、奇数ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の他方側から電圧を印加する。そして、図４に示すように、以上で説明した構成に対して領域ＡＲ１及びＡＲ２が定義されている。

領域ＡＲ１及びＡＲ２は、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）においてメモリセルアレイ１１を分割して定義された領域であり、領域ＡＲ１がワード線ＷＬの延伸方向の一方側の領域に対応し、領域ＡＲ２がワード線ＷＬの延伸方向の他方側の領域に対応している。メモリセルアレイ１１は、領域ＡＲ１においてロウデコーダモジュール１２Ａが接続され、領域ＡＲ２においてロウデコーダモジュール１２Ｂが接続されている。以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤＡ又はＲＤＢが接続された領域から近い領域を“Ｎｅａｒ”、遠い領域を“Ｆａｒ”と称する。つまり、例えばブロックＢＬＫ０では、領域ＡＲ１がＮｅａｒ側に対応し、領域ＡＲ２がＦａｒ側に対応する。同様に、ブロックＢＬＫ１では、領域ＡＲ２がＮｅａｒ側に対応し、領域ＡＲ１がＦａｒ側に対応する。

［１−１−４］センスアンプモジュール１３及び電圧生成回路１９の構成
図５は、第１実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。図５に示すように、センスアンプモジュール１３は複数のセンスアンプグループＳＡＧを含み、電圧生成回路１９はＢＬＣドライバＤＲ１及びＤＲ２を含んでいる。

センスアンプグループＳＡＧは、例えばビット線ＢＬの延伸方向に沿って配列したセンスアンプユニットＳＡＵ０〜ＳＡＵ７を含んでいる。各センスアンプユニットＳＡＵには、それぞれ１本のビット線ＢＬが接続されている。つまり、センスアンプモジュール１３に含まれたセンスアンプユニットＳＡＵの個数は、例えばビット線ＢＬの本数に対応している。以下では、領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合のことをセンスアンプセグメントＳＥＧ１と称し、領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵの集合のことをセンスアンプセグメントＳＥＧ２と称する。

例えば、読み出し動作において、偶数ブロックが選択された場合、領域ＡＲ１に対応するセンスアンプユニットＳＡＵが選択ブロックのＮｅａｒ側に設けられたメモリセルのデータを読み出し、領域ＡＲ２に対応するセンスアンプユニットＳＡＵが選択ブロックのＦａｒ側に設けられたメモリセルのデータを読み出す。同様に、奇数ブロックが選択された場合、領域ＡＲ１に対応するセンスアンプユニットＳＡＵが選択ブロックのＦａｒ側に設けられたメモリセルのデータを読み出し、領域ＡＲ２に対応するセンスアンプユニットＳＡＵが選択ブロックのＮｅａｒ側に設けられたメモリセルのデータを読み出す。

ＢＬＣドライバＤＲ１及びＤＲ２は、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ制御信号ＢＬＣ１及びＢＬＣ２を生成する。そして、ＢＬＣドライバＤＲ１は、生成した制御信号ＢＬＣ１をセグメントＳＥＧ１に含まれたセンスアンプユニットＳＡＵに供給し、ＢＬＣドライバＤＲ２は、生成した制御信号ＢＬＣ２をセグメントＳＥＧ２に含まれたセンスアンプユニットＳＡＵに供給する。

以上で説明した各センスアンプユニットＳＡＵの詳細な回路構成は、例えば図６に示すものとなる。図６は、センスアンプモジュール１３内の１つのセンスアンプユニットＳＡＵについての詳細な回路構成の一例を示している。図６に示すようにセンスアンプユニットＳＡＵは、互いにデータを送受信可能なように接続されたセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを含んでいる。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。図６に示すようにセンスアンプ部ＳＡは、ｐチャネルＭＯＳトランジスタ２０、ｎチャネルＭＯＳトランジスタ２１〜２７、及びキャパシタ２８を含んでいる。

トランジスタ２０の一端は電源線に接続され、トランジスタ２０のゲートはノードＩＮＶに接続されている。トランジスタ２１の一端はトランジスタ２０の他端に接続され、トランジスタ２１の他端はノードＣＯＭに接続され、トランジスタ２１のゲートには制御信号ＢＬＸが入力される。トランジスタ２２の一端はノードＣＯＭに接続され、トランジスタ２２の他端は対応するビット線ＢＬに接続され、トランジスタ２２のゲートには制御信号ＢＬＣが入力される。トランジスタ２３の一端はノードＣＯＭに接続され、トランジスタ２３の他端はノードＳＲＣに接続され、トランジスタ２３のゲートはノードＩＮＶに接続されている。トランジスタ２４の一端はトランジスタ２０の他端に接続され、トランジスタ２４の他端はノードＳＥＮに接続され、トランジスタ２４のゲートには制御信号ＨＬＬが入力される。トランジスタ２５の一端はノードＳＥＮに接続され、トランジスタ２５の他端はノードＣＯＭに接続され、トランジスタ２５のゲートには制御信号ＸＸＬが入力される。トランジスタ２６の一端は接地され、トランジスタ２６のゲートはノードＳＥＮに接続されている。トランジスタ２７の一端はトランジスタ２６の他端に接続され、トランジスタ２７の他端はバスＬＢＵＳに接続され、トランジスタ２７のゲートには制御信号ＳＴＢが入力される。キャパシタ２８の一端はノードＳＥＮに接続され、キャパシタ２８の他端にはクロックＣＬＫが入力される。

ラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、読み出しデータを一時的に保持することが出来、ラッチ回路ＸＤＬは、入出力回路１４に接続され、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に使用される。図６に示すようにラッチ回路ＳＤＬは、インバータ３０及び３１、並びにｎチャネルＭＯＳトランジスタ３２及び３３を備えている。

インバータ３０は、入力端子がノードＬＡＴに接続され、出力端子がノードＩＮＶに接続されている。インバータ３１は、入力端子がノードＩＮＶに接続され、出力端子がノードＬＡＴに接続されている。トランジスタ３２は、一端がノードＩＮＶに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ３３は、一端がノードＬＡＴに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＬが入力される。ラッチ回路ＬＤＬ、ＵＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

以上で説明したセンスアンプユニットＳＡＵの構成において、トランジスタ２０の一端に接続された電源線には、例えば半導体記憶装置１０の電源電圧である電圧Ｖddが印加され、ノードＳＲＣには、例えば半導体記憶装置１０の接地電圧である電圧Ｖssが印加される。また、以上で説明した各種制御信号は、例えばシーケンサ１７によって生成される。

尚、第１実施形態におけるセンスアンプモジュール１３の構成は、これに限定されない。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、以上の説明では、センスアンプユニットＳＡＵ及びビット線ＢＬが１対１で対応する場合を例に挙げたが、これに限定されない。例えば、複数のビット線ＢＬが、セレクタを介して１つのセンスアンプユニットＳＡＵに接続されても良い。

［１−１−５］半導体記憶装置１０の構造
以下に、第１実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１、ロウデコーダモジュール１２、及びセンスアンプモジュール１３の構造について説明する。

図７は、第１実施形態におけるメモリセルアレイ１１の平面レイアウトの一例を示し、メモリセルアレイ１１内の１つのストリングユニットＳＵ０における平面レイアウトの一例を示している。尚、以下の図面では、Ｘ軸がワードＷＬの延伸方向に対応し、Ｙ軸がビット線ＢＬの延伸方向に対応し、Ｚ軸が基板表面に対する鉛直方向に対応している。

図７に示すようにストリングユニットＳＵ０は、Ｘ方向に延伸し且つＹ方向に隣り合うコンタクトプラグＬＩ間に設けられる。コンタクトプラグＬＩは、隣り合うストリングユニットＳＵ間を絶縁するスリット内に設けられる。つまり、メモリセルアレイ１１では、図示せぬ領域において複数のコンタクトプラグＬＩがＹ方向に配列し、隣り合うコンタクトプラグＬＩ間にそれぞれストリングユニットＳＵが設けられている。

このようなストリングユニットＳＵ０の構成において、Ｘ方向において領域ＣＲ及びＨＲが定義されている。領域ＣＲは、実質的なデータ保持領域として機能する領域であり、領域ＣＲには、複数の半導体ピラーＭＨが設けられている。１つの半導体ピラーＭＨは、例えば１つのＮＡＮＤストリングＮＳに対応している。領域ＨＲは、ストリングユニットＳＵ０に設けられた各種配線と、ロウデコーダモジュール１２Ａとの間を接続するための領域である。具体的には、ストリングユニットＳＵ０には、例えば選択ゲート線ＳＧＳとして機能する導電体４１、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８つの導電体４２、及び選択ゲート線ＳＧＤとして機能する導電体４３が、上層の導電体と重ならない部分を有するように設けられている。そして導電体４１〜４３の端部は、それぞれ導電性のビアコンタクトＶＣを介して、ストリングユニットＳＵの下部に設けられたロウデコーダモジュール１２Ａに接続される。

以上で説明したメモリセルアレイ１１の断面構造の一例が、図８及び図９に示されている。図８及び図９は、メモリセルアレイ１１内の１つのストリングユニットＳＵ０についての断面構造の一例を示し、図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面を示している。図９は、図７のＸ方向に沿った断面を示し、領域ＨＲにおけるワード線ＷＬ０（導電体４２）に関連する構造を抽出して示している。尚、以下の図面では層間絶縁膜の図示が省略され、図９は領域ＣＲにおける半導体ピラーＭＨの構造を省略して示している。

図８に示すようにメモリセルアレイ１１には、半導体基板上に形成されたＰ型ウェル領域５０の上方に、ソース線ＳＬとして機能する導電体４０が設けられている。導電体４０上には、複数のコンタクトプラグＬＩが設けられている。隣り合うコンタクトプラグＬＩ間且つ導電体４０の上方には、Ｚ方向において例えば導電体４１、８層の導電体４２、導電体４３が順に設けられている。

導電体４０〜４３の形状は、Ｘ方向及びＹ方向に広がった板状であり、コンタクトプラグＬＩの形状は、Ｘ方向及びＺ方向に広がった板状である。そして、複数の半導体ピラーＭＨが、導電体４１〜４３を通過するように設けられている。具体的には、半導体ピラーＭＨは、導電体４３の上面から導電体４０の上面に達するように形成されている。

半導体ピラーＭＨは、例えばブロック絶縁膜４５、絶縁膜（電荷蓄積層）４６、トンネル酸化膜４７、及び導電性の半導体材料４８を含んでいる。具体的には、半導体材料４８の周囲にトンネル酸化膜４７が設けられ、トンネル酸化膜４７の周囲に絶縁膜４６が設けられ、絶縁膜４６の周囲にブロック絶縁膜４５が設けられている。尚、半導体材料４８内には、異なる材料が含まれていても良い。

このような構造において、導電体４１と半導体ピラーＭＨとが交差する部分が選択トランジスタＳＴ２として機能し、導電体４２と半導体ピラーＭＨとが交差する部分がメモリセルトランジスタＭＴとして機能し、導電体４３と半導体ピラーＭＨとが交差する部分が選択トランジスタＳＴ１として機能する。

半導体ピラーＭＨの半導体材料４８上には、導電性のビアコンタクトＢＣが設けられている。ビアコンタクトＢＣ上には、ビット線ＢＬとして機能する導電体４４が、Ｙ方向に延伸して設けられている。各ストリングユニットＳＵにおいて、１つの導電体４４には１つの半導体ピラーＭＨが接続されている。つまり、各ストリングユニットＳＵにおいて、例えばＸ方向に配列する複数の導電体４４には、それぞれ異なる半導体ピラーＭＨが接続される。

図９に示すように、領域ＨＲにおいてＰ型ウェル領域５０の表面内には、ｎ^＋不純物拡散領域５１及び５２が形成されている。拡散領域５１及び５２間、且つＰ型ウェル領域５０上には、図示せぬゲート絶縁膜を介して導電体５３が設けられている。この拡散領域５１及び５２並びに導電体５３が、それぞれトランジスタＴＲのソース、ドレイン、及びゲート電極として機能する。トランジスタＴＲはロウデコーダモジュール１２Ａに含まれている。拡散領域５１上には、ビアコンタクトＶＣが設けられている。ビアコンタクトＶＣは、導電体４０〜４２を通過して導電体５４に接続され、ビアコンタクトＶＣと導電体４０〜４２との間は、絶縁膜によって絶縁されている。導電体５４は、例えば導電体４３が設けられた配線層と導電体４４が設けられた配線層との間の配線層に設けられ、導電性のビアコンタクトＨＵを介してワード線ＷＬ０に対応する導電体４２に接続される。ビアコンタクトＨＵと半導体ピラーＭＨとの間隔は半導体ピラーＭＨが設けられた領域に応じて異なり、図４を用いて説明したＮｅａｒ側及びＦａｒ側はビアコンタクトＨＵと半導体ピラーＭＨとの距離に応じて定義されている。

このような構成により、ロウデコーダモジュール１２ＡはトランジスタＴＲを介してワード線ＷＬ０に対応する導電体４２に電圧を供給することが出来る。半導体記憶装置１０には導電体４１〜４３に対応して図示せぬ複数のトランジスタＴＲ及び導電体５４が設けられ、ロウデコーダモジュール１２ＡはこれらのトランジスタＴＲを介して各種配線に対応する導電体に電圧を供給する。尚、以下では、トランジスタＴＲのゲート電極に対応する導電体５３が形成される配線層のことを配線層ＧＣと称し、ビット線ＢＬに対応する導電体４４が形成される配線層のことを配線層Ｍ１と称する。

奇数ブロックＢＬＫに対応するストリングユニットＳＵの平面レイアウトは、例えば図７に示されたストリングユニットＳＵ０の平面レイアウトがＹ軸を対称軸として反転したものとなる。つまりセル領域ＣＲは、偶数ブロックに対応する引き出し領域ＨＲと、奇数ブロックに対応する引き出し領域ＨＲとの間に設けられる。奇数ブロックＢＬＫに対応するストリングユニットＳＵのその他の構造は、偶数ブロックに対応するストリングユニットＳＵの構造と同様のため、説明を省略する。

尚、第１実施形態におけるメモリセルアレイ１１の構造は、以上で説明した構造に限定されない。例えば、上記説明においてセレクトゲート線ＳＧＳ及びＳＧＤは、それぞれ１層の導電体４１及び４３により構成されているが、セレクトゲート線ＳＧＳ及びＳＧＤは、複数層の導電体により構成されていても良い。また、１つの半導体ピラーＭＨが通過する導電体４２の個数は、これに限定されない。例えば、１つの半導体ピラーＭＨが通過する導電体４２の個数を９個以上にすることで、１つのＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴの個数を９個以上にすることが出来る。

次に、図１０を用いてセンスアンプモジュール１３の断面構造について説明する。図１０は、センスアンプモジュール１３に含まれたトランジスタ２２のゲート電極が形成される領域における断面構造の一例を示している。図１０に示すようにＰ型ウェル領域５０上には、図示せぬゲート絶縁膜を介して、トランジスタ２２のゲート電極として機能する導電体５５Ａ及び５５Ｂが設けられている。

導電体５５Ａ及び５５Ｂは配線層ＧＣに設けられ、導電体５５ＡはＸ方向に領域ＡＲ１に渡って延伸し、導電体５５ＢはＸ方向に領域ＡＲ２に渡って延伸している。導電体５５Ａと導電体５５Ｂとの間は、スリットＳＴにより絶縁されている。導電体５５Ａの端部上にはビアコンタクトＴＲＣが設けられ、このビアコンタクトＴＲＣ上には導電体５６Ａが設けられている。導電体５５Ｂの端部上にはビアコンタクトＴＲＣが設けられ、このビアコンタクトＴＲＣ上には導電体５６Ｂが設けられている。導電体５６Ａ及び５６Ｂは、例えば配線層Ｍ１よりも上層の配線層Ｍ２に形成される。

そして導電体５６Ａ及び５６Ｂは、図示されない領域において、それぞれＢＬＣドライバＤＲ１及びＤＲ２に接続される。つまり、ＢＬＣドライバＤＲ１は、導電体５６Ａ及びビアコンタクトＴＲＣを介して制御信号ＢＬＣ１に対応する電圧を導電体５５Ａに印加し、ＢＬＣドライバＤＲ２は、導電体５６Ｂ及びビアコンタクトＴＲＣを介して制御信号ＢＬＣ２に対応する電圧を導電体５５Ｂに印加する。尚、導電体５５と導電体５６との間が１本のビアコンタクトＴＲＣを介して接続される場合を例に説明したが、これに限定されない。例えば、導電体５５と導電体５６との間は、複数のビアコンタクトＴＲＣを介して接続されても良い。

［１−２］動作
第１実施形態に係る半導体記憶装置１０は、読み出し動作においてキック動作を実行する。キック動作とは、ドライバの駆動電圧を一旦目標の電圧値よりも高い値に設定し、一定時間経過後に目標の電圧値に下げる電圧印加方法である。キック動作は、例えばワード線ＷＬや制御信号ＢＬＸ及びＢＬＣに対して実行される。例えば、制御信号ＢＬＸ及びＢＬＣに対してキック動作が実行された場合、ビット線ＢＬに対する電流の供給量が増加して、ビット線ＢＬが充電される。尚、以下では、キック動作時において、目標の電圧を印加する前に印加される目標の電圧よりも高い電圧のことをキック電圧と称し、目標の電圧とキック電圧との差分のことをキック量と称する。

そして、第１実施形態では、制御信号ＢＬＣに対するキック動作が実行される場合、偶数ブロックが選択されたか奇数ブロックが選択されたかによって、制御信号ＢＬＣ１及びＢＬＣ２の制御方法が変化する。

図１１は、ワード線ＷＬに対するキック動作が実行されている期間における制御信号ＢＬＣ１及びＢＬＣ２の制御方法の一例を示している。図１１に示すように、選択ブロックが偶数ブロックである場合、シーケンサ１７は、制御信号ＢＬＣ１においてキック動作を実行し、制御信号ＢＬＣ２においてキック動作を実行しない。一方で、選択ブロックが奇数ブロックである場合、シーケンサ１７は、制御信号ＢＬＣ２においてキック動作を実行し、制御信号ＢＬＣ１においてキック動作を実行しない。

すなわち、半導体記憶装置１０のシーケンサ１７は、例えばＮｅａｒ側に対応するセンスアンプセグメントＳＥＧに供給される制御信号ＢＬＣに対してキック動作を実行し、Ｆａｒ側に対応するセンスアンプセグメントＳＥＧに供給される制御信号ＢＬＣに対してキック動作を実行しないように、ＢＬＣドライバＤＲ１及びＤＲ２を制御する。

このような第１実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図１２に示されている。図１２は、偶数ブロックが選択された場合における、当該ブロックＢＬＫに対応する、選択されたワード線ＷＬの波形、Ｎｅａｒ側及びＦａｒ側にそれぞれ対応するビット線ＢＬの波形、及び各種制御信号の波形の一例を示している。また、図１２に示されたワード線ＷＬの波形は、実線がＮｅａｒ側に対応する波形、破線がＦａｒ側に対応する波形にそれぞれ対応し、制御信号ＢＬＣの波形は、実線が制御信号ＢＬＣ１の波形、破線が制御信号ＢＬＣ２の波形にそれぞれ対応している。尚、以下の説明では、制御信号ＢＬＣ１及びＢＬＣ２について区別する必要が無い場合に、制御信号ＢＬＣ１及びＢＬＣ２の動作を纏めて制御信号ＢＬＣの動作として記載する。

尚、以下の説明において、各種制御信号が入力されるＮチャネルＭＯＳトランジスタは、ゲートに“Ｈ”レベルの電圧が印加されるとオン状態になり、ゲートに“Ｌ”レベルの電圧が印加されるとオフ状態になるものとする。また、選択されたワード線ＷＬに対応するメモリセルトランジスタＭＴのことを、選択メモリセルと称する。

図１２に示すように、時刻ｔ０より前の初期状態では、例えばワード線ＷＬ並びに制御信号ＢＬＸ及びＢＬＣ１の電圧が電圧Ｖssとされ、制御信号ＨＬＬ、ＸＸＬ、及びＳＴＢの電圧が“Ｌ”レベルとされ、ビット線ＢＬの電圧が電圧Ｖssとされる。

時刻ｔ０において、読み出し動作が開始すると、ロウデコーダモジュール１２Ａは、選択されたワード線ＷＬに例えば読み出しパス電圧Ｖreadを印加する。ワード線ＷＬの電圧変化は、Ｆａｒ側よりも、Ｎｅａｒ側の方が早い。

また、シーケンサ１７は、制御信号ＢＬＸの電圧を電圧ＶblxLとし、制御信号ＢＬＣの電圧を電圧ＶblcLとする。すると、電圧Ｖreadが印加されたメモリセルトランジスタＭＴと、電圧ＶblxLが印加されたトランジスタ２１と、電圧ＶblcLが印加されたトランジスタ２２とはオン状態になる。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶBLLまで上昇する。

時刻ｔ１において、シーケンサ１７は、制御信号ＢＬＸの電圧を電圧Ｖblxとし、制御信号ＢＬＣの電圧を電圧Ｖblcとし、制御信号ＨＬＬを“Ｈ”レベルとする。電圧Ｖblxは電圧ＶblxLよりも高く、電圧Ｖblcは電圧ＶblcLよりも高い。このときシーケンサ１７は、例えば制御信号ＢＬＸ及びＢＬＣに対してキック動作を実行しても良い。この場合、制御信号ＢＬＸ及びＢＬＣには、例えば所望の電圧より電圧ＢＬkickだけ高い電圧が一時的に印加される。ゲートの電圧が上昇したトランジスタ２１及び２２はより多くの電流を流すため、ビット線ＢＬの電圧が上昇する。選択メモリセルがオン状態になっている場合、ビット線ＢＬの電圧は電圧ＶBLonになり、オフ状態になっている場合、ビット線ＢＬの電圧は電圧ＶBLonより高い電圧ＶBLoffになる。制御信号ＨＬＬが“Ｈ”レベルになると、トランジスタ２４がオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＨＬＬを“Ｌ”レベルにする。

時刻ｔ２において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。そしてシーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧が電圧ＡＲ以上であるか否かを判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。その後シーケンサ１７は、制御信号ＸＸＬを“Ｌ”レベルにする。

時刻ｔ３において、ロウデコーダモジュール１２Ａは、ワード線ＷＬに例えば読み出し電圧ＣＲを印加する。このとき、ワード線ＷＬ並びに制御信号ＢＬＸ及びＢＬＣ１に対してキック動作が適用される。具体的には、ロウデコーダモジュール１２Ａは、選択されたワード線ＷＬに対して、キック電圧ＣＲ＋ＣＧkickを一時的に印加する。このキック電圧ＣＲ＋ＣＧkickは、例えばワード線ＷＬのＮｅａｒ側における電圧に表れる。一方で、ワード線ＷＬのＦａｒ側における電圧は、配線のＲＣ遅延によって、例えば電圧ＣＲを超えることなく電圧ＣＲまで上昇する。尚、キック量ＣＧkickの大きさは、任意の数値に設定することが可能である。

選択されたワード線ＷＬにキック電圧が印加されている期間中に、シーケンサ１７は、例えば制御信号ＢＬＸの電圧を一時的に電圧ＢＬkickだけ上昇させ、制御信号ＢＬＣ１の電圧を一時的に電圧ＢＬkickよりも高い電圧ＢＬkickhだけ上昇させ、制御信号ＢＬＣ２の電圧を電圧Ｖblcに維持する。

Ｎｅａｒ側に対応する選択メモリセルの閾値電圧が電圧ＣＲ未満の場合、キック電圧が印加された選択メモリセルはオン状態を維持する、又はオフ状態からオン状態に変化するため、ビット線ＢＬの電圧は電圧ＶBLonになる。一方で、Ｎｅａｒ側に対応する選択メモリセルの閾値電圧が電圧ＣＲ以上の場合、ワード線ＷＬのＮｅａｒ側における電圧が電圧ＣＲよりも高くなることから、対応するメモリセルがフォルスオンする場合がある。フォルスオンとは、所定の読み出し電圧よりも閾値電圧を有するメモリセルトランジスタＭＴが、キック電圧によって意図せずオン状態になる現象のことを示している。このとき、ビット線ＢＬの電圧が下降することがあるが、制御信号ＢＬＸ及びＢＬＣ１に対するキック動作によってビット線ＢＬに対する電流の供給量が増加しているため、ビット線ＢＬの電圧が短時間で電圧ＶBLoffに戻る。

Ｆａｒ側に対応する選択メモリセルの閾値電圧が電圧ＣＲ未満の場合、電圧ＣＲが印加された選択メモリセルはオン状態を維持する、又はオフ状態からオン状態に変化するため、ビット線ＢＬの電圧は電圧ＶBLonになる。一方で、Ｆａｒ側に対応する選択メモリセルの閾値電圧が電圧ＣＲ以上の場合、ワード線ＷＬのＦａｒ側における電圧が例えば電圧ＣＲを超えないため、対応する選択メモリセルにおけるフォルスオンの発生が抑制される。つまり、Ｆａｒ側に対応する選択メモリセルの閾値電圧が電圧ＣＲ以上の場合に、対応するビット線ＢＬの電圧が電圧ＶBLoffを維持する。時刻ｔ３における制御信号ＨＬＬの動作は、時刻ｔ１における制御信号ＨＬＬの動作と同様である。

時刻ｔ４において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。そしてシーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧が電圧ＣＲ以上であるか否かを判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。その後シーケンサ１７は、制御信号ＸＸＬを“Ｌ”レベルにする。

時刻ｔ５において、ロウデコーダモジュール１２Ａ及びシーケンサ１７は、ワード線ＷＬ、並びに制御信号ＢＬＸ及びＢＬＣを初期状態に戻し、当該ページの読み出し動作を終了する。

以上で説明した読み出し動作において、奇数ブロックが選択された場合の動作は、ロウデコーダモジュール１２Ａの動作をロウデコーダモジュール１２Ｂが実行し、制御信号ＢＬＣ１の動作と制御信号ＢＬＣ２の動作とを入れ替えたものと同様のため、説明を省略する。

［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１０によれば、読み出し動作を高速化することが出来る。以下に、第１実施形態に係る半導体記憶装置１０の詳細な効果について説明する。

メモリセルが三次元に積層された半導体記憶装置では、例えば図７及び図８に示すように、板状に形成された導電体４２がワード線ＷＬとして使用される。このような構造のワード線ＷＬはＲＣ遅延が大きくなる傾向があり、ワード線ＷＬの一端から電圧が印加された場合に、ドライバから近い領域（Ｎｅａｒ側）と、ドライバ遠い領域（Ｆａｒ側）とで、電圧の上昇速度が異なることがある。そこで半導体記憶装置は、電圧上昇の速度が相対的に遅いワード線ＷＬのＦａｒ側における電圧上昇を補助するために、例えばキック動作を実行することがある。

ここで、第１実施形態の比較例に係る半導体記憶装置の読み出し動作の一例について、図１３を用いて説明する。図１３は、Ｎｅａｒ側及びＦａｒ側のワード線ＷＬの波形と、各種制御信号と、ビット線ＢＬの波形との一例を示し、図１２を用いて説明した読み出し動作の波形に対して、Ｎｅａｒ側とＦａｒ側とで共通の制御信号ＢＬＣを使用している点が異なっている。

図１３に示すように、時刻ｔ３においてワード線ＷＬのキック動作が実行されると、ワード線ＷＬのＮｅａｒ側における電圧が電圧ＣＲよりも高くなる。すると、Ｎｅａｒ側に対応する選択メモリセルの閾値電圧が電圧ＣＲ以上の場合に、対応するメモリセルがフォルスオンする。フォルスオンしたメモリセルに対応するビット線ＢＬの電圧は下降し（過放電）、制御信号ＢＬＣのキック動作によるビット線ＢＬの充電を利用して、電圧ＶBLoffに戻る。この過放電の影響を考慮したビット線ＢＬの安定時間は、制御信号ＢＬＣのキック量を大きくする程短くすることが出来る。

一方で、時刻ｔ３においてワード線ＷＬのＦａｒ側における電圧は、電圧ＣＲを超えずに電圧ＣＲに到達する。Ｆａｒ側に対応する選択メモリセルの閾値電圧が電圧ＣＲ未満の場合、オフ状態からオン状態に変化したメモリセルに対応するビット線ＢＬは、電圧ＶBLoffから電圧ＶBLonに下降する。このとき、制御信号ＢＬＣのキック動作の影響を受けて対応するビット線ＢＬが充電されるため（過充電）、ビット線ＢＬの電圧は、例えば制御信号ＢＬＣに対するキック動作が終了した後に電圧ＶBLonに下降する。この過充電の影響を考慮したビット線ＢＬの安定時間は、制御信号ＢＬＣのキック量を小さくする程短くすることが出来る。

このように、ワード線ＷＬに対するキック動作が実行された場合、Ｎｅａｒ側とＦａｒ側とで、制御信号ＢＬＣに最適なキック量が異なっている。しかし、比較例では、Ｎｅａｒ側とＦａｒ側とで共通の制御信号ＢＬＣを使用しているため、Ｎｅａｒ側の過放電の影響とＦａｒ側の過充電の影響とのトレードオフとなる。このため、比較例における制御信号ＢＬＣに対するキック動作では、例えばＮｅａｒ側に対応するビット線ＢＬとＦａｒ側に対応するビット線ＢＬとでそれぞれ同じ程度の安定時間になるように、Ｎｅａｒ側に最適な制御信号ＢＬＣのキック量ＢＬkickhよりも小さなキック量ＢＬkickが適用される。

これに対して、第１実施形態に係る半導体記憶装置１０では、ワード線ＷＬのＮｅａｒ側に対応するセンスアンプユニットＳＡＵと、ワード線ＷＬのＦａｒ側に対応するセンスアンプユニットＳＡＵとで、異なる制御信号ＢＬＣを使用する。そして、第１実施形態に係る半導体記憶装置１０は、読み出し動作においてワード線ＷＬにキック動作を実行する際に、例えばワード線ＷＬのＮｅａｒ側に対応するセンスアンプユニットＳＡＵに供給する制御信号ＢＬＣに対してキック動作を実行し、ワード線ＷＬのＦａｒ側に対応するセンスアンプユニットＳＡＵに供給する制御信号ＢＬＣに対してキック動作を実行しないように制御する。

これにより、第１実施形態に係る半導体記憶装置１０は、例えばＮｅａｒ側に対応する制御信号ＢＬＣに通常のキック動作よりも高いキック電圧を適用することが出来るため、Ｎｅａｒ側に対応するビット線ＢＬの過放電を抑制することが出来る。また、第１実施形態に係る半導体記憶装置１０は、例えばＦａｒ側に対応する制御信号ＢＬＣに対するキック動作を実行しないため、Ｆａｒ側に対応するビット線ＢＬの過充電を抑制することが出来る。従って、第１実施形態に係る半導体記憶装置１０は、ワード線ＷＬにキック動作を実行した場合におけるビット線ＢＬの電圧の安定時間を短くすることが出来、読み出し動作を高速化することが出来る。

尚、以上の説明では、ワード線ＷＬに対してキック動作を実行する場合に、Ｎｅａｒ側に対応するＢＬＣドライバＤＲ１でキック動作を実行し、Ｆａｒ側に対応するＢＬＣドライバＤＲ２でキック動作を実行しない場合を例に説明したが、これに限定されない。例えば、Ｎｅａｒ側に対応するＢＬＣドライバＤＲ１と、Ｆａｒ側に対応するＢＬＣドライバＤＲ２とで、共にキック動作を実行し、キック量に差を設けても良い。この場合、例えばＮｅａｒ側に対応するＢＬＣドライバＤＲ１におけるキック電圧が、Ｆａｒ側に対応するＢＬＣドライバＤＲ２におけるキック電圧よりも高く設定される。このような場合においても半導体記憶装置１０は、以上で説明した効果と同様の効果を得ることが出来る。

［２］第２実施形態
第２実施形態に係る半導体記憶装置１０は、センスアンプモジュール１３を３つの領域に分けて、領域毎に制御信号ＢＬＣを制御する。以下に、第２実施形態に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。

［２−１］構成
図１４は、第２実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態で図４を用いて説明した構成に対して、定義されている領域の範囲が異なっている。

具体的には、図１４に示すように第２実施形態に係るメモリセルアレイ１１は、領域ＡＲ１と領域ＡＲ２との間に領域ＡＲ３が定義されている。領域ＡＲ３は、例えば偶数ブロックＢＬＫにおけるロウデコーダＲＤＡからの距離と、奇数ブロックＢＬＫにおけるロウデコーダＲＤＢからの距離とが同様になるように設けられている。つまり、各ブロックＢＬＫにおいて領域ＡＲ３の位置は、例えば対応するロウデコーダＲＤからの距離が“Ｎｅａｒ”と“Ｆａｒ”との中間の位置を含むように定義される。

図１５は、第２実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図であり、第１実施形態で図５を用いて説明した構成に対して、センスアンプモジュール１３がセンスアンプセグメントＳＥＧ３をさらに含み、電圧生成回路１９がＢＬＣドライバＤＲ３をさらに含んでいる。

図１５に示すように、セグメントＳＥＧ３は、セグメントＳＥＧ１とセグメントＳＥＧ３との間に設けられている。セグメントＳＥＧ３に含まれたセンスアンプユニットＳＡＵは、領域ＡＲ３に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ＢＬＣドライバＤＲ３は、図示せぬチャージポンプが生成した電圧に基づいて、制御信号ＢＬＣ３を生成する。そして、ＢＬＣドライバＤＲ３は、生成した制御信号ＢＬＣ３をセグメントＳＥＧ３に含まれたセンスアンプユニットＳＡＵに供給する。

図１６は、第２実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３の断面構造の一例を示す図であり、第１実施形態で図１０を用いて説明した構成に対して、領域ＡＲ３に対応する構成が追加されている。

具体的には、図１６に示すように第２実施形態において、Ｐ型ウェル領域５０上には、図示せぬゲート絶縁膜を介して導電体５５Ｃが設けられている。導電体５５ＣはＸ方向に領域ＡＲ３に渡って延伸し、配線層ＧＣにおいて導電体５５Ａ及び５５Ｂとの間に配置されている。導電体５５Ｃと導電体５５Ａ及び５５Ｂとの間は、それぞれスリットＳＴにより絶縁されている。導電体５５Ｃ上にはビアコンタクトＴＲＣが設けられ、このビアコンタクトＴＲＣ上には導電体５６Ｃが設けられている。導電体５６Ｃは、例えば配線層Ｍ２に形成され、図示されない領域において、ＢＬＣドライバＤＲ３に接続される。つまり、ＢＬＣドライバＤＲ３は、導電体５６Ｃ及びビアコンタクトＴＲＣを介して、制御信号ＢＬＣ３に対応する電圧を導電体５５Ｃに印加する。第２実施形態に係る半導体記憶装置１０のその他の構成は、第１実施形態に係る半導体記憶装置１０の構成と同様のため、説明を省略する。

［２−２］動作
第２実施形態に係る半導体記憶装置１０の読み出し動作は、第１実施形態に係る半導体記憶装置１０の読み出し動作に対して、センスアンプセグメントＳＥＧ３に対応する動作が追加されたものと同様である。具体的には、第２実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様に、ワード線ＷＬに対するキック動作が実行されている期間において、センスアンプセグメントＳＥＧ毎に制御信号ＢＬＣにおけるキック動作の有無を制御する。第２実施形態におけるセグメントＳＥＧ毎のキック動作の制御方法の一例が、図１７に示されている。

図１７に示すように、選択ブロックが偶数ブロックＢＬＫである場合、制御信号ＢＬＣ１においてキック動作が実行され、制御信号ＢＬＣ２及びＢＬＣ３においてキック動作が実行されない。一方で、選択ブロックが奇数ブロックである場合、制御信号ＢＬＣ２においてキック動作が実行され、制御信号ＢＬＣ１及びＢＬＣ３においてキック動作が実行されない。すなわち、半導体記憶装置１０のシーケンサ１７は、選択ブロックのＮｅａｒ側のワード線ＷＬに対応するセグメントＳＥＧに対してキック動作を実行し、選択ブロックのＦａｒ側のワード線ＷＬに対応するセグメントＳＥＧと、ブロックＢＬＫの中央部におけるワード線ＷＬに対応するセグメントＳＥＧ３とに対してキック動作を実行しないように、ＢＬＣドライバＤＲ１〜ＤＲ３を制御する。第２実施形態に係る半導体記憶装置１０のその他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

［２−３］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様に、Ｎｅａｒ側又はＦａｒ側に対応するセグメントＳＥＧ１及びＳＥＧ２に対応する制御信号ＢＬＣを制御し、さらにセグメントＳＥＧ１とセグメントＳＥＧ２との間のセグメントＳＥＧ３の制御信号ＢＬＣ３を制御する。具体的には、第２実施形態に係る半導体記憶装置１０は、例えばセグメントＳＥＧ３に対応する制御信号ＢＬＣ３において、Ｎｅａｒ側及びＦａｒ側のいずれか一方と同じ動作をするようにＢＬＣドライバＤＲ３を制御することが出来る。

このように、第２実施形態に係る半導体記憶装置１０は、ロウデコーダモジュール１２からの距離に応じて、キック動作の有無を第１実施形態よりも細かく制御することが出来る。従って第２実施形態に係る半導体記憶装置１０は、第１実施形態と同様にワード線ＷＬにキック動作を実行した場合におけるビット線ＢＬの電圧の安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

尚、以上の説明では、読み出し動作において、セグメントＳＥＧ３に対応する制御信号ＢＬＣ３に対してＮｅａｒ側及びＦａｒ側のいずれか一方と同じ動作をする場合を例に説明したが、これに限定されない。例えば、シーケンサ１７が、制御信号ＢＬＣ３に対して選択ブロックに依らずにキック動作を実行し、制御信号ＢＬＣ３に対するキック動作時のキック量を、Ｎｅａｒ側のセグメントＳＥＧに対応する制御信号ＢＬＣのキック量よりも小さくしても良い。このような場合においても、第２実施形態に過係る半導体記憶装置１０は、以上で説明した効果を得ることが出来る。

［３］第３実施形態
第３実施形態に係る半導体記憶装置１０は、制御信号ＢＬＣを供給する配線に可変抵抗部を設けることによって、センスアンプセグメント毎の制御信号ＢＬＣにおけるキック量を調整する。以下に、第３実施形態に係る半導体記憶装置１０について、第１及び第２実施形態と異なる点を説明する。

［３−１］構成
図１８は、第３実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態で図４を用いて説明した構成に対して、定義されている領域の範囲が異なっている。

具体的には、図１８に示すように第２実施形態におけるメモリセルアレイ１１には、領域ＡＲ１〜ＡＲ５が定義されている。具体的には、領域ＡＲ１〜ＡＲ５は、ブロックＢＬＫの延伸方向に沿って定義された領域であり、領域ＡＲ１がロウデコーダモジュール１２Ａ側の領域、領域ＡＲ５がロウデコーダモジュール１２Ｂ側の領域にそれぞれ対応している。つまり、例えばブロックＢＬＫ０では、領域ＡＲ１がＮｅａｒ側に対応し、領域ＡＲ５がＦａｒ側に対応する。同様に、ブロックＢＬＫ１では、領域ＡＲ５がＮｅａｒ側に対応し、領域ＡＲ１がＦａｒ側に対応する。

図１９は、第３実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。図１９に示すように、第３実施形態において、センスアンプモジュール１３は例えばセンスアンプセグメントＳＥＧ１〜ＳＥＧ５、選択トランジスタ６０及び６１、並びに可変抵抗部６２Ａ〜６２Ｄを含んでいる。

センスアンプグループＳＡＧ１〜ＳＡＧ５は、それぞれ領域ＡＲ１〜ＡＲ５に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されたセンスアンプユニットＳＡＵを含んでいる。選択トランジスタ６０の一端には、ＢＬＣドライバＤＲ１によって制御信号ＢＬＣ１が供給され、選択トランジスタ６１の一端には、ＢＬＣドライバＤＲ２によって制御信号ＢＬＣ２が供給される。選択トランジスタ６０及び６１のゲートにはそれぞれ制御信号ＳＥＬＬ及びＳＥＬＲが入力される。選択トランジスタ６０の他端と選択トランジスタ６１の他端との間には、可変抵抗部６２Ａ〜６２Ｄが直列接続されている。可変抵抗部６２Ａは、ノードＮＤ１及びＮＤ２間に並列接続されたトランジスタ６３Ａ及び抵抗素子６４Ａを含んでいる。可変抵抗部６２Ｂは、ノードＮＤ２及びＮＤ３間に並列接続されたトランジスタ６３Ｂ及び抵抗素子６４Ｂを含んでいる。可変抵抗部６２Ｃは、ノードＮＤ３及びＮＤ４間に並列接続されたトランジスタ６３Ｃ及び抵抗素子６４Ｃを含んでいる。可変抵抗部６２Ｄは、ノードＮＤ４及びＮＤ５間に並列接続されたトランジスタ６３Ｄ及び抵抗素子６４Ｄを含んでいる。トランジスタ６３Ａ〜６３Ｄのゲートには、それぞれ制御信号Ｓ１〜Ｓ４が入力される。

以上の構成において第３実施形態におけるセンスアンプモジュール１３では、ノードＮＤ１〜ＮＤ５の電圧がそれぞれ、セグメントＳＥＧ１〜ＳＥＧ５における制御信号ＢＬＣとして、セグメントＳＥＧ１〜ＳＥＧ５内のセンスアンプユニットＳＡＵに供給される。また、以上で説明した各種制御信号は、例えばシーケンサ１７によって生成される。

［３−２］動作
第３実施形態に係る半導体記憶装置１０の読み出し動作における各種制御信号の波形は、第１実施形態で図１２を用いて説明した各種制御信号の波形と同様である。つまり、第３実施形態においてシーケンサ１７は、第１実施形態におけるＮｅａｒ側のワード線ＷＬに対応するセグメントＳＥＧと同様に制御信号ＢＬＣを制御する。

そして、第３実施形態における読み出し動作においてシーケンサ１７は、選択されたブロックＢＬＫに基づいて制御信号ＢＬＣを印加する方向を変更し、選択されたワード線ＷＬのアドレスに基づいてセグメントＳＥＧ毎のキック量を調整する。以下の説明では、
複数のワード線ＷＬが２つのグループに分類されるものとし、例えば複数のワード線ＷＬは、ＲＣ時定数が比較的大きい第１グループと、ＲＣ時定数が比較的小さい第２グループに分類される。

第３実施形態におけるキック動作の制御方法の一例が、図２０に示されている。尚、以下の説明では、読み出し動作時においてシーケンサ１７は、制御信号Ｓ１〜Ｓ４を“Ｈ”レベルに維持し、キック動作時において以下に示すように制御信号Ｓ１〜Ｓ４を制御するものとする。

図２０に示すように、選択ブロックが偶数ブロックである場合、シーケンサ１７は、制御信号ＳＥＬＬ及びＳＥＬＲをそれぞれ“Ｈ”レベル及び“Ｌ”レベルにして、トランジスタ６０及び６１をそれぞれオン状態及びオフ状態にする。すると、制御信号ＢＬＣ１が、トランジスタ６０を介してセンスアンプモジュール１３内の各モジュールに供給される。さらに、第１グループのワード線ＷＬが選択された場合、シーケンサ１７は、例えば制御信号Ｓ１、Ｓ２、Ｓ３、及びＳ４をそれぞれ“Ｈ”レベル、“Ｈ”レベル、“Ｌ”レベル、及び“Ｌ”レベルにして、トランジスタ６３Ａ及び６３Ｂをオン状態、トランジスタ６３Ｃ及び６３Ｄをオフ状態にする。すると、トランジスタ６０を介して供給された制御信号ＢＬＣ１は、可変抵抗部６２Ａ及び６２Ｂにおいてそれぞれトランジスタ６３Ａ及び６３Ｂを経由し、可変抵抗部６２Ｃ及び６２Ｄにおいてそれぞれ抵抗素子６４Ｃ及び６４Ｄを経由する。一方で、第２グループのワード線ＷＬが選択された場合、シーケンサ１７は、例えば制御信号Ｓ１、Ｓ２、Ｓ３、及びＳ４をそれぞれ“Ｈ”レベル、“Ｌ”レベル、“Ｌ”レベル、及び“Ｌ”レベルにして、トランジスタ６３Ａをオン状態、トランジスタ６３Ｂ、６３Ｃ及び６３Ｄをオフ状態にする。すると、トランジスタ６０を介して供給された制御信号ＢＬＣは、可変抵抗部６２Ａにおいてトランジスタ６３Ａを経由し、可変抵抗部６２Ｂ、６２Ｃ及び６２Ｄにおいてそれぞれ抵抗素子６４Ｂ、６４Ｃ及び６４Ｄを経由する。

選択ブロックが奇数ブロックである場合、シーケンサ１７は、制御信号ＳＥＬＬ及びＳＥＬＲをそれぞれ“Ｌ”レベル及び“Ｈ”レベルにして、トランジスタ６０及び６１をそれぞれオフ状態及びオン状態にする。すると、制御信号ＢＬＣ２が、トランジスタ６１を介してセンスアンプモジュール１３内の各モジュールに供給される。さらに、第１グループのワード線ＷＬが選択された場合、シーケンサ１７は、例えば制御信号Ｓ１、Ｓ２、Ｓ３、及びＳ４をそれぞれ“Ｌ”レベル、“Ｌ”レベル、“Ｈ”レベル、及び“Ｈ”レベルにして、トランジスタ６３Ｃ及び６３Ｄをオン状態、トランジスタ６３Ａ及び６３Ｂをオフ状態にする。すると、トランジスタ６１を介して供給された制御信号ＢＬＣ２は、可変抵抗部６２Ｄ及び６２Ｃにおいてそれぞれトランジスタ６３Ｄ及び６３Ｃを経由し、可変抵抗部６２Ｂ及び６２Ａにおいてそれぞれ抵抗素子６４Ｂ及び６４Ａを経由する。一方で、第２グループのワード線ＷＬが選択された場合、シーケンサ１７は、例えば制御信号Ｓ１、Ｓ２、Ｓ３、及びＳ４をそれぞれ“Ｌ”レベル、“Ｌ”レベル、“Ｌ”レベル、及び“Ｈ”レベルにして、トランジスタ６３Ｄをオン状態、トランジスタ６３Ａ、６３Ｂ及び６３Ｃをオフ状態にする。すると、トランジスタ６１を介して供給された制御信号ＢＬＣ２は、可変抵抗部６２Ｄにおいてトランジスタ６３Ｄを経由し、可変抵抗部６２Ｃ、６２Ｂ及び６２Ａにおいてそれぞれ抵抗素子６４Ｃ、６４Ｂ及び６４Ａを経由する。

以上のように、選択ブロックが偶数ブロックの場合には、トランジスタ６０を介してノードＮＤ１からノードＮＤ５に向かう方向に制御信号ＢＬＣ１が供給され、選択ブロックが奇数ブロックである場合には、トランジスタ６１を介してノードＮＤ５からノードＮＤ１に向かう方向に制御信号ＢＬＣ２が供給される。そして、選択されたワード線ＷＬのアドレスに基づいて、ノードＮＤ１〜ＮＤ５間における制御信号ＢＬＣの経路が変更される。

図２１は、第３実施形態に係る半導体記憶装置１０の読み出し動作において偶数ブロックと第１グループのワード線ＷＬとを選択した場合の波形の一例を示し、Ｎｅａｒ側及びＦａｒ側のワード線ＷＬの波形と、ノードＮＤ１〜ＮＤ５における制御信号ＢＬＣ１の波形と、制御信号ＳＴＢの波形とを示している。

図２１に示すように、Ｎｅａｒ側及びＦａｒ側のワード線ＷＬの波形と、制御信号ＳＴＢの波形とは、第１実施形態で図１２を用いて説明した波形と同様である。ノードＮＤ１における制御信号ＢＬＣ１の波形は、第１実施形態で図１２を用いて説明した制御信号ＢＬＣ１の波形と同様である。ノードＮＤ２における制御信号ＢＬＣ１の波形は、ノードＮＤ１からトランジスタ６３Ａを介して信号が供給されることにより減衰し、時刻ｔ３におけるキック量が小さくなる。ノードＮＤ３における制御信号ＢＬＣ１の波形は、ノードＮＤ２からトランジスタ６３Ｂを介して信号が供給されることにより減衰し、時刻ｔ３におけるキック量がさらに小さくなり、例えばキック動作の影響が見えなくなる。ノードＮＤ４及びＮＤ５における制御信号ＢＬＣ１の波形は、トランジスタ６３Ｃ及び６３Ｄを介して信号が供給されるため、例えばノードＮＤ３における制御信号ＢＬＣ１の波形と同様になる。このように制御信号ＢＬＣは、各ノードＮＤにおいてキック量が変化し、対応するセグメントＳＥＧのセンスアンプユニットＳＡＵに供給される。第３実施形態に係る半導体記憶装置１０のその他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

尚、以上の説明では、読み出し動作時においてシーケンサ１７が、制御信号Ｓ１〜Ｓ４を“Ｈ”レベルに維持し、キック動作時において制御信号Ｓ１〜Ｓ４を制御する場合を例に挙げたが、これに限定されない。例えば、シーケンサ１７は、読み出し動作全般において、図２０に示されたように制御信号Ｓ１〜Ｓ４を制御しても良い。

［３−３］第３実施形態の効果
以上のように第３実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０よりも細かいセンスアンプセグメントＳＥＧに分割され、選択されたブロックＢＬＫのアドレスに基づいて制御信号ＢＬＣを印加する方向を変更する。具体的には、例えばシーケンサ１７は、偶数ブロックが選択された場合に、ワード線ＷＬと同様の方向から制御信号ＢＬＣが供給されるように、トランジスタ６０及び６１をそれぞれオン状態及びオフ状態にする。

また、第３実施形態におけるセンスアンプモジュール１３は可変抵抗部６２Ａ〜６２Ｄを含み、選択されたワード線ＷＬの特性に基づいて各セグメントＳＥＧにおける制御信号ＢＬＣのキック量を調整する。具体的には、シーケンサ１７は、Ｎｅａｒ側の領域において可変抵抗部６２内のトランジスタ６３をオフ状態にして、Ｆａｒ側の領域において可変抵抗部６２内のトランジスタ６３をオン状態にする。トランジスタ６３がオフ状態の場合に制御信号ＢＬＣは、抵抗素子６４を経由することにより減衰してキック量が減少し、トランジスタ６３がオン状態の場合に制御信号ＢＬＣはトランジスタ６３を経由することにより電圧の変化が抑制される。

これにより、第３実施形態に係る半導体記憶装置１０は、各セグメントＳＥＧに供給される制御信号ＢＬＣのキック量を調整することが出来る。従って第３実施形態に係る半導体記憶装置１０は、第１及び第２実施形態と同様に、ワード線ＷＬにキック動作を実行した場合におけるビット線ＢＬの電圧の安定時間を短くすることが出来、読み出し動作を高速化することが出来る。

尚、以上の説明では、メモリセルアレイ１１が領域ＡＲ１〜ＡＲ５に分けられ、センスアンプモジュール１３が４つの可変抵抗部６２を含んでいる場合を例に説明したが、これに限定されない。例えば、センスアンプモジュール１３が含む可変抵抗部６２の個数は、メモリセルアレイ１１において分割制御される領域ＡＲの個数に基づいて設計される。

また、以上の説明ではＢＬＣドライバＤＲ１及びＤＲ２を使用する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０は、共通のＢＬＣドライバＤＲに接続されたトランジスタ６０及び６１を制御することによって、センスアンプモジュール１３に制御信号ＢＬＣを供給する方向を変更しても良い。

［４］第４実施形態
第４実施形態に係る半導体記憶装置１０は、センスアンプモジュール１３内において制御信号ＢＬＣが供給される配線が共有され、配列するセンスアンプグループＳＡＧの一方及び他方から異なる制御信号ＢＬＣを印加する。以下に、第４実施形態に係る半導体記憶装置１０について、第１〜第３実施形態と異なる点を説明する。

［４−１］構成
図２２は、第４実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図であり、第１実施形態で図５を用いて説明した構成に対して、ＢＬＣドライバＤＲ１及びＤＲ２が、センスアンプモジュール１３内のセンスアンプユニットＳＡＵに共通接続されている。

具体的には、図２２に示すように、例えばビット線ＢＬと交差する方向の配線によって、各センスアンプグループＳＡＧのセンスアンプユニットＳＡＵ０〜ＳＡＵ７がそれぞれ共通接続される。そして、これらの配線の一端がＢＬＣドライバＤＲ１に共通接続され、他端がＢＬＣドライバＤＲ２に共通接続される。言い換えると、センスアンプモジュール１３内の各センスアンプユニットＳＡＵに制御信号ＢＬＣを供給する配線は、一端がＢＬＣドライバＤＲ１に接続され、他端がＢＬＣドライバＤＲ２に接続される。そして、ＢＬＣドライバＤＲ１は、センスアンプモジュール１３の一方から制御信号ＢＬＣ１に対応する電圧を印加し、ＢＬＣドライバＤＲ２は、センスアンプモジュール１３の他方から制御信号ＢＬＣ２に対応する電圧を印加する。

図２３は、第４実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３の断面構造の一例を示す図であり、第１実施形態で図１０を用いて説明した構成において、導電体５５及び５６が一体で形成されている。

具体的には、図２３に示すように、配線層ＧＣにおいて導電体５５が一体で形成され、配線層Ｍ２において導電体５６が一体で形成され、導電体５５と導電体５６との間に複数のビアコンタクトＴＲＣが設けられている。そして、図示されない領域において、導電体５６の一端がＢＬＣドライバＤＲ１に接続され、導電体５６の他端がＢＬＣドライバＤＲ１に接続される。そして、導電体５６の一端及び他端からそれぞれ制御信号ＢＬＣ１及びＢＬＣ２に対応する電圧が印加され、この電圧はビアコンタクトＴＲＣを介して導電体５５に印加される。第４実施形態に係る半導体記憶装置１０のその他の構成は、第１実施形態に係る半導体記憶装置１０の構成と同様のため、説明を省略する。

［４−２］動作
第４実施形態に係る半導体記憶装置１０は、第１実施形態で図１１を用いて説明した半導体記憶装置１０の動作と同様に、選択されたブロックＢＬＫに基づいて制御信号ＢＬＣ１及びＢＬＣ２におけるキック動作の有無を制御する。具体的には、例えば選択ブロックが偶数ブロックである場合、制御信号ＢＬＣ１においてキック動作が実行され、制御信号ＢＬＣ２においてキック動作が実行されない。一方で、選択ブロックが奇数ブロックである場合、制御信号ＢＬＣ２においてキック動作が実行され、制御信号ＢＬＣ１においてキック動作が実行されない。

図２１は、第４実施形態に係る半導体記憶装置１０の読み出し動作において偶数ブロックと第１グループのワード線ＷＬとを選択した場合の波形の一例を示し、Ｎｅａｒ側及びＦａｒ側のワード線ＷＬの波形と、制御信号ＢＬＣ１及びＢＬＣ２の波形と、制御信号ＳＴＢの波形とを示している。

図２１に示すように、Ｎｅａｒ側及びＦａｒ側のワード線ＷＬの波形と、制御信号ＳＴＢの波形とは、第１実施形態で図１２を用いて説明した波形と同様である。制御信号ＢＬＣ１の波形は、第１実施形態で図１２を用いて説明した制御信号ＢＬＣ１の波形と同様であり、制御信号ＢＬＣ２の波形は、第１実施形態で図１２を用いて説明した制御信号ＢＬＣ２の波形と同様である。そして、第４実施形態に係る半導体記憶装置１０では、時刻ｔ３においてワード線ＷＬに対してキック動作を実行する際に、ＢＬＣドライバＤＲ１が電圧Ｖblcから電圧ＢＬkickhだけ高い電圧を一時的に印加して、ＢＬＣドライバＤＲ２が電圧Ｖblcを維持する。第４実施形態に係る半導体記憶装置１０のその他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

［４−３］第４実施形態の効果
以上のように第４実施形態に係る半導体記憶装置１０は、センスアンプモジュール１２に制御信号ＢＬＣを供給する配線の一端及び他端からそれぞれ電圧を印加することが可能なＢＬＣドライバＤＲ１及びＤＲ２を含んでいる。そして、ＢＬＣドライバＤＲ１及びＤＲ２は、ワード線ＷＬのキック動作が実行される際に、当該配線の一端及び他端から異なる電圧を印加する。

具体的には、第４実施形態に係る半導体記憶装置１０は、ワード線ＷＬのキック動作時において、例えばＮｅａｒ側から制御信号ＢＬＣを印加するＢＬＣドライバＤＲにおいてキック動作を実行し、Ｆａｒ側から制御信号ＢＬＣを印加するＢＬＣドライバＤＲにおいてキック動作を実行しないように制御する。

これにより、第４実施形態に係る半導体記憶装置１０は、第１〜第３実施形態と同様に、ロウデコーダモジュール１２からの距離に応じたワード線ＷＬのキック量の変化に併せて、制御信号ＢＬＣのキック量を調整することが出来る。従って第４実施形態に係る半導体記憶装置１０は、第１〜第３実施形態と同様に、キック動作を実行した場合におけるビット線ＢＬの電圧の安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

［５］第５実施形態
第５実施形態に係る半導体記憶装置１０は、ロウデコーダモジュール１２Ａ及び１２Ｂが各ブロックＢＬＫを両側から駆動する場合において、設定した領域毎に制御信号ＢＬＣを制御する。以下に、第５実施形態に係る半導体記憶装置１０について、第１〜第４実施形態と異なる点を説明する。

［５−１］構成
図２５は、第５実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第２実施形態で図１５を用いて説明した構成に対して、ロウデコーダモジュール１２Ａ及び１２Ｂの構成が異なっている。

具体的には、図２５に示すように第５実施形態におけるロウデコーダモジュール１２Ａは、ブロックＢＬＫ０〜ＢＬＫｎに対応するロウデコーダＲＤＡを含み、ロウデコーダモジュール１２Ｂは、ブロックＢＬＫ０〜ＢＬＫｎに対応するロウデコーダＲＤＢを含んでいる。つまり、第５実施形態において各ブロックＢＬＫは、ロウデコーダモジュール１２Ａ及び１２Ｂによって、ブロックＢＬＫの両側から駆動される構成となっている。具体的には、例えばワード線ＷＬに対応する導電体４２の一端側からロウデコーダＲＤＡが電圧を供給し、他端側からロウデコーダＲＤＢが電圧を供給する。以下の説明では、各ブロックＢＬＫにおいてロウデコーダＲＤＡ及びＲＤＢから近い領域を“Ｅｄｇｅ”、ブロックＢＬＫの中央部分を含む領域を“Ｃｅｎｔｅｒ”と称する。つまり、領域ＡＲ１及びＡＲ２がＥｄｇｅ部に対応し、領域ＡＲ３がＣｅｎｔｅｒ部に対応する。

図２６は、第４実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図であり、第２実施形態で図１５を用いて説明した構成に対して、ＢＬＣドライバＤＲ３が省略され、ＢＬＣドライバＤＲ１及びＤＲ２と各センスアンプセグメントＳＥＧと接続関係が異なっている。

具体的には、図２６に示すように第５実施形態において、ＢＬＣドライバＤＲ１は、生成した制御信号ＢＬＣ１をセグメントＳＥＧ１及びＳＥＧ２に含まれたセンスアンプユニットＳＡＵに供給し、ＢＬＣドライバＤＲ２は、生成した制御信号ＢＬＣ２をセグメントＳＥＧ３に含まれたセンスアンプユニットＳＡＵに供給する。第５実施形態に係る半導体記憶装置１０のその他の構成は、第１実施形態に係る半導体記憶装置１０の構成と同様のため、説明を省略する。

［５−２］動作
第５実施形態に係る半導体記憶装置１０は、読み出し動作においてワード線ＷＬに対するキック動作を実行する際に、例えば制御信号ＢＬＣ１においてキック動作を実行し、制御信号ＢＬＣ２においてキック動作を実行しない。

図２７は、第５実施形態に係る半導体記憶装置１０の読み出し動作における波形の一例を示し、Ｃｅｎｔｅｒ部及びＥｄｇｅ部のワード線ＷＬの波形と、制御信号ＢＬＣ１及びＢＬＣ２の波形と、制御信号ＳＴＢの波形とを示している。

図２７に示すように、Ｃｅｎｔｅｒ部のワード線ＷＬの波形及び制御信号ＢＬＣ１の波形は、第１実施形態で図１２を用いて説明したＮｅａｒ側のワード線ＷＬの波形及び制御信号ＢＬＣ１と同様であり、Ｅｄｇｅ部のワード線ＷＬの波形及び制御信号ＢＬＣ２の波形は、第１実施形態で図１２を用いて説明したＦａｒ側のワード線ＷＬの波形及び制御信号ＢＬＣ２の波形と同様である。言い換えると、シーケンサ１７は、Ｅｄｇｅ部に対応するセンスアンプセグメントＳＥＧ１及びＳＥＧ２を、第１実施形態で説明したＮｅａｒ側と同様に制御信号ＢＬＣを制御し、Ｃｅｎｔｅｒ部に対応するセンスアンプセグメントＳＥＧ３を、第１実施形態で説明したＦａｒ側と同様に制御信号ＢＬＣを制御する。第５実施形態に係る半導体記憶装置１０のその他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

［５−３］第５実施形態の効果
以上のように第５実施形態に係る半導体記憶装置１０は、ワード線ＷＬがロウデコーダモジュール１２Ａ及び１２Ｂによって両側から駆動される構成を有する。このように両側からワード線ＷＬが駆動される場合、例えば図２５に示す２つのＥｄｇｅ部におけるワード線ＷＬの波形が第１実施形態で説明したＮｅａｒ側のワード線ＷＬの波形と同様になり、Ｃｅｎｔｅｒ部におけるワード線ＷＬの波形が第１実施形態で説明したＦａｒ側のワード線ＷＬの波形と同様になる。

そこで、第５実施形態に係る半導体記憶装置１０においてシーケンサ１７は、ワード線ＷＬにキック動作を実行する場合に、Ｅｄｇｅ部に対応する制御信号ＢＬＣについて第１実施形態で説明したＮｅａｒ側と同様に制御し、Ｃｅｎｔｅｒ部に対応する制御信号ＢＬＣについて第１実施形態で説明したＦａｒ側と同様に制御する。

これにより、第５実施形態に係る半導体記憶装置１０は、Ｅｄｇｅ部及びＣｅｎｔｅｒ部における制御信号ＢＬＣのキック量を最適化することが出来、ビット線ＢＬの電圧の安定時間を短くすることが出来る。従って第５実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、読み出し動作を高速化することが出来る。

尚、以上の説明では、ワード線ＷＬに対するキック動作を実行する場合にＣｅｎｔｅｒ部における制御信号ＢＬＣ２においてキック動作を実行しない場合を例に挙げたが、これに限定されない。例えば、シーケンサ１７が、制御信号ＢＬＣ２に対してもキック動作を実行し、Ｃｅｎｔｅｒ部に対応する制御信号ＢＬＣ２におけるキック量を、Ｅｄｇｅ部に対応する制御信号ＢＬＣ１におけるキック量よりも小さくしても良い。このような場合においても、第５実施形態に係る半導体記憶装置１０は、以上で説明した効果を得ることが出来る。

［６］第６実施形態
第６実施形態に係る半導体記憶装置１０は、第１〜第５実施形態においてキック量を変化させるセンスアンプモジュール１３の構成例に関する。以下に、第６実施形態に係る半導体記憶装置１０について、第１〜第５実施形態と異なる点を説明する。

［６−１］構成
図２８は、第６実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール１３の構成例を示し、１つのセンスアンプユニットＳＡＵの回路構成の一例を示している。図２８に示すように、第６実施形態におけるセンスアンプユニットＳＡＵは、第１実施形態で図６を用いて説明したセンスアンプユニットＳＡＵの構成に対して、センスアンプ部ＳＡの構成が異なっている。

具体的には、第６実施形態におけるセンスアンプモジュール１３は、トランジスタ２２Ａ及び２２Ｂを含んでいる。トランジスタ２２Ａ及び２２Ｂは、ノードＣＯＭと対応するビット線ＢＬとの間に並列接続されている。トランジスタ２２Ａのゲートには制御信号ＢＬＣａが入力され、トランジスタ２２Ｂのゲートには制御信号ＢＬＣｂが入力される。言い換えると、第６実施形態におけるセンスアンプ部ＳＡは、並列接続された複数のトランジスタ２２を含み、この並列接続された複数のトランジスタ２２が、シーケンサ１７によって独立に制御することが可能なように構成されている。

尚、並列接続された複数のトランジスタ２２は、例えば何れか一つが通常の動作で使用されるトランジスタに対応し、その他がキック動作時にのみ使用されるトランジスタに対応する。これに限定されず、通常の動作時において、並列接続された複数のトランジスタ２２が使用されても良い。

［６−２］動作
第６実施形態においてセンスアンプユニットＳＡＵは、シーケンサ１７がトランジスタ２２Ａ及び２２Ｂを制御することによってキック量を変更する。第６実施形態におけるトランジスタ２２Ａ及び２２Ｂの制御方法の一例が、図２９に示されている。

図２９に示すように、キック量を大きくする場合にシーケンサ１７は、例えば制御信号ＢＬＣａ及びＢＬＣｂを共に“Ｈ”レベルにして、トランジスタ２２Ａ及び２２Ｂをオン状態にする。すると、ノードＣＯＭと対応するビット線ＢＬとの間を流れる電流量が増加するため、ビット線ＢＬの充電速度が早くなる。一方で、キック量を小さくする場合にシーケンサ１７は、制御信号ＢＬＣａ及びＢＬＣｂをそれぞれ“Ｈ”レベル及び“Ｌ”レベルにして、トランジスタ２２Ａ及び２２Ｂをそれぞれオン状態及びオフ状態にする。すると、ノードＣＯＭと対応するビット線ＢＬとの間を流れる電流量が小さくなるため、ビット線ＢＬの充電速度が遅くなる。第６実施形態に係る半導体記憶装置１０のその他の動作は、第１実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

［６−３］第６実施形態の効果
以上のように第６実施形態におけるセンスアンプモジュール１３は、ワード線ＷＬのキック動作時において、制御信号ＢＬＣのキック量を細かく調整することが出来る。これにより第６実施形態に係る半導体記憶装置１０は、各種動作時において、制御信号ＢＬＣに対してより最適なキック量を適用することが可能になる。

［７］変形例等
実施形態の半導体記憶装置１０は、第１及び第２メモリセル＜ＭＴ、図２＞と、第１ワード線＜ＷＬ、図２＞と、第１及び第２センスアンプ＜ＳＡＵ、図５＞と、第１及び第２ビット線＜ＢＬ、図２＞とを含む。第１ワード線は、第１及び第２メモリセルに接続される。第１及び第２センスアンプは第１及び第２トランジスタ＜２２、図６＞をそれぞれ含む。第１ビット線は、第１メモリセルと第１トランジスタとの間を接続する。第２ビット線は、第２メモリセルと第２トランジスタとの間を接続する。読み出し動作において、第１及び第２センスアンプがそれぞれ第１及び第２メモリセルに記憶されたデータを判定する際に、第１及び第２トランジスタのゲートには第１電圧＜Vblc、図１２，１３＞をが印加される。第１ワード線には、読み出し電圧が印加される前に、読み出し電圧よりも高いキック電圧＜CR+CGkick、図１２＞が印加される。第１トランジスタのゲートには、第１ワード線にキック電圧が印加されている第１期間において、第１電圧よりも高い第２電圧＜Vblc+BLkick、図１２＞が印加される。第１期間において第２トランジスタのゲートに印加される電圧は、第２電圧よりも低い＜Vblc、図１３＞。これにより、高速に動作することが可能な半導体記憶装置を提供することが出来る。

尚、上記実施形態では、読み出し動作において低い方の読み出し電圧から印加する場合を例に説明したが、これに限定されない。例えば、図３０に示すように高い方の読み出し電圧から印加して、メモリセルトランジスタＭＴの閾値電圧を判定しても良い。図３０は、第１実施形態の変形例に係る半導体記憶装置１０の読み出し動作の波形の一例を示しており、選択されたワード線ＷＬと、Ｎｅａｒ側に対応する制御信号ＢＬＣ１と、Ｆａｒ側に対応する制御信号ＢＬＣ２と、制御信号ＳＴＢとの波形を示している。

図３０に示すように、ロウデコーダモジュール１２は選択されたワード線ＷＬに対して、時刻ｔ０に読み出し電圧ＣＲを印加し、時刻ｔ１に読み出し電圧ＡＲを印加している。また、キック動作を実行しているため、ワード線ＷＬのＮｅａｒ側では読み出し電圧ＣＲになる前に電圧ＣＧKickだけ高い電圧が一時的に印加されている。一方で、ワード線ＷＬのＦａｒ側ではＲＣ時定数の影響により、直接読み出し電圧ＣＲに到達している。Ｎｅａｒ側に対応する制御信号ＢＬＣ１は、ワード線ＷＬに読み出し電圧ＣＲが印加される際にキック動作を実行し、Ｆａｒ側に対応する制御信号ＢＬＣ２は、ワード線ＷＬに読み出し電圧ＣＲが印加される際にキック動作を実行していない。そして、各読み出し電圧が印加されてから制御信号ＳＴＢがアサートされると、センスアンプユニットＳＡＵはメモリセルトランジスタＭＴの閾値電圧を判定し、時刻ｔ３において読み出し動作が終了する。このように、上記実施形態は、ワード線ＷＬに対するキック動作が実行されるあらゆる場合に対して適用することが可能である。

尚、上記実施形態では、全てのビット線ＢＬを対象として読み出し動作が実行される場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０は、読み出し動作が奇数ビット線と偶数ビット線とに分けて実行されるような構成であっても良い。この場合にセンスアンプモジュール１３は、例えば奇数ビット線と偶数ビット線とにそれぞれ対応して設けられる。そして、奇数ビット線と偶数ビット線とにそれぞれ対応するセンスアンプモジュール１３には、例えば異なる制御信号ＢＬＣが供給される。上記実施形態は、このような構成の半導体記憶装置１０に対しても適用することが可能である。

尚、上記実施形態では、Upperページデータの読み出し動作を例に説明したが、これに限定されない。例えば、Lowerページデータの読み出し動作に対しても、上記実施形態で説明した動作を適用することが可能である。また、上記実施形態では、１つのメモリセルに対して２ビットのデータを記憶させる場合を例に説明したが、これに限定されない。例えば、１つのメモリセルに対して１ビット又は３ビット以上のデータを記憶させても良い。このような場合においても、第１〜第６実施形態で説明した読み出し動作を実行することが出来る。

尚、上記実施形態では、キック動作におけるワード線ＷＬに印加する電圧及び制御信号ＢＬＣに対応する電圧のキック量が略一定である場合を例に説明したが、これに限定されない。例えば、これらの電圧は、選択されるワード線ＷＬのアドレスに基づいて変更されても良い。具体的には、メモリセルが３次元に積層された構造である場合に、例えば上層と下層のワード線ＷＬでＲＣ時定数が異なり、適切なキック量が異なる場合がある。このような場合に半導体記憶装置１０は、各層のワード線ＷＬに最適化されたキック量を適用することによって、読み出し動作の速度を向上することが出来る。

尚、上記実施形態では、ロウデコーダモジュール１２がメモリセルアレイ１１下部に設けられている場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ１１が半導体基板上に形成され、メモリセルアレイ１１を挟むようにロウデコーダモジュール１２Ａ及び１２Ｂが配置されても良い。このような場合においても、上記実施形態で説明した動作を実行することが可能である。

尚、上記実施形態では、半導体記憶装置１０がページ毎にデータを読み出す場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０がメモリセルに記憶された複数ビットのデータを一括で読み出すようにしても良い。このような場合においても、読み出し動作の印加時にキック動作を適用することがあるため、半導体記憶装置１０は、上記実施形態で説明した動作を適用することが出来る。

尚、上記実施形態において、読み出し動作についてワード線ＷＬの波形を示したタイミングチャートを用いて説明したが、このワード線ＷＬの波形は、例えばロウデコーダモジュール１２に電圧を供給する信号線の波形と同様の波形となる。つまり。上記実施形態においてワード線ＷＬに印加される電圧及びワード線ＷＬに電圧が印加されている期間は、対応する信号線の電圧を調べることにより大まかに知ることが出来る。尚、ワード線ＷＬの電圧は、ロウデコーダモジュール１２に含まれた転送トランジスタによる電圧降下によって、対応する信号線よりも低くなることもある。

尚、上記実施形態において、メモリセルにＭＯＮＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲートを利用したメモリセルを使用した場合においても、上記実施形態で説明した読み出し動作及び書き込み動作を実行することで、同様の効果を得ることが出来る。

尚、上記実施形態では、各導電体４２が電気的に接続されるビアコンタクトＶＣが、当該導電体４２を通過する場合を例に挙げたが、これに限定されない。例えば、各導電体４２に対応するビアコンタクトＶＣは、異なる配線層の導電体４２から導電体４０を通過して、対応する拡散領域５２に接続されるようにしても良い。また、以上の説明では、ビアコンタクトＢＣ、ＶＣ、ＨＵ、ＴＲＣが、１段のピラーにより形成されている場合を例に説明したが、これに限定されない。例えば、これらのビアコンタクトは、２段以上のピラーを連結して形成されていても良い。また、このように２段以上のピラーを連結する場合に、異なる導電体を介していても良い。

尚、上記実施形態において、メモリセルアレイ１１の構成はその他の構成であってもよい。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

尚、上記実施形態では、ブロックＢＬＫがデータの消去単位である場合を例に説明したが、これに限定されない。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしても良い。
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしても良い。
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしても良い。
読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間にしても良い。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としても良い。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としても良く、６.０Ｖ以下としても良い。
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていても良い。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしても良い。

（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であっても良い。
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしても良い。

（４）メモリセルの構造は、半導体基板（シリコン基板）上に、膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ又はＳｉＯＮ等の絶縁膜と、膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることが出来る。また、ポリシリコンには、Ｒｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜としては、ＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることが出来る。絶縁膜上には、膜厚が３〜１０ｎｍの材料を介して、膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料は、ＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極には、Ｗ等を用いることができる。また、メモリセル間には、エアギャップを形成することが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダモジュール、１３…センスアンプモジュール、１４…入出力回路、１５…レジスタ、１６…ロジックコントローラ、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、
ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＴ１，ＳＴ２…選択トランジスタ、ＭＴ…メモリセルトランジスタ、ＤＲ…ＢＬＣドライバ

Claims (8)

1. 第１及び第２メモリセルと、
   前記第１及び第２メモリセルに接続された第１ワード線と、
   第１及び第２トランジスタをそれぞれ含む第１及び第２センスアンプと、
   前記第１メモリセルと前記第1トランジスタとの間を接続する第１ビット線と、
   前記第２メモリセルと前記第２トランジスタとの間を接続する第２ビット線と、
   を備え、
   読み出し動作において、
   前記第１及び第２センスアンプがそれぞれ前記第１及び第２メモリセルに記憶されたデータを判定する際に、前記第１及び第２トランジスタのゲートには第１電圧が印加され、
   前記第１ワード線には、読み出し電圧が印加される前に、前記読み出し電圧よりも高いキック電圧が印加され、
   前記第１トランジスタのゲートには、前記第１ワード線に前記キック電圧が印加されている第１期間において、前記第１電圧よりも高い第２電圧が印加され、
   前記第１期間において前記第２トランジスタのゲートに印加される電圧は、前記第２電圧よりも低い、半導体記憶装置。
2. 第１方向に延伸して設けられ、前記第１ワード線として機能する第１導電体と、
   前記第１導電体を通過して設けられ、前記第１導電体との交差部分が前記第１及び第２メモリセルとしてそれぞれ機能する第１及び第２ピラーと、
   前記第１導電体上に設けられ、前記第１導電体と電気的に接続された第３ピラーと、
   をさらに備え、
   前記第３ピラーと前記第１ピラーとの前記第１方向における間隔は、前記第３ピラーと前記第２ピラーとの前記第１方向における間隔よりも短い、
   請求項１に記載の半導体記憶装置。
3. 前記第１及び第２ビット線にそれぞれ接続され、前記第１及び第２メモリセルと異なるブロックに含まれる第３及び第４メモリセルと、
   前記第３及び第４メモリセルに接続された第２ワード線と、
   をさらに備え、
   前記読み出し動作において、
   前記第２ワード線には、前記読み出し電圧が印加される前に、前記キック電圧が印加され、
   前記第２トランジスタのゲートには、前記第２ワード線に前記キック電圧が印加されている第２期間において、前記第２電圧が印加され、
   前記第２期間において前記第１トランジスタのゲートに印加される電圧は、前記第２電圧よりも低い、
   請求項１に記載の半導体記憶装置。
4. 第１方向に延伸して設けられ、前記第１ワード線として機能する第１導電体と、
   前記第１方向に延伸して設けられ、前記第２ワード線として機能する第２導電体と、
   前記第１導電体を通過して設けられ、前記第１導電体との交差部分が前記第１及び第２メモリセルとしてそれぞれ機能する第１及び第２ピラーと、
   前記第２導電体を通過して設けられ、前記第２導電体との交差部分が前記第３及び第４メモリセルとしてそれぞれ機能する第３及び第４ピラーと、
   前記第１導電体上に設けられ、前記第１導電体と電気的に接続された第５ピラーと、
   前記第２導電体上に設けられ、前記第２導電体と電気的に接続された第６ピラーと、
   をさらに備え、
   前記第５ピラーと前記第１ピラーとの前記第１方向における間隔は、前記第５ピラーと前記第２ピラーとの前記第１方向における間隔よりも短く、
   前記第６ピラーと前記第４ピラーとの前記第１方向における間隔は、前記第６ピラーと前記第３ピラーとの前記第１方向における間隔よりも短い、
   請求項３に記載の半導体記憶装置。
5. 前記第１及び第２ワード線にそれぞれ接続された第５及び第６メモリセルと、
   第３トランジスタを含む第３センスアンプと、
   前記第５及び第６メモリセルと、前記第３トランジスタとの間を接続する第３ビット線と、
   をさらに備え、
   前記読み出し動作において、
   前記第３センスアンプが前記第５又は第６メモリセルに記憶されたデータを判定する際に、前記第３トランジスタのゲートには前記第１電圧が印加され、
   前記第１期間及び前記第２期間において前記第３トランジスタのゲートに印加される電圧は、前記第２電圧よりも低い、
   請求項３に記載の半導体記憶装置。
6. 前記第１及び第２トランジスタのゲートとして機能し、第１方向に延伸した導電体と、
   前記導電体の前記第１方向における一端側に接続された第１ドライバと、
   前記導電体の前記第１方向における他端側に接続された第２ドライバと、
   をさらに備え、
   前記読み出し動作において、
   前記第１期間において、前記第１ドライバが前記第２電圧を前記導電体に印加し、前記第２ドライバが前記第１電圧を前記導電体に印加する、
   請求項１に記載の半導体記憶装置。
7. 前記第１センスアンプは、前記第１トランジスタに接続された第３トランジスタを含み、
   前記第２センスアンプは、前記第２トランジスタに接続された第４トランジスタを含み、
   前記読み出し動作において、
   前記データを判定する際に、前記第３及び第４トランジスタのゲートには第３電圧が印加され、
   前記第１期間において、前記第３及び第４トランジスタのゲートには、前記第３電圧よりも高い第４電圧が印加される、
   請求項１に記載の半導体記憶装置。
8. 第１方向に沿って配列する第１領域及び第２領域に設けられた複数のメモリセルと、
   前記第１方向に延伸して前記複数のメモリセルに接続され、前記第１領域から前記第２領域の方向に電圧が印加されるワード線と、
   前記複数のメモリセルに接続され、前記第１領域及び前記第２領域に対応してそれぞれ第１信号及び第２信号が入力される複数のセンスアンプと、
   を備え、
   読み出し動作において、
   前記複数のセンスアンプが前記複数のメモリセルに記憶されたデータを判定する際における、前記第１信号及び前記第２信号の電圧は第１電圧であり、
   前記ワード線には、読み出し電圧が印加される前に、前記読み出し電圧よりも高いキック電圧が印加され、
   前記ワード線に前記キック電圧が印加されている期間における、前記第１信号の電圧は、前記第１電圧よりも高い第２電圧を含み、前記第２信号の電圧は、前記第２電圧よりも低い、半導体記憶装置。