JP2018142833A - 電力増幅回路 - Google Patents

Abstract

【課題】増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させる。
【解決手段】電力増幅回路は、ベースに入力信号が供給されコレクタから増幅信号を出力する増幅トランジスタと、増幅トランジスタのベースにバイアス電流又は電圧を供給するバイアス回路と、増幅トランジスタのベースとバイアス回路との間に接続された第１抵抗素子とを備え、バイアス回路は、電圧生成回路と、ベースに第１直流電圧が供給されエミッタからバイアス電流又は電圧を供給する第１トランジスタと、ベースに第２直流電圧が供給されエミッタが第１トランジスタのエミッタに接続された第２トランジスタと、増幅トランジスタのベースと第２トランジスタのベースとの間に設けられ、第２トランジスタのベースに入力信号を供給する信号供給回路と、第１トランジスタのベースと第２トランジスタのベースとの間に設けられたインピーダンス回路とを備える。
【選択図】図１

Description

本発明は、電力増幅回路に関する。

携帯電話等の移動体通信機に搭載される電力増幅回路においては、一般的に増幅器としてバイポーラトランジスタが用いられる。バイポーラトランジスタは、素子の温度が上昇するとコレクタ電流が増加し、これによりさらに温度が上昇してコレクタ電流が増加するという熱的な正帰還特性を有する。従って、温度上昇によるコレクタ電流の増加を抑制するため、例えばバイポーラトランジスタのベースとベースバイアス電圧供給端子との間に抵抗素子（以下、バラスト抵抗とも呼ぶ。）を挿入する構成が知られている。当該構成では、バラスト抵抗における電圧降下によりベース電流の増加が抑制されるため、コレクタ電流の増加もまた抑制される。

バラスト抵抗を備えた構成においては、入力信号の電力レベルの増大に伴いベース電流が増加すると、バラスト抵抗における電圧降下が大きくなるため、ベース電圧が低下する。これにより、コレクタ電流の振幅がベース電流の振幅に伴わずに電力利得が低下し、増幅器の線形性が劣化し得る。当該線形性の劣化を抑制するため、例えば特許文献１には、信号入力端子とベースバイアス電圧供給端子との間に容量素子が設けられた電力増幅器が開示されている。当該構成によれば、信号入力端子から供給される電力をベースバイアス電圧供給端子に伝えることができる。従って、ベース電圧の低下が抑制され、線形性が改善される。

特開２００３−３２４３２５号公報

しかし、特許文献１に開示される構成では、信号入力端子とベースバイアス電圧供給端子との間に接続された容量素子が、信号入力端子から見た整合回路の一部となり得る。すなわち、当該容量素子が、増幅器の入力インピーダンスと当該増幅器の前段の回路の出力インピーダンスの整合に影響を与えるという問題がある。

本発明は、かかる事情に鑑みてなされたものであり、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させる電力増幅回路を提供することを目的とする。

かかる目的を達成するため、本発明の一側面に係る電力増幅回路は、ベース又はゲートに入力信号が供給され、コレクタ又はドレインから入力信号を増幅した増幅信号を出力する増幅トランジスタと、増幅トランジスタのベース又はゲートにバイアス電流又は電圧を供給するバイアス回路と、増幅トランジスタのベース又はゲートと、バイアス回路との間に直列接続された第１抵抗素子と、を備え、バイアス回路は、第１直流電圧を生成する電圧生成回路と、ベース又はゲートに第１直流電圧が供給され、エミッタ又はソースから第１抵抗素子を経由して増幅トランジスタのベース又はゲートにバイアス電流又は電圧を供給する第１トランジスタと、ベース又はゲートに第２直流電圧が供給され、エミッタ又はソースが第１トランジスタのエミッタ又はソースに接続された第２トランジスタと、増幅トランジスタのベース又はゲートと、第２トランジスタのベース又はゲートとの間に設けられた信号供給回路であって、第２トランジスタのベース又はゲートに入力信号を供給する信号供給回路と、第１トランジスタのベース又はゲートと第２トランジスタのベース又はゲートとの間に設けられたインピーダンス回路と、を備える。

本発明によれば、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させる電力増幅回路を提供することができる。

本発明の第１実施形態に係る電力増幅回路の構成例を示す図である。 比較例における入力電力Ｐｉｎと電圧Ｖｂｉａｓ´との関係のイメージを示すグラフである。 比較例における利得特性のイメージを示すグラフである。 比較例における入力電力Ｐａでの電圧Ｖｂｉａｓ´の時間変化のイメージを示すグラフである。 本発明の第１実施形態に係る電力増幅回路における入力電力Ｐｉｎと電圧Ｖｂｉａｓとの関係のイメージを示すグラフである。 本発明の第１実施形態に係る電力増幅回路における利得特性のイメージを示すグラフである。 本発明の第１実施形態に係る電力増幅回路における入力電力Ｐａでの電圧Ｖｂｉａｓの時間変化のイメージを示すグラフである。 本発明の第２実施形態に係る電力増幅回路の構成例を示す図である。 本発明の第３実施形態に係る電力増幅回路の構成例を示す図である。 本発明の第３実施形態に係る電力増幅回路における入力電力Ｐｉｎと電圧Ｖｂｉａｓとの関係のイメージを示すグラフである。 本発明の第３実施形態に係る電力増幅回路における入力電力Ｐｂでの電圧Ｖｂｉａｓの時間変化のイメージを示すグラフである。 本発明の第４実施形態に係る電力増幅回路の構成例を示す図である。

以下、図面を参照して本発明の一実施形態について説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の第１実施形態に係る電力増幅回路の構成例を示す図である。図１に示される電力増幅回路１００Ａは、例えば、携帯電話に搭載され、基地局に送信する無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号の電力を増幅するために用いられる。電力増幅回路１００Ａは、例えば、２Ｇ（第２世代移動通信システム）、３Ｇ（第３世代移動通信システム）、４Ｇ（第４世代移動通信システム）、５Ｇ（第５世代移動通信システム）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）−ＦＤＤ（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）、ＬＴＥ−ＴＤＤ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）、ＬＴＥ−Ａｄｖａｎｃｅｄ、ＬＴＥ−Ａｄｖａｎｃｅｄ Ｐｒｏ等の通信規格の信号の電力を増幅する。なお、電力増幅回路１００Ａが増幅する信号の通信規格はこれらに限られない。

電力増幅回路１００Ａは、トランジスタＱ１、バイアス回路１１０Ａ、キャパシタＣ１及び抵抗素子Ｒ１を備える。電力増幅回路１００Ａは、入力端子に供給された入力信号ＲＦｉｎを増幅し、出力端子から増幅信号ＲＦｏｕｔを出力する。以下に、各構成要素について詳細に説明する。

トランジスタＱ１（増幅トランジスタ）は、コレクタに電源電圧（不図示）が供給され、ベースにキャパシタＣ１が直列接続され、エミッタが接地される。トランジスタＱ１のベースには、電力増幅回路１００Ａの外部からキャパシタＣ１を経由して入力信号ＲＦｉｎが供給され、バイアス回路１１０Ａから抵抗素子Ｒ１を経由してバイアス電流又は電圧が供給される。これにより、トランジスタＱ１のコレクタから入力信号ＲＦｉｎを増幅した増幅信号ＲＦｏｕｔが出力される。トランジスタＱ１は、例えばバイアス回路１１０Ａから供給されるバイアス電流又は電圧に応じて利得が制御されてもよい。

なお、トランジスタＱ１は複数の単位トランジスタ（フィンガー）が並列接続された構成（すなわち、マルチフィンガー構成）であってもよい。

また、トランジスタＱ１は特に限定されないが、本明細書においてはヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラトランジスタであるものとして説明する。なお、バイポーラトランジスタの代わりに電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いてもよい。ＦＥＴには、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等がある。バイポーラトランジスタの代わりにＦＥＴを用いる場合、コレクタ、ベース、エミッタを、それぞれ、ドレイン、ゲート、ソースに読み替えればよい。以下に説明する他のトランジスタについても同様である。

バイアス回路１１０Ａは、バイアス電流又は電圧を生成し、トランジスタＱ１のベースにバイアス電流又は電圧を供給する。バイアス回路１１０Ａの構成の詳細は後述する。

キャパシタＣ１は、一端が入力端子に接続され、他端がトランジスタＱ１のベースに接続される。キャパシタＣ１は、入力信号ＲＦｉｎの直流成分を除去する。

抵抗素子Ｒ１（第１抵抗素子）は、トランジスタＱ１のベースとバイアス回路１１０Ａの出力との間に直列接続される。具体的には、抵抗素子Ｒ１は、一端がトランジスタＱ１のベースに接続され、他端がトランジスタＱ２，Ｑ３のエミッタに接続される。抵抗素子Ｒ１は、トランジスタＱ１の熱的な正帰還を抑制するためのバラスト抵抗である。すなわち、トランジスタＱ１は、トランジスタ素子の温度が上昇するとコレクタ電流が増加し、これによりさらに温度が上昇してコレクタ電流が増加するという熱的な正帰還特性を有する。従って、例えば複数の単位トランジスタが並列接続されたマルチフィンガー構成において、仮に抵抗素子Ｒ１を備えていなければ、一部のトランジスタにコレクタ電流が集中し、熱暴走を起こして破壊に至る可能性がある。この点、電力増幅回路１００Ａでは抵抗素子Ｒ１を備えることにより、トランジスタＱ１のベース電流が増加すると抵抗素子Ｒ１における電圧降下によりベース電流の当該増加が抑制される。従って、トランジスタＱ１のコレクタ電流の増加が抑制される。

次に、バイアス回路１１０Ａの構成の詳細について説明する。バイアス回路１１０Ａは、例えば、電圧生成回路２００、トランジスタＱ２，Ｑ３、キャパシタＣ２及び抵抗素子Ｒ２を備える。

電圧生成回路２００は、例えば、抵抗素子Ｒ３、トランジスタＱ４，Ｑ５及びキャパシタＣ３を含む。抵抗素子Ｒ３は、一端に電圧生成回路２００の外部から所定の電流又は電圧が供給され、他端がトランジスタＱ４のコレクタに接続される。トランジスタＱ４，Ｑ５は直列接続される。具体的には、トランジスタＱ４（第４トランジスタ）は、コレクタとベースが接続され（以下、ダイオード接続とも呼ぶ。）、コレクタが抵抗素子Ｒ３の他端に接続され、エミッタがトランジスタＱ５のコレクタに接続される。トランジスタＱ５（第５トランジスタ）は、ダイオード接続され、エミッタが接地される。キャパシタＣ３は、一端がトランジスタＱ４のベースに接続され、他端が接地される。キャパシタＣ３は、トランジスタＱ２のベース電圧を交流的に接地する。

上述の構成により、電圧生成回路２００ではトランジスタＱ４のコレクタに所定レベルの電圧Ｖ１（第１直流電圧）（例えば、２．８Ｖ程度）が生成される。なお、トランジスタＱ４，Ｑ５の代わりにダイオード素子が用いられてもよい。

トランジスタＱ２（第１トランジスタ）は、コレクタに電源電圧Ｖｂａｔｔが供給され、ベースに電圧Ｖ１が供給され、エミッタが抵抗素子Ｒ１の他端に接続される。トランジスタＱ２は、抵抗素子Ｒ１を経由してトランジスタＱ１のベースにバイアス電流又は電圧を供給する。なお、トランジスタＱ２のエミッタ電圧を電圧Ｖｂｉａｓとする。

抵抗素子Ｒ２（第２抵抗素子）は、一端がトランジスタＱ２のベースに接続され、他端がトランジスタＱ３のベースに接続される。抵抗素子Ｒ２は、一端に供給される電圧Ｖ１に応じた電圧Ｖ２（第２直流電圧）を他端から出力し、トランジスタＱ３のベースにバイアス電圧として供給する。なお、電圧Ｖ２は例えば電圧Ｖ１より低い電圧である。抵抗素子Ｒ２の抵抗値の調整により、トランジスタＱ３のバイアス電圧を調整することができる。なお、抵抗素子Ｒ２はインピーダンス回路の一具体例である。

キャパシタＣ２は、トランジスタＱ１のベースとトランジスタＱ３のベースとの間に直列接続される。具体的には、キャパシタＣ２は、一端が入力端子とキャパシタＣ１の一端との接続点に接続され、他端がトランジスタＱ３のベース及び抵抗素子Ｒ２の他端に接続される。キャパシタＣ２は、入力信号ＲＦｉｎの直流成分を除去し、交流成分を検波してトランジスタＱ３のベースに供給する。なお、キャパシタＣ２は信号供給回路の一具体例である。また、キャパシタＣ２の一端は、キャパシタＣ１の他端と抵抗素子Ｒ１の一端との接続点に接続されてもよい。

トランジスタＱ３（第２トランジスタ）は、コレクタに電源電圧Ｖｂａｔｔが供給され、ベースに電圧Ｖ１に応じた電圧Ｖ２（第２直流電圧）が供給され、エミッタがトランジスタＱ２のエミッタに接続される。また、トランジスタＱ３のベースには、キャパシタＣ２を経由して入力信号ＲＦｉｎの交流成分が供給される。これにより、トランジスタＱ３は電圧Ｖ２によりバイアスされ、入力信号ＲＦｉｎを増幅した信号をトランジスタＱ２のエミッタに出力する。なお、トランジスタＱ３に供給されるバイアス電圧の調整により、トランジスタＱ３は、例えば入力信号ＲＦｉｎの電力レベルが比較的小さい場合にオフとなり、入力信号ＲＦｉｎの電力レベルが比較的大きい場合にオンとなるようにバイアスされ得る。

次に、図２Ａ〜図２Ｃ及び図３Ａ〜図３Ｃを参照しつつ、キャパシタＣ２、抵抗素子Ｒ２及びトランジスタＱ３の機能について説明する。なお、以下の説明において比較例とは、図１に示される電力増幅回路１００Ａに比べてキャパシタＣ２、抵抗素子Ｒ２及びトランジスタＱ３を備えない構成である。また、説明の便宜上、比較例における構成要素には、電力増幅回路１００Ａにおいて対応する構成要素の符号と同様の符号を用いる。

図２Ａは、比較例における入力電力Ｐｉｎと電圧Ｖｂｉａｓ´との関係のイメージを示すグラフであり、図２Ｂは、比較例における利得特性のイメージを示すグラフであり、図２Ｃは、比較例における入力電力Ｐａでの電圧Ｖｂｉａｓ´の時間変化のイメージを示すグラフである。また、図３Ａは、本発明の第１実施形態に係る電力増幅回路における入力電力Ｐｉｎと電圧Ｖｂｉａｓとの関係のイメージを示すグラフであり、図３Ｂは、本発明の第１実施形態に係る電力増幅回路における利得特性のイメージを示すグラフであり、図３Ｃは、本発明の第１実施形態に係る電力増幅回路における入力電力Ｐａでの電圧Ｖｂｉａｓの時間変化のイメージを示すグラフである。なお、比較例における電圧Ｖｂｉａｓ´とは、電力増幅回路１００Ａにおける電圧Ｖｂｉａｓに相当する電圧である。

図２Ａに示されるように、比較例における電圧Ｖｂｉａｓ´は、入力電力が所定のレベルを超えると急激に低下する。これは、トランジスタＱ１のベース電流の増加に伴い、抵抗素子Ｒ１における電圧降下が生じ、トランジスタＱ１のベース電圧が低下するためである。従って、コレクタ電流の振幅がベース電流の振幅に伴わず、図２Ｂに示されるように電力利得の低下（以下、ゲインコンプレッションとも呼ぶ。）が生じ、線形性が劣化する。

また、図２Ｃは、入力電力のレベルが比較的大きい場合（図２Ｂに示される入力電力Ｐａ）における電圧Ｖｂｉａｓ´の波形を示している。トランジスタＱ２のエミッタには抵抗素子Ｒ１を経由して入力信号が伝搬されるため、電圧Ｖｂｉａｓ´は振幅波形となる。ここで、入力信号の信号振幅に応じてトランジスタＱ２のエミッタ電圧が低下すると、トランジスタＱ２がオン状態となる。そしてトランジスタＱ２がオン状態である間（時間ｔ１）は、電圧Ｖｂｉａｓ´の波形は所定の値に維持される。具体的には、電圧Ｖｂｉａｓ´は、トランジスタＱ２のベース電圧（Ｖ１）からトランジスタＱ２のベース・エミッタ間電圧（Ｖｂｅ２）を引いた値（Ｖ１−Ｖｂｅ２）に維持される。

一方、電力増幅回路１００Ａにおいては、キャパシタＣ２により検波された入力信号がトランジスタＱ３に供給され、トランジスタＱ３において当該入力信号が増幅されてトランジスタＱ２のエミッタに出力される。これにより、特に入力信号の電力レベルが比較的大きい場合に、トランジスタＱ２のエミッタの電圧振幅が比較例に比べて大きくなる（図２Ｃ及び図３Ｃ参照）。従って、電力増幅回路１００Ａでは、比較例に比べてトランジスタＱ２がオン状態である時間（すなわち電圧Ｖｂｉａｓが所定の値（Ｖ１−Ｖｂｅ２）に維持される時間）ｔ２が長くなる（ｔ１＜ｔ２）。これにより、電圧Ｖｂｉａｓの平均値Ｖｂｉａｓ＿ａｖｅは、比較例における電圧Ｖｂｉａｓ´の平均値Ｖｂｉａｓ´＿ａｖｅより高くなる。従って、図３Ａに示されるように、電力増幅回路１００Ａでは、比較例に比べて入力電力Ｐｉｎの電力レベルが比較的大きい領域における電圧Ｖｂｉａｓの低下、及びトランジスタＱ１のベース電圧の低下が抑制される。すなわち、電力増幅回路１００Ａは、図３Ｂに示されるようにゲインコンプレッションが抑制され、電力利得の線形性が向上する。

図１に戻り、入力端子から見たバイアス回路１１０Ａ側のインピーダンスについて説明する。例えば、特許文献１に開示されるように、トランジスタＱ３及び抵抗素子Ｒ２を備えない構成においては、キャパシタＣ２の影響により入力端子とトランジスタＱ１のインピーダンスの不整合が生じ、電力付加効率の低下や電力利得の低下を招き得る。また、例えば電力増幅回路が２段の増幅器から構成され、トランジスタＱ１が後段の増幅器である場合は、段間のインピーダンスの不整合が生じ得る。一方、電力増幅回路１００Ａにおいては、入力端子から見たキャパシタＣ２の先に、トランジスタＱ３のベース及び抵抗素子Ｒ２が接続される。ここで、トランジスタのベースは一般的にインピーダンスが比較的高い。従って、電力増幅回路１００Ａでは、特許文献１に開示される構成に比べて、入力端子から見たキャパシタＣ１側のインピーダンスに対するキャパシタＣ２側のインピーダンスが高くなる。これにより、キャパシタＣ２が増幅器と当該増幅器の前段の回路とのインピーダンス整合に与える影響を抑制することができる。すなわち、電力増幅回路１００Ａは、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させることができる。

図４は、本発明の第２実施形態に係る電力増幅回路の構成例を示す図である。なお、電力増幅回路１００Ａと同一の要素には同一の符号を付して説明を省略する。また、第２実施形態では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

図４に示されるように、電力増幅回路１００Ｂは、電力増幅回路１００Ａに比べて、バイアス回路１１０Ａの代わりにバイアス回路１１０Ｂを備える。具体的には、バイアス回路１１０Ｂは、バイアス回路１１０Ａに比べて抵抗素子Ｒ４をさらに備える。

抵抗素子Ｒ４（第３抵抗素子）は、キャパシタＣ２に直列接続される。抵抗素子Ｒ４の抵抗値の調整により、キャパシタＣ２における入力信号ＲＦｉｎの検波レベルを調整することができる。

このような構成によっても、電力増幅回路１００Ｂは電力増幅回路１００Ａと同様に、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させることができる。

図５は、本発明の第３実施形態に係る電力増幅回路の構成例を示す図である。なお、電力増幅回路１００Ａと同一の要素には同一の符号を付して説明を省略する。

図５に示されるように、電力増幅回路１００Ｃは、電力増幅回路１００Ａに比べて、バイアス回路１１０Ａの代わりにバイアス回路１１０Ｃを備える。具体的には、バイアス回路１１０Ｃは、バイアス回路１１０Ａに比べてトランジスタＱ６をさらに備える。

トランジスタＱ６（第３トランジスタ）は、ダイオード接続され、コレクタがトランジスタＱ２，Ｑ３のエミッタに接続され、エミッタがトランジスタＱ５のベースに接続される。すなわち、トランジスタＱ６のエミッタにはトランジスタＱ５のベース・エミッタ間電圧Ｖｂｅ５（第３直流電圧）が供給される。トランジスタＱ６の機能について、図６Ａ及び図６Ｂを参照しつつ説明する。

図６Ａは、本発明の第３実施形態に係る電力増幅回路における入力電力Ｐｉｎと電圧Ｖｂｉａｓとの関係のイメージを示すグラフであり、図６Ｂは、本発明の第３実施形態に係る電力増幅回路における入力電力Ｐｂでの電圧Ｖｂｉａｓの時間変化のイメージを示すグラフである。なお、入力電力Ｐｂとは、入力信号ＲＦｉｎの電力レベルが比較的大きく、例えばトランジスタＱ１が飽和状態で動作する場合における入力電力である。

図６Ｂに示されるように、電力増幅回路１００Ｃにおいては、トランジスタＱ２のオン及びオフの切り替えに加えて、トランジスタＱ６もオン及びオフが切り替えられる。すなわち、入力信号の信号振幅に応じてトランジスタＱ６のコレクタ電圧が上昇すると、トランジスタＱ６がオン状態となる。そしてトランジスタＱ６がオン状態である間（時間ｔ３）は、電圧Ｖｂｉａｓの波形は所定の値に維持される。具体的には、電圧Ｖｂｉａｓは、トランジスタＱ５のベース・エミッタ間電圧（Ｖｂｅ５）とトランジスタＱ６のベース・エミッタ間電圧（Ｖｂｅ６）を足した値（Ｖｂｅ５＋Ｖｂｅ６）に維持される。

このように、電力増幅回路１００Ｃでは、電圧Ｖｂｉａｓが低下するとトランジスタＱ２がオンとなり、上昇するとトランジスタＱ６がオンとなる。これにより、トランジスタＱ１が飽和状態で動作する場合に、トランジスタＱ６を備えない構成に比べて電圧Ｖｂｉａｓの平均値が低下する（図６Ｂ及び図３Ｃ参照）。ここで、電力増幅回路１００Ａでは、図３Ａに示されるように飽和状態において電圧Ｖｂｉａｓが過度に上昇し、電力利得の線形性が向上する一方、電力付加効率が低下するおそれがある。この点、電力増幅回路１００Ｃでは、図６Ａに示されるように飽和状態における電圧Ｖｂｉａｓの過度な上昇が抑制され、電力付加効率を向上させることができる。

このような構成によっても、電力増幅回路１００Ｃは電力増幅回路１００Ａと同様に、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させることができる。また、電力増幅回路１００ＣはトランジスタＱ６を備えることにより、入力信号の電力レベルが比較的高い領域において電力増幅回路１００Ａ，１００Ｂに比べて電力付加効率を向上させることができる。

なお、トランジスタＱ６の代わりにダイオード素子が用いられてもよい。

また、電力増幅回路１００Ｃは、電力増幅回路１００Ｂに示されるように抵抗素子Ｒ４をさらに備えていてもよい。

図７は、本発明の第４実施形態に係る電力増幅回路の構成例を示す図である。なお、電力増幅回路１００Ａと同一の要素には同一の符号を付して説明を省略する。

図７に示されるように、電力増幅回路１００Ｄは、電力増幅回路１００Ａに比べて増幅器が多段接続される。具体的には、電力増幅回路１００Ｄは、初段（ドライブ段）の増幅器と出力段（パワー段）の増幅器を備える。

初段の構成は後段の構成に比べて、バイアス回路１１０Ａの代わりにバイアス回路１２０を備える。なお、初段の構成要素には対応する後段の構成要素の符号に添え字を付して説明を省略する。

バイアス回路１２０は、バイアス回路１１０Ａに比べてトランジスタＱ３、キャパシタＣ２及び抵抗素子Ｒ２を備えない。すなわち、初段の増幅器においては、トランジスタＱ２ａのエミッタから抵抗素子Ｒ１ａを経由してトランジスタＱ１ａのベースにバイアス電流又は電圧が供給される。なお、バイアス回路１２０では、入力信号ＲＦｉｎの電力レベルの増大に応じて電圧Ｖｂｉａｓ＿ａの平均値が低下する可能性がある。しかし、初段は後段に比べて増幅される信号の電力レベルが小さいため、影響は小さい。

このような構成によっても、電力増幅回路１００Ｄは電力増幅回路１００Ａと同様に、前段の増幅器の出力インピーダンスと後段の増幅器の入力インピーダンスを整合しつつ、電力利得の線形性を向上させることができる。

なお、図７に示されるように、増幅器が多段接続される構成において、上述のバイアス回路１２０とバイアス回路１１０Ａ〜１１０Ｃの組み合わせは特に限定されない。例えば、初段の増幅器にバイアス回路１１０Ａ〜１１０Ｃのいずれかが適用され、後段の増幅器にバイアス回路１２０が適用されてもよく、又は初段及び後段の双方の増幅器にバイアス回路１１０Ａ〜１１０Ｃのいずれかが適用されてもよい。

また、多段接続される増幅器の段数は２段に限られず、３段以上であってもよい。

以上、本発明の例示的な実施形態について説明した。電力増幅回路１００Ａ〜１００Ｄにおいてバイアス回路１１０Ａ〜１１０Ｃは、トランジスタＱ１のベースにバイアス電流又は電圧を供給するトランジスタＱ２と、信号供給回路（例えば、キャパシタＣ２）により供給された入力信号ＲＦｉｎを増幅してトランジスタＱ２のエミッタに出力するトランジスタＱ３と、トランジスタＱ２，Ｑ３のベース間に接続されたインピーダンス回路（例えば、抵抗素子Ｒ２）を備える。これにより、電圧Ｖｂｉａｓの低下が抑制され、電力利得の線形性を向上させることができる。また、入力端子から見たキャパシタＣ２側のインピーダンスが高くなるため、キャパシタＣ２が増幅器と当該増幅器の前段の回路とのインピーダンス整合に与える影響が抑制される。従って、電力増幅回路１００Ａ〜１００Ｄは、特許文献１に開示される構成に比べて、増幅器と前段の回路のインピーダンスを整合しつつ、電力利得の線形性を向上させることができる。

また、図１等に示されるように、インピーダンス回路は抵抗素子により構成することができる。なお、インピーダンス回路の構成はこれに限られない。

また、図１等に示されるように、信号供給回路はキャパシタにより構成することができる。なお、信号供給回路の構成はこれに限られない。

また、電力増幅回路１００Ｂは、キャパシタＣ２に直列接続された抵抗素子Ｒ４をさらに備える。従って、抵抗素子Ｒ４の抵抗値の調整により、キャパシタＣ２における入力信号ＲＦｉｎの検波レベルを調整することができる。

また、電力増幅回路１００Ｃは、ダイオード接続され、コレクタがトランジスタＱ２，Ｑ３のエミッタに接続されたトランジスタＱ６をさらに備える。これにより、トランジスタＱ６を備えない構成に比べて電圧Ｖｂｉａｓの平均値が低下する。従って、電力増幅回路１００Ｃは、電圧Ｖｂｉａｓの過度な上昇が抑制され、電力付加効率を向上させることができる。

また、図５に示されるように、トランジスタＱ６のエミッタは電圧生成回路２００のトランジスタＱ５のベースに接続されてもよい。なお、トランジスタＱ６の構成はこれに限られない。

以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

１００Ａ〜１００Ｄ…電力増幅回路、１１０Ａ〜１１０Ｃ，１２０…バイアス回路、Ｑ１〜Ｑ６…トランジスタ、Ｃ１〜Ｃ３…キャパシタ、Ｒ１〜Ｒ４…抵抗素子

Claims (6)

1. ベース又はゲートに入力信号が供給され、コレクタ又はドレインから前記入力信号を増幅した増幅信号を出力する増幅トランジスタと、
   前記増幅トランジスタのベース又はゲートにバイアス電流又は電圧を供給するバイアス回路と、
   前記増幅トランジスタのベース又はゲートと、前記バイアス回路との間に直列接続された第１抵抗素子と、
   を備え、
   前記バイアス回路は、
   第１直流電圧を生成する電圧生成回路と、
   ベース又はゲートに前記第１直流電圧が供給され、エミッタ又はソースから前記第１抵抗素子を経由して前記増幅トランジスタのベース又はゲートに前記バイアス電流又は電圧を供給する第１トランジスタと、
   ベース又はゲートに第２直流電圧が供給され、エミッタ又はソースが前記第１トランジスタのエミッタ又はソースに接続された第２トランジスタと、
   前記増幅トランジスタのベース又はゲートと、前記第２トランジスタのベース又はゲートとの間に設けられた信号供給回路であって、前記第２トランジスタのベース又はゲートに前記入力信号を供給する信号供給回路と、
   前記第１トランジスタのベース又はゲートと前記第２トランジスタのベース又はゲートとの間に設けられたインピーダンス回路と、
   を備える、電力増幅回路。
2. 前記インピーダンス回路は、一端が前記第１トランジスタのベース又はゲートに接続され、他端が前記第２トランジスタのベース又はゲートに接続された第２抵抗素子を含み、
   前記第２抵抗素子の前記他端から前記第２直流電圧が出力される、
   請求項１に記載の電力増幅回路。
3. 前記信号供給回路は、前記増幅トランジスタのベース又はゲートと前記第２トランジスタのベース又はゲートとの間に直列接続されたキャパシタを含む、
   請求項１又は２に記載の電力増幅回路。
4. 前記信号供給回路は、前記キャパシタに直列接続された第３抵抗素子をさらに含む、
   請求項３に記載の電力増幅回路。
5. 前記バイアス回路は、第３トランジスタをさらに備え、
   前記第３トランジスタは、コレクタ又はドレインがベース又はゲートに接続され、コレクタ又はドレインが前記第１及び第２トランジスタのエミッタ又はソースに接続され、エミッタ又はソースに第３直流電圧が供給される、
   請求項１から４のいずれか一項に記載の電力増幅回路。
6. 前記電圧生成回路は、直列接続された第４及び第５トランジスタをさらに備え、
   前記第４トランジスタは、コレクタ又はドレインがベース又はゲートに接続され、コレクタ又はドレインから前記第１直流電圧を出力し、
   前記第５トランジスタは、コレクタ又はドレインがベース又はゲートに接続され、エミッタ又はソースが接地され、
   前記第３トランジスタは、エミッタ又はソースが前記第５トランジスタのベース又はゲートに接続される、
   請求項５に記載の電力増幅回路。