JP2018056228A - 半導体装置、システムインパッケージ、及び車載用システムインパッケージ - Google Patents
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Abstract
【課題】高温環境と低温環境とが繰り返された場合の半田ボールの破断を抑制する。【解決手段】半導体装置10は、半導体集積回路20と基板11とを有する。半導体集積回路20は、例えば半導体チップである。半導体集積回路20と基板11とでは熱膨張係数が異なる。基板11は、半導体集積回路20の搭載面と反対側の面に複数の半田ボール12を有する。基板11は、半導体集積回路20の周縁のうちの少なくとも一辺に対応する箇所には半田ボール12を有していない。【選択図】図2
Description
本発明は、半導体装置、システムインパッケージ、及び車載用システムインパッケージに関し、特に、集積回路が半田ボールのための電極を有する基板に搭載された半導体装置、システムインパッケージ、及び車載用システムインパッケージに関する。
特許文献1は、プリント配線基板上に搭載された半導体パッケージを有する半導体装置を開示する。特許文献1において、半導体パッケージは複数の半田ボールから成る半田ボール群を有している。半田ボールは、半導体パッケージ内の半導体素子と、プリント配線基板とを、電気的に接続する。
しかし、特許文献1に記載の半導体装置では、高温環境と低温環境とが繰り返された場合に、特定の箇所において半田ボールが破断しやすく、信頼性に欠けるいという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半田ボールのための電極を有する基板に半導体集積回路を搭載したものであり、半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所には半田ボールのための電極を有していないものである。
他の実施形態によれば、半導体システムインパッケージは、半田ボールのための電極を有するパッケージ基板に半導体集積回路を搭載したものであり、半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所には半田ボールのための電極を有していないものである。
さらに他の実施形態によれば、車載半導体システムインパッケージは、半田ボールのための電極を有するパッケージ基板にセンサ情報が入力される半導体集積回路とメモリ素子とを搭載したものであり、半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所には半田ボールのための電極を有していないものである。
前記一実施形態及び他の実施形態によれば、高温環境と低温環境とが繰り返されても、半田ボールに破断が生じにくく、信頼性が高い半導体装置、システムインパッケージ、及び車載用システムが得られる。
実施形態の説明に先立って、実施形態を想到するに至った経緯について説明する。図13は、基板上に搭載されたSiP(System In Package)の断面図である。SiPは、例えば複数のダイ・チップ(半導体集積回路)を1つのパッケージに封止したものである。SiP500は、パッケージ基板501、半導体集積回路502、メモリ素子503、及びコンデンサなどの受動素子504を有する。半導体集積回路502及びメモリ素子503は、例えばパッケージ基板501上にフリップチップ実装される。受動素子504は、パッケージ基板501に例えば半田付けされる。
SiP500において、パッケージ基板501は、樹脂材料で形成される。半導体集積回路502は、例えばベアチップであり、Siを原材料とする半導体素子である。メモリ素子503は、樹脂基板を含むパッケージとして構成される。パッケージ基板501の熱膨張係数と半導体集積回路502の熱膨張係数とは異なっており、パッケージ基板501の熱膨張係数とメモリ素子503の熱膨張係数とはほぼ同じであるとする。
パッケージ基板501は、半導体集積回路502及びメモリ素子503などが搭載される面とは反対側の面に、複数の半田ボール511を有する。複数の半田ボール511は、所定の周期性を持って、パッケージ基板501の全面に、或いはペリフェラル状に配置される。パッケージ基板501は、システムボード又はマザーボードなどの基板600上にフリップチップ実装される。基板600は、パッケージ基板501と同様に樹脂材料で形成される。パッケージ基板501と基板600との間は、アンダーフィル樹脂602で封止される。
本発明者は、図13に示されるようにSiP500が基板600に2次実装されものに対して温度サイクル試験を行った。ここで、温度サイクル試験は、試験品を、低温と高温とに順次変化する環境に置き、所定サイクル数のストレスを加える環境試験である。温度サイクル試験の結果、半導体集積回路502の周縁の直下に配置された半田ボールに破断が生じやすいことが確認された。半田ボールの破断は、半導体集積回路502の端部に対応する箇所において、パッケージ基板501との熱膨張量の差に起因する応力が加わるために発生すると考えられる。
半田ボールの破断は、矩形状の半導体集積回路502の4辺のうち、特に、パッケージ基板600の中心から最も遠い辺(遠辺)505の直下において発生する。具体的に、図13において、点線で囲った半導体集積回路502の遠辺505の直下の半田ボール511が最も破断しやすい。半田ボール511が破断すると、接触不要やオープン不良などが発生し、SiP500の正常な動作が妨げられる。このような課題は、SiP500に限らず、基板上にそれとは熱膨張係数が異なる半導体集積回路を搭載した半導体装置においても同様に発生する。
以下、図面を参照しつつ、上記課題を解決するための手段を適用した実施形態を詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
以下の実施の形態においては便宜上その必要があるときは、複数のセクション又は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部又は全部の変形例、応用例、詳細説明、又は補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、又は位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
[実施形態1]
図1は、実施形態1に係る半導体装置を示す平面図である。半導体装置10は、基板11、半導体集積回路20、及び複数の半田ボール12を有する。半導体装置10は、例えばBGA(Ball Grid Array)パッケージ形状の半導体装置である。半導体集積回路(以下、単に集積回路とも呼ぶ)20は、基板11の一面側に搭載される。基板11は、集積回路20を搭載する面とは反対側の面に、複数のBGA端子(半田ボール)12を有する。図1に示される平面は、基板11を、集積回路20が搭載される面とは反対側から見たものである。図1において、集積回路20が搭載される位置(その周縁)は、破線で示されている。
図1は、実施形態1に係る半導体装置を示す平面図である。半導体装置10は、基板11、半導体集積回路20、及び複数の半田ボール12を有する。半導体装置10は、例えばBGA(Ball Grid Array)パッケージ形状の半導体装置である。半導体集積回路(以下、単に集積回路とも呼ぶ)20は、基板11の一面側に搭載される。基板11は、集積回路20を搭載する面とは反対側の面に、複数のBGA端子(半田ボール)12を有する。図1に示される平面は、基板11を、集積回路20が搭載される面とは反対側から見たものである。図1において、集積回路20が搭載される位置(その周縁)は、破線で示されている。
図2は、図1のA−A断面を示す断面図である。集積回路20は、例えばSiを原材料とする半導体素子(半導体チップ)である。集積回路20は、例えば半田バンプを用いて基板11上にフリップチップ実装される。集積回路20の搭載方法(基板11との接続方法)に特に限定はなく、集積回路20が基板11とワイヤボンディングなどの手法を用いて接続されてもよい。基板11は、例えば樹脂材料で形成される。半導体装置10は、樹脂材料で形成された、システムボードやマザーボードなどの別の基板に2次実装される。
ここで、基板11の熱膨張係数は、7×10−6/K〜9×10−6/K程度である。一方、集積回路20の熱膨張係数は、3×10−6/K〜3.8×10−6/K程度である。このように、半導体装置10において、基板11の熱膨張係数と集積回路20の熱膨張係数とは異なっている。このような半導体装置10を高温環境と低温環境とが繰り返される環境で使用すると、熱膨張係数の差に起因して、基板11に応力が加わる。この応力は、集積回路20の周縁が位置する箇所において最も強い。
本実施形態では、図2に示されるように、集積回路20の周縁が位置する箇所と基板11を挟んで対向する箇所には、半田ボール12が配置されていない。別の言い方をすれば、基板11は、集積回路20が搭載される側の面とは反対側の面において、集積回路20の周縁に対応する箇所には半田ボール12を有していない。本実施形態では、特に、図1に示されるように、基板11は、矩形状の集積回路20の4辺に対応する箇所において、半田ボール12を有していない。
一般に、半田ボール12は、基板11の片側の面にある規則性を持って配置される。例えば、半田ボール12は、所定のピッチで、基板11の一辺に沿った方向、及びその辺に直交する別の辺に沿った方向に全面的に配列される。本実施形態では、集積回路20の周縁に対応する部分では、その規則性が崩され、半田ボール12が配置されない。つまり、規則性に従って半田ボール12を配置するとすれば半田ボール12が配置される位置であっても、その位置が集積回路20の周縁に対応する位置であれば、半田ボール12が設けられない。図1では、集積回路20の周縁に対応する部分において、半田ボールが1列分又は1行分だけ取り除かれ、基板11に半田ボール12が存在しない箇所が設けられている。
[まとめ]
本実施形態では、基板11は、集積回路20の周縁に対応する箇所には、半導体装置10の2次実装に使用される半田ボール12を有していない。仮に、半導体装置10において半田ボール12が全面的に形成されていたとすると、その半導体装置が別の樹脂基板に2次実装され、かつ高温環境と低温環境とが繰り返された場合、基板11の集積回路20の周縁に対応する箇所に強い応力が加わる。それにより、基板11の集積回路20の周縁に対応する箇所に存在する半田ボール12に破断が生じやすい。本実施形態では、基板11において半田ボール12に破断が生じやすい箇所には半田ボール12を有していない。このため、本実施形態の半導体装置10を樹脂基板に2次実装した場合でも、樹脂基板と半導体装置10との間のオープン不良や接触不良を抑制できる。
本実施形態では、基板11は、集積回路20の周縁に対応する箇所には、半導体装置10の2次実装に使用される半田ボール12を有していない。仮に、半導体装置10において半田ボール12が全面的に形成されていたとすると、その半導体装置が別の樹脂基板に2次実装され、かつ高温環境と低温環境とが繰り返された場合、基板11の集積回路20の周縁に対応する箇所に強い応力が加わる。それにより、基板11の集積回路20の周縁に対応する箇所に存在する半田ボール12に破断が生じやすい。本実施形態では、基板11において半田ボール12に破断が生じやすい箇所には半田ボール12を有していない。このため、本実施形態の半導体装置10を樹脂基板に2次実装した場合でも、樹脂基板と半導体装置10との間のオープン不良や接触不良を抑制できる。
[変形例]
なお、図1は、基板11の中心と集積回路20の中心とが一致している例を示しているが、基板11上における集積回路20の配置はこれには限定されない。図3は、集積回路20の配置の別の例を示す。この例では、基板11の中心と集積回路20の中心とがずれている(偏心している)。このような場合でも、上記と同様に、半田ボール12を集積回路20の周縁に対応する箇所を避けて配置することで、上記と同様な効果が得られる。
なお、図1は、基板11の中心と集積回路20の中心とが一致している例を示しているが、基板11上における集積回路20の配置はこれには限定されない。図3は、集積回路20の配置の別の例を示す。この例では、基板11の中心と集積回路20の中心とがずれている(偏心している)。このような場合でも、上記と同様に、半田ボール12を集積回路20の周縁に対応する箇所を避けて配置することで、上記と同様な効果が得られる。
上記実施形態では、集積回路20の4辺全てに対応する箇所において半田ボール12が設けられないこととしたが、これには限定されない。基板11は、集積回路20の周縁のうちの少なくとも一辺に対応する箇所に半田ボール12を有していなければよい。集積回路20の周縁に対応する箇所にも半田ボール12を有する場合、集積回路20の周縁のうち、基板11の中心からの距離が遠いものに対応する箇所に存在する半田ボール12に最も大きな応力が加わる。特に、図3に示されるような偏心配置では、集積回路20の周縁のうち、基板11の中心から見て最も遠い辺に対応する箇所に半田ボール12を有していなければよい。
[実施形態2]
続いて、実施形態2を説明する。本実施形態では、半導体装置は、SiP(System In Package)モジュール(半導体システムインパッケージ)として構成される。SiPは、少なくとも1つの半導体集積回路と、少なくとも1つの半導体素子を搭載するパッケージ基板とを有する。パッケージ基板は、少なくとも1つの半導体集積回路を搭載する面とは反対側の面に複数の半田ボールを有する。本実施形態では、パッケージ基板は、少なくとも1つの半導体集積回路のうちの少なくとも1つの半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所には半田ボールを有していない。
続いて、実施形態2を説明する。本実施形態では、半導体装置は、SiP(System In Package)モジュール(半導体システムインパッケージ)として構成される。SiPは、少なくとも1つの半導体集積回路と、少なくとも1つの半導体素子を搭載するパッケージ基板とを有する。パッケージ基板は、少なくとも1つの半導体集積回路を搭載する面とは反対側の面に複数の半田ボールを有する。本実施形態では、パッケージ基板は、少なくとも1つの半導体集積回路のうちの少なくとも1つの半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所には半田ボールを有していない。
図4は、実施形態2に係るSiPにおける構成要素の配置例を示す。SiP100は、集積回路102、複数のDRAM(Dynamic Random Access Memory)素子103、フラッシュメモリ104、及び複数の受動素子107を有する。SiP100において、集積回路102を含む複数の構成要素は、パッケージ基板101上に搭載される。
集積回路102は、例えば半導体チップである。DRAM103及びフラッシュメモリ104は、それぞれモールドされたBGAパッケージとして構成されるメモリ素子である。受動素子107は、例えば集積回路102などに比べて小さな部品で構成されるコンデンサや抵抗などの受動部品である。SiP100は、構成要素である集積回路102、DRAM103、フラッシュメモリ104、及び受動素子107が、パッケージ基板101表面の同一平面上に存在する金属端子に接続された平置き構造のSiPである。パッケージ基板101は、集積回路102などを搭載する面とは反対側の面に、図示しない複数の半田ボールを有している。一般的に半田ボールは、パッケージ基板101の全面に、又はペリフェラル状に配置される。
図5は、SiP100の機能ブロック図である。集積回路102は、プロセッサなどを含んでおり、少なくとも1つの車載センサから入力されるセンサ情報に基づく処理を実施する。集積回路102は、例えば速度センサ、レーダー、或いは加速度センサなどのセンサ108から入力される情報と、カメラ(イメージセンサ)109から入力される情報とに基づいて、センサデータ処理、動画認識処理、或いは安全運転支援システム制御処理などを実施する。
DRAM103は、集積回路102によって使用される揮発性メモリである。集積回路102は、DRAM103に、例えば処理データ、画像データ、或いは制御データを記憶する。フラッシュメモリ104は、集積回路102のプログラムが格納された不揮発性メモリである。集積回路102は、フラッシュメモリ104から読み出したプログラムに従って、各種処理や制御を実施する。フラッシュメモリ104は、必ずしもSiP100に含まれている必要はなく、集積回路102が、SiP100の外部のメモリからプログラムを読み出して実行してもよい。
図6は、SiP100が搭載される車両を示す。SiP100は、別の基板(システムボード)200に搭載され、例えばボックス60の中に収容される。車両50において、ボックス60は、例えばダッシュボードの中、運転席などの座席の下、或いは後部座席の下などに配置される。
ここで、車両50の内部は、日中は高温になり、夜間は低温になることがある。また、夏季は車両50の内部が非常に高い温度となり、冬季は車両50の内部が非常に低い温度となることがある。SiP100には、それら変化する温度環境化において、長期間にわたって正常に動作する性能が要求される。例えばSiP100には、周囲の環境温度が−40℃〜85℃の温度範囲で、正常に動作する性能が要求される。日本国外での使用も考えると、正常に動作可能な温度範囲が拡大する可能性もある。
SiP100は、特に車載用途では、車両50の制御などに関わる重要な処理又は制御を実施するために用いられることがある。そのため、車載用途のSiP100には、特に安全運転支援システムを中心に、通常のシステムインパッケージに求められる信頼性に比べて、より高い長期信頼性が要求される。仮に、SiP100の半田ボールに破断が生じたとすると、車両の制御に支障をきたし、車両50の運転者や同乗者、或いは周囲の車の搭乗者や歩行者などに生命の危険が生じる。本実施形態は、特に環境温度の変化が激しい車載用途において、SiP100の信頼性を向上できる構造を提供する。
図7は、SiP100の平面図である。図7に示される平面は、パッケージ基板101を、集積回路102などが搭載される面とは反対側から見たものである。図7において、集積回路102、DRAM103、フラッシュメモリ104、及び受動素子107が搭載される位置(その周縁)は、破線で示されている。パッケージ基板101は、集積回路102などが搭載される面とは反対側の面に、複数の半田ボール111を有する。
半田ボール111は、パッケージ基板101の中心Cを取り囲むようにパッケージ基板101の周縁に沿って配列される。本実施形態では、半田ボール111は、パッケージ基板101の中心Cを二重に取り囲むように、パッケージ基板101の辺の1つに沿った方向、及びそれに直交する別の辺に沿った方向に配列されている。パッケージ基板101は、内側の半田ボール(群)と外側の半田ボール(群)との間に、半田ボール111が形成されていない部分を有する。
平置き型SiPでは、部品の配置効率や配線性、半導体素子の設計性、或いはフリップチップ部品の搭載性から、集積回路102が偏心配置、つまりパッケージ基板101の中心Cと集積回路102の中心とが不一致になる配置にされることが多い。また、パッケージ基板101に多数の部品を搭載することから、パッケージ(基板)サイズが通常のFCBGA(Flip Chip Ball Grid Array)よりも大きくなる。パッケージサイズが大きいことで、熱膨張係数の違いに起因する集積回路102及びパッケージ基板101の変形の差も大きくなる。そこで、本実施形態では、集積回路102のパッケージ基板101の中心Cから見て最も遠い辺(遠辺)105に対応する領域106が、半田ボール111が形成されていない部分と重なるように、集積回路102を配置する。
図8は、SiP100の断面図である。なお、図8において、部品配置などは図7とは一部異なっている。SiP100は、システムボード200上にフリップチップ実装される。また、システムボード200とSiP100との間は、アンダーフィル樹脂302で封止される。図8に示されるように、本実施形態のSiP100において、パッケージ基板101の集積回路102の遠辺105に対応する領域106(図7を参照)には、半田ボール111が存在しない。別の言い方をすれば、パッケージ基板101は、集積回路102の周縁のうち、パッケージ基板101の中心から最も遠い辺に対応する領域106には半田ボール111を有していない。
なお、DRAM103やフラッシュメモリ104は、BGAパッケージとして構成されており、樹脂基板に半導体素子が搭載された構造を有している。このため、DRAM103及びフラッシュメモリとパッケージ基板101とで熱膨張係数の差は小さい。従って、DRAM103やフラッシュメモリ104の周縁の直下に半田ボール111が存在しても、特に問題にはならない。また、受動素子107は、サイズが小さく、応力が小さいために、半田ボール111の破断の問題は生じない。
本実施形態において、パッケージ基板101は、集積回路102の周縁の内側に対応する箇所に半田ボール111を有していない(図7及び図8を参照)。パッケージ基板101は、集積回路102の周縁の外側では、周縁に近接して半田ボール111を有している。別の言い方をすれば、集積回路102の周縁に対応する箇所から見て、パッケージ基板101の中心C側に向かう方向に存在する直近の半田ボール111と周縁に対応する箇所との間の距離は、中心Cに向かう側とは反対側の方向に存在する直近の半田ボール111と周縁に対応する箇所との間の距離よりも長い。
上記のように、集積回路102の周縁の内側に対応する箇所に半田ボール111を設けないのは、パッケージ基板101と集積回路102とが密着すると、この部分において応力が最も大きくなるためである。一方、集積回路102の周縁の外側に対応する箇所では応力はそれほど大きくないため、集積回路102の周縁に対応する箇所に半田ボール111が近接していても、半田ボール111の破断は生じにくい。
一般に、図7に示す平面内において集積回路102と半田ボール111との距離が短いほど、パッケージ基板101上の端子と集積回路102との接続パターン経路を短くできる。また、接続パターン経路が短いほど、インピーダンス(抵抗値、及びインダクタンス値)を低く抑えることができる。集積回路102の周縁の外側に近接する半田ボール111は、インピーダンスを低く抑えたいコア電源、高速IO(Input Output)電源、又は接地電源などのための電極として使用できる。
[まとめ]
本実施形態では、集積回路102を含むSiP100において、パッケージ基板101は、集積回路102の周縁のうちでパッケージ基板101の中心Cから最も遠い辺に対応する領域106に半田ボール111を有していない。このような構成を採用することで、実施形態1と同様に、パッケージ基板101とそれに搭載される集積回路102とにおいて熱膨張係数に差がある場合でも、集積回路102の周縁に対応する箇所に半田ボール111を設けないことで、簡易に、オープン不良などを抑制できる効果がある。従って、本実施形態では、車載用途のSiP100において、長期間使用した場合の信頼性向上を実現できる。
本実施形態では、集積回路102を含むSiP100において、パッケージ基板101は、集積回路102の周縁のうちでパッケージ基板101の中心Cから最も遠い辺に対応する領域106に半田ボール111を有していない。このような構成を採用することで、実施形態1と同様に、パッケージ基板101とそれに搭載される集積回路102とにおいて熱膨張係数に差がある場合でも、集積回路102の周縁に対応する箇所に半田ボール111を設けないことで、簡易に、オープン不良などを抑制できる効果がある。従って、本実施形態では、車載用途のSiP100において、長期間使用した場合の信頼性向上を実現できる。
また、本実施形態では、矩形状の集積回路102の4辺のうち、パッケージ基板101の中心Cから最も遠い辺に対応する箇所に半田ボール111を設けない。その場合、半田ボール111が設けられていない箇所に配置されるのは集積回路102の4辺のうちの1辺でよいため、例えば4辺全てで半田ボール111を設けない構造とする場合に比べて、半田ボール111の配置に対する制限が小さい。半田ボール111配置に対する制限が少ない場合、SiP100を搭載するシステムボード200の配線性(コスト及び電気特性)や、信頼度を確保するためにSiP100とシステムボード200との間にアンダーフィル樹脂302を注入する工程の作業性(製造製及び歩留まり)が向上できる。
[実施形態3]
引き続き、実施形態3を説明する。図9は、実施形態3に係るSiPを、集積回路を搭載する面とは反対側から見た平面図である。本実施形態におけるシステムインパッケージにおける構成要素の配置は、図4に示したものと同様であるとする。本実施形態では、所定の規則性を持って配列される半田ボール111のうち、集積回路102の遠辺105に対応する領域106と重なる部分については半田ボール111が配置されない。その他の部分は実施形態2と同様でよい。
引き続き、実施形態3を説明する。図9は、実施形態3に係るSiPを、集積回路を搭載する面とは反対側から見た平面図である。本実施形態におけるシステムインパッケージにおける構成要素の配置は、図4に示したものと同様であるとする。本実施形態では、所定の規則性を持って配列される半田ボール111のうち、集積回路102の遠辺105に対応する領域106と重なる部分については半田ボール111が配置されない。その他の部分は実施形態2と同様でよい。
実施形態2では、集積回路102の遠辺105と、半田ボール111が形成されていない箇所とを一致させた。しかしながら、システムボード200との接続の都合、又はSiP100上の配線の都合から、もともと半田ボール111が形成されていない箇所と集積回路102の遠辺105に対応する領域106とを一致させることができない場合もある。本実施形態では、図9に示されるように、所定の規則性に従えば半田ボール111が形成される位置でも、その位置が集積回路102の遠辺105に対応した領域106と重なるときは、半田ボール111が配置されない。
図10は、本実施形態に係るSiP100の断面図である。SiP100は、システムボード200上にフリップチップ実装される。また、システムボード200とSiP100との間は、アンダーフィル樹脂302で封止される。これらの点は、実施形態7と同様である。図10に示すように、本実施形態のSiP100において、パッケージ基板101の集積回路102の遠辺105に対応する領域106には、規則性に従えば形成されたであろう半田ボール111が存在しない。このため、本実施形態においても、パッケージ基板101は、集積回路102の周縁のうち、パッケージ基板101の中心から最も遠い辺に対応する領域106には半田ボール111を有していない。
[まとめ]
本実施形態に係るSiP100においても、パッケージ基板101が集積回路102の遠辺105に対応する領域106に半田ボール111を有していないことで、実施形態2と同様な効果が得られる。また、本実施形態においても、パッケージ基板101は、集積回路102の遠辺105の内側に半田ボール111を有しておらず、外側には近接して半田ボール111を有している。特に集積回路102の近傍の半田ボール111を接続経路が短く、良好な電気特性が期待できるために重要であり、配置されない半田ボール111を必要最小限に抑えられる利点は大きい。
本実施形態に係るSiP100においても、パッケージ基板101が集積回路102の遠辺105に対応する領域106に半田ボール111を有していないことで、実施形態2と同様な効果が得られる。また、本実施形態においても、パッケージ基板101は、集積回路102の遠辺105の内側に半田ボール111を有しておらず、外側には近接して半田ボール111を有している。特に集積回路102の近傍の半田ボール111を接続経路が短く、良好な電気特性が期待できるために重要であり、配置されない半田ボール111を必要最小限に抑えられる利点は大きい。
[変形例]
図11は、変形例に係るSiPを、集積回路を搭載する面とは反対側から見た平面図である。図11に示す平面図は、図9における半導体集積回路102の遠辺105に対応する領域106付近を拡大したものである。変形例に係るSiP100aは、図9に示されるSiP100において、半導体集積回路102の遠辺105に対応する領域106に、ダミー端子として用いられる半田ボール113が追加された構成である。
図11は、変形例に係るSiPを、集積回路を搭載する面とは反対側から見た平面図である。図11に示す平面図は、図9における半導体集積回路102の遠辺105に対応する領域106付近を拡大したものである。変形例に係るSiP100aは、図9に示されるSiP100において、半導体集積回路102の遠辺105に対応する領域106に、ダミー端子として用いられる半田ボール113が追加された構成である。
ダミー端子は、例えば破断しても実動作に影響が少ない端子として用いられる。ダミー端子は、例えばテスト端子、NC(non-connect)端子、多数存在する接地端子の一部で構成される。このようなダミー端子を用いることで、SiP100aをシステムボード200へ2次実装する際に、SiP100aとシステムボード200との間に注入されるアンダーフィル樹脂302(図10などを参照)を整流化できる。これとは逆に、整流化のために、半田ボール111が取り除かれた構成としてもよい。
実施形態3においては、図9に示されるように、半田ボール111は、集積回路102の遠辺105に対応する領域106を除いて、パッケージ基板101の中心Cを取り囲むようにパッケージ基板101の周縁に沿って配列されたが、半田ボール111の配置はこれには限定されない。そのような配置に代えて、半田ボール111が、集積回路102の遠辺105に対応する領域106を除いて、パッケージ基板101の全面に配置されてもよい。
実施形態2及び実施形態3においては、パッケージ基板101は集積回路102の周縁のうち、遠辺105に対応する領域106のみ選択的に半田ボール111を有していないこととしたが、これには限定されない。実施形態2及び実施形態3においても、パッケージ基板101は集積回路102の周縁のうちの少なくとも一部に対応する箇所に半田ボール111を有してなければよい。実施形態2及び実施形態3においても、実施形態1と同様に、パッケージ基板101が、矩形状の集積回路102の4つの辺の全てに対応する箇所に半田ボール111を有していないこととしてもよい。
上記各実施形態では、パッケージ基板101が半田ボール111を有している例について説明したが、これには限定されない。パッケージ基板101は、半田ボール111のための電極を有していればよく、半田ボール111自体を有している必要はない。
実施形態2及び実施形態3において、主に、集積回路102(例えば図8を参照)が半導体チップである例について説明したが、集積回路102は、その熱膨張係数が、パッケージ基板101及びSiP100が搭載されるシステムボード200の熱膨張係数と異なっていればよく、半導体チップそのものである場合に限定されない。図12は、別の変形例に係るSiPを示す断面図である。変形例に係るSiP100bでは、図10に示される実施形態3に係るSiP100と同様に、半導体集積回路102の遠辺105に対応する領域106(図9を参照)において半田ボール111が取り除かれている。
上記別の変形例に係るSiP100bにおいて、集積回路102aは、基板121及び半導体素子(半導体チップ)122を有する。基板121は、半導体チップ122を搭載する基板である。基板121は、例えばセラミック基板で構成されており、基板121の熱膨張率はパッケージ基板101の熱膨張係数とは異なる。このような場合も、パッケージ基板101が、集積回路102aの周縁に対応する箇所において半田ボール111を有していないことで、熱膨張係数の差に起因する半田ボール111の破断を抑制可能である。実施形態1で用いられた半導体集積回路20(例えば図2を参照)についても同様に、半導体集積回路20が、半導体素子と、それを搭載する別の基板とで構成されていてもよい。
実施形態1に係る半導体装置は、車載用途、或いは産業用途に適用可能である。実施形態2及び実施形態3に係るシステムインパッケージは、何れも長期信頼性(主に温度サイクル)かつ高速向けソリューションに適用でき、例えば車載用途情報機器をターゲットとした製品に使用できる。また、実施形態2及び実施形態3に係るシステムインパッケージも、産業用途に適用することも可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
10:半導体装置
11:基板
12:半田ボール
20:半導体集積回路
50:車両
60:ボックス
100:半導体システムインパッケージ
101:パッケージ基板
102:集積回路
103:DRAM
104:フラッシュメモリ
105:遠辺
106:遠辺に対応する領域
107:受動素子
108:センサ
109:カメラ
111:半田ボール
113:半田ボール(ダミー端子)
121:基板
122:半導体チップ
200:システムボード
302:アンダーフィル樹脂
11:基板
12:半田ボール
20:半導体集積回路
50:車両
60:ボックス
100:半導体システムインパッケージ
101:パッケージ基板
102:集積回路
103:DRAM
104:フラッシュメモリ
105:遠辺
106:遠辺に対応する領域
107:受動素子
108:センサ
109:カメラ
111:半田ボール
113:半田ボール(ダミー端子)
121:基板
122:半導体チップ
200:システムボード
302:アンダーフィル樹脂
Claims (12)
- 半導体集積回路と、
前記半導体集積回路を搭載する基板とを備え、
前記半導体集積回路と前記基板とでは熱膨張係数が異なっており、
前記基板は、前記半導体集積回路の搭載面と反対側の面に複数の半田ボールのための電極を有し、
前記基板は、前記半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所には前記半田ボールのための電極を有していない半導体装置。 - 前記半導体集積回路は、半田バンプを用いて前記基板上にフリップチップ実装される請求項1に記載の半導体装置。
- 前記半導体集積回路は、半導体素子と、該半導体素子を搭載する別の基板とを含む請求項1に記載の半導体装置。
- 少なくとも1つの半導体集積回路と、
前記少なくとも1つの半導体素子を搭載するパッケージ基板とを有し、
前記半導体集積回路の熱膨張係数は前記パッケージ基板の熱膨張係数とは異なっており、
前記パッケージ基板は、前記少なくとも1つの半導体集積回路を搭載する面とは反対側の面に複数の半田ボールのための電極を有し、
前記パッケージ基板は、前記少なくとも1つの半導体集積回路のうちの少なくとも1つの半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所には前記半田ボールのための電極を有していない半導体システムインパッケージ。 - 前記パッケージ基板は、前記半導体集積回路の周縁のうち、少なくとも前記パッケージ基板の中心から最も遠い辺に対応する箇所には前記半田ボールのための電極を有していない請求項4に記載の半導体システムインパッケージ。
- 前記パッケージ基板は、前記半導体集積回路の周縁の内側に対応する箇所に前記半田ボールのための電極を有していない請求項4に記載の半導体システムインパッケージ。
- 前記半導体集積回路の周縁に対応する箇所から見て、前記パッケージ基板の中心側に向かう方向に存在する直近の半田ボールのための電極と前記半導体集積回路の周縁に対応する箇所との間の距離は、前記パッケージ基板の中心側とは反対側に向かう方向に存在する直近の半田ボールのための電極と前記半導体集積回路の周縁に対応する箇所との間の距離よりも長い請求項4に記載の半導体システムインパッケージ。
- 前記半導体集積回路は、半導体素子と、該半導体素子を搭載する基板とを有する請求項4に記載の半導体システムインパッケージ。
- 前記複数の半田ボールのための電極は、前記半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所を除いて、前記パッケージ基板の中心を取り囲むように前記パッケージ基板の周縁に沿って配列される請求項4に記載の半導体システムインパッケージ。
- 前記複数の半田ボールのための電極は、前記半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所を除いて、前記パッケージ基板の全面に配置される請求項4に記載の半導体システムインパッケージ。
- 前記パッケージ基板は、前記半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所にダミー端子として用いられる半田ボールのための電極を更に有している請求項4に記載の半導体システムインパッケージ。
- 少なくとも1つの車載センサからセンサ情報が入力される半導体集積回路と、
前記半導体集積回路により使用される少なくとも1つのメモリ素子と、
前記半導体集積回路及び前記少なくとも1つのメモリ素子とを搭載するパッケージ基板とを有し、
前記半導体集積回路の熱膨張係数は前記パッケージ基板の熱膨張係数とは異なっており、
前記パッケージ基板は、前記半導体集積回路及び前記少なくとも1つのメモリ素子を搭載する面とは反対側の面に複数の半田ボールのための電極を有し、
前記パッケージ基板は、前記半導体集積回路の周縁のうちの少なくとも一辺に対応する箇所には前記半田ボールのための電極を有していない車載半導体システムインパッケージ。
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| Application Number | Priority Date | Filing Date | Title |
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| TW106124050A TWI745401B (zh) | 2016-09-27 | 2017-07-19 | 半導體系統級封裝、及車載半導體系統級封裝 |
| US15/657,689 US10249560B2 (en) | 2016-09-27 | 2017-07-24 | Semiconductor device, system in package, and system in package for vehicle |
| CN201710766973.XA CN107872924A (zh) | 2016-09-27 | 2017-08-31 | 半导体装置、系统级封装以及用于车辆的系统级封装 |
| EP17190758.7A EP3309828B1 (en) | 2016-09-27 | 2017-09-13 | System in package, and system in package for vehicle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016188185A JP2018056228A (ja) | 2016-09-27 | 2016-09-27 | 半導体装置、システムインパッケージ、及び車載用システムインパッケージ |
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| Publication Number | Publication Date |
|---|---|
| JP2018056228A true JP2018056228A (ja) | 2018-04-05 |
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ID=59858613
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016188185A Pending JP2018056228A (ja) | 2016-09-27 | 2016-09-27 | 半導体装置、システムインパッケージ、及び車載用システムインパッケージ |
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|---|---|
| US (1) | US10249560B2 (ja) |
| EP (1) | EP3309828B1 (ja) |
| JP (1) | JP2018056228A (ja) |
| CN (1) | CN107872924A (ja) |
| TW (1) | TWI745401B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2020183802A1 (ja) * | 2019-03-08 | 2021-11-04 | 株式会社アイシン | 半導体モジュール及び半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018056228A (ja) * | 2016-09-27 | 2018-04-05 | ルネサスエレクトロニクス株式会社 | 半導体装置、システムインパッケージ、及び車載用システムインパッケージ |
| KR102528016B1 (ko) * | 2018-10-05 | 2023-05-02 | 삼성전자주식회사 | 솔더 부재 실장 방법 및 시스템 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY123146A (en) * | 1996-03-28 | 2006-05-31 | Intel Corp | Perimeter matrix ball grid array circuit package with a populated center |
| JPH1124099A (ja) * | 1997-07-01 | 1999-01-29 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| US6294407B1 (en) * | 1998-05-06 | 2001-09-25 | Virtual Integration, Inc. | Microelectronic packages including thin film decal and dielectric adhesive layer having conductive vias therein, and methods of fabricating the same |
| DE69940161D1 (de) * | 1998-06-18 | 2009-02-05 | Kline & Walker L L C | Automatische vorrichtung zur überwachung von auf abstand zu bedienende ausrüstungen und maschinen weltweit anwendbar |
| WO2005088317A1 (de) * | 2004-03-16 | 2005-09-22 | Continental Teves Ag & Co.Ohg | Sensoranordnung |
| JP4738996B2 (ja) | 2004-12-13 | 2011-08-03 | キヤノン株式会社 | 半導体装置 |
| JP4674850B2 (ja) * | 2005-02-25 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE102006032073B4 (de) | 2006-07-11 | 2016-07-07 | Intel Deutschland Gmbh | Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte |
| JP4871164B2 (ja) * | 2007-02-21 | 2012-02-08 | 富士通株式会社 | 半導体集積回路 |
| WO2009116517A1 (ja) * | 2008-03-17 | 2009-09-24 | 日本電気株式会社 | 電子装置及びその製造方法 |
| JP2010056162A (ja) | 2008-08-26 | 2010-03-11 | Fujitsu Ltd | 半導体装置および回路基板組立体 |
| TW201142998A (en) * | 2010-05-24 | 2011-12-01 | Mediatek Inc | System-in-package |
| CN106063041B (zh) * | 2014-01-27 | 2019-01-08 | 富士胶片株式会社 | 微细结构体、多层配线基板、半导体封装及微细结构体的制造方法 |
| US10805561B2 (en) * | 2015-07-27 | 2020-10-13 | Sony Corporation | Solid-state image pickup device and control method therefor, and electronic apparatus |
| JP2018056228A (ja) * | 2016-09-27 | 2018-04-05 | ルネサスエレクトロニクス株式会社 | 半導体装置、システムインパッケージ、及び車載用システムインパッケージ |
-
2016
- 2016-09-27 JP JP2016188185A patent/JP2018056228A/ja active Pending
-
2017
- 2017-07-19 TW TW106124050A patent/TWI745401B/zh active
- 2017-07-24 US US15/657,689 patent/US10249560B2/en active Active
- 2017-08-31 CN CN201710766973.XA patent/CN107872924A/zh active Pending
- 2017-09-13 EP EP17190758.7A patent/EP3309828B1/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2020183802A1 (ja) * | 2019-03-08 | 2021-11-04 | 株式会社アイシン | 半導体モジュール及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3309828A2 (en) | 2018-04-18 |
| TWI745401B (zh) | 2021-11-11 |
| TW201826449A (zh) | 2018-07-16 |
| US10249560B2 (en) | 2019-04-02 |
| EP3309828B1 (en) | 2021-07-07 |
| EP3309828A3 (en) | 2018-05-30 |
| US20180090424A1 (en) | 2018-03-29 |
| CN107872924A (zh) | 2018-04-03 |
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