[go: up one dir, main page]

JP2013239728A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2013239728A
JP2013239728A JP2013145539A JP2013145539A JP2013239728A JP 2013239728 A JP2013239728 A JP 2013239728A JP 2013145539 A JP2013145539 A JP 2013145539A JP 2013145539 A JP2013145539 A JP 2013145539A JP 2013239728 A JP2013239728 A JP 2013239728A
Authority
JP
Japan
Prior art keywords
film
wiring
ion conductive
semiconductor device
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013145539A
Other languages
English (en)
Other versions
JP5692297B2 (ja
Inventor
Munehiro Tada
宗弘 多田
Toshitsugu Sakamoto
利司 阪本
Hiromitsu Hada
博光 波田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2013145539A priority Critical patent/JP5692297B2/ja
Publication of JP2013239728A publication Critical patent/JP2013239728A/ja
Application granted granted Critical
Publication of JP5692297B2 publication Critical patent/JP5692297B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】本発明の目的は、十分なスイッチング特性を有する抵抗変素子を有し、かつ高信頼性、高密度性、絶縁特性に優れた半導体装置を提供することである。
【解決手段】本発明は、半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置であって、前記抵抗変化素子は、第１の電極と、バルブメタルの酸化膜からなる第１のイオン伝導層と、酸素を含む第２のイオン伝導と、第２の電極と、からなるこの順の積層構造を含み、前記多層配線層の配線が前記第１の電極を兼ねる半導体装置である。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。特に、多層配線層の内部に抵抗変化型不揮発素子（以下、「抵抗変化素子」）を有するフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ；ＦＰＧＡ）を搭載した半導体装置及びその製造方法に関する。
シリコンデバイス等の半導体デバイスは、スケーリング則（Ｍｏｏｒｅの法則）に則ってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスに用いる装置やマスクセットの価格が高くなってきている。また、デバイス寸法の物理的限界（例えば動作限界やばらつき限界）により、これまでのスケーリング則とは異なるアプローチによってデバイス性能を改善することが求められている。
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。ＦＰＧＡは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（ＮＥＣ社の登録商標）などがある。
回路の自由度を向上させる可能性の高い抵抗変化素子として、イオン伝導体中における金属イオンの移動と電気化学反応とを利用したスイッチング素子が非特許文献１に開示されている。非特許文献１に開示されたスイッチング素子は、イオン伝導層と、該イオン伝導層を間にして対向するように設置された第１電極及び第２電極との３層から構成されている。このうち、第１電極はイオン伝導層に金属イオンを供給するための役割を果たしている。第２電極からは金属イオンは供給されない。
このスイッチング素子の動作を簡単に説明する。第１の電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極と第２電極を接続する金属架橋が形成される。この金属架橋で第１電極と第２電極が電気的に接続することで、スイッチがオン状態になる。一方、上記オン状態で第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチがオフ状態になる。なお、電気的接続が完全に切れる前の段階から第１電極および第２電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記オフ状態からオン状態にするには、再び第１の電極を接地して第２電極に負電圧を印加すればよい。
また、非特許文献１では、イオン伝導体を介して２個の電極が配置され、それらの間の導通状態を制御する２端子型のスイッチング素子の場合の構成および動作が開示されている。さらに、非特許文献１では、この他にさらに１個の制御電極（第３電極）を配置して、その制御電極への電圧印加により、第１電極と第２電極間のイオン伝導体における導通状態を制御する３端子型のスイッチング素子が提案されている。
このようなスイッチング素子は、従来用いられてきたＭＯＳＦＥＴなどの半導体スイッチよりもサイズが小さく、オン抵抗が小さいという特徴を持っている。そのため、プログラマブルロジックデバイスへの適用に有望であると考えられている。また、このスイッチング素子においては、その導通状態（オン又はオフ）は印加電圧をオフにしてもそのまま維持されるので、不揮発性のメモリ素子としての応用も考えられる。例えば、トランジスタなどの選択素子１個とスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態を感知し、スイッチング素子のオン又はオフの状態から情報「１」又は「０」のいずれの情報が格納されているかを読み取ることができる。
Ｓｈｕｎｉｃｈｉ Ｋａｅｒｉｙａｍａ ｅｔ ａｌ．， "Ａ Ｎｏｎｖｏｌａｔｉｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ Ｎａｎｏｍｅｔｅｒ Ｓｗｉｔｃｈ"， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．４０， Ｎｏ．１， ｐｐ．１６８−１７６， Ｊａｎｕａｒｙ ２００５．
ところで、近年の高集積化の要請により、抵抗変化素子の小型化による高密度化および工程数の簡略化が要求されている。さらに、同時に抵抗変化素子の性能向上（低抵抗化）と信頼性の向上も求められている。したがって、高集積化、高性能化、高信頼化を両立できる抵抗変化素子およびその形成手法の確立が望まれている。
本発明の主な課題は、十分なスイッチング特性を有する抵抗変素子を有し、かつ高信頼性、高密度性、絶縁特性に優れた半導体装置を提供することである。
本発明に係る半導体装置は、
半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置であって、
前記抵抗変化素子は、第１の電極と、バルブメタルの酸化膜からなる第１のイオン伝導層と、酸素を含む第２のイオン伝導と、第２の電極と、の順の積層構造を含み、
前記多層配線層の配線が前記第１の電極を兼ねる半導体装置である。
前記第１の電極と前記第１のイオン伝導層の間に絶縁性バリア膜が介在し、
前記絶縁性バリア膜は、開口部を有し、
前記第１のイオン伝導層は、前記開口部において前記第１の電極と接することが好ましい。
前記第１の電極は、銅を含むことが好ましい。
前記バルブメタルの酸化膜は、酸化チタン膜又は酸化アルミニウム膜であることが好ましい。
前記バルブメタルの酸化膜は、酸化チタン膜であり、その膜厚が４ｎｍ以下であることが好ましい。
前記第２のイオン伝導層は、Ｔａ、Ｚｒ又はＨｆのいずれかを主成分とする酸化物であることが好ましい。
前記第２のイオン伝導層は、ＴａとＳｉとの複合酸化物であることが好ましい。
前記第２のイオン伝導層は、ＺｒとＳｉとの複合酸化物であることが好ましい。
前記第２のイオン伝導層は、ＨｆとＳｉとの複合酸化物であることが好ましい。
前記酸化チタンと前記ＴａとＳｉとの複合酸化物の積層構造の合計膜厚は２０ｎｍ以下であることが好ましい。
前記多層配線層は、さらに前記第２の電極と電気的に接続されるプラグを備え、
前記第２の電極は、前記第２のイオン伝導層と接する第１上部電極と、前記プラグと接する第２上部電極とからなり、該第１上部電極は、Ｒｕ又はＮｉからなることが好ましい。
前記第２上部電極は、Ｔｉ、Ｔａ、Ｗ、又はそれらの窒化物からなることが好ましい。
上記の半導体装置の製造方法であって、
前記第１の電極上にバルブメタル膜を形成する工程と、
前記第２のイオン伝導層を酸素存在下で形成しつつ、前記バルブメタル膜を酸化する工程と、
を有する半導体装置の製造方法である。
前記イオン伝導層はスパッタリング法又はＡＬＤ法により形成されることが好ましい。
前記バルブメタル膜はチタン膜であり、その膜厚は２ｎｍ以下であることが好ましい。
前記第２のイオン伝導層は、ＴａＳｉＯをターゲットに用い、酸素存在下で、高周波スパッタリング法によって形成することが好ましい。
前記高周波スパッタリングは、酸素とアルゴンの混合ガスを導入して行うことが好ましい。
本発明によれば、十分なスイッチング特性を有する抵抗変素子を有し、かつ高信頼性、高密度性、絶縁特性に優れた半導体装置を提供することができる。
また、本発明の半導体装置は、多層配線層の配線を抵抗変化素子の第１の電極として兼ねることができ、工程数が少なく製造することができる。
また、本発明に係る半導体装置の抵抗変化素子では、低抵抗時（ＯＮ時）に酸化チタン層内での銅の電界拡散が速いために、形成される銅イオンによる架橋が酸化チタン膜内で分断されることになる。この時、イオン伝導層内に残留した架橋は、酸化チタン膜で分断されていることにより電圧が印加されやすくなり、ＯＦＦ時に銅イオンを容易に回収することができるようになる。したがって抵抗変化素子のスイッチング特性を向上させることができる。
本発明の半導体装置の製造方法によれば、第１のイオン伝導層を形成する際に銅などの第１の電極を兼ねる配線の酸化を防止することができる。より具体的には、第２のイオン伝導層を形成する際に、銅などの配線上に形成したバルブメタル膜が酸化することで、配線の酸化を防止することができる。
実施形態に係る半導体装置の構成を説明するための部分断面図である。 実施形態２に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 実施形態２に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。 実施形態２に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。 実施形態２に係る半導体装置の製造方法を模式的に示した第４の工程断面図である。 実施形態４に係る半導体装置の構成を模式的に示した部分断面図である。 実施形態４に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 実施形態４に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。 実施形態４に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。 実施形態４に係る半導体装置の製造方法を模式的に示した第４の工程断面図である。 実施形態６に係る半導体装置の構成を模式的に示した部分断面図である。 実施形態７に係る半導体装置の構成を模式的に示した部分断面図である。 実施形態７に係る半導体装置の構成を模式的に示した図１２の領域Ｒの拡大断面図である。 実施例（Ｔａ；１ｎｍ）における断面図ＴＥＭ観察結果である。 実施例（Ｔａ；２ｎｍ）における断面図ＴＥＭ観察結果である。 実施例（Ｔｉ；１ｎｍ）における断面図ＴＥＭ観察結果である。 実施例（Ｔｉ；２ｎｍ）における断面図ＴＥＭ観察結果である。 実施例（Ｔｉ；３ｎｍ）における断面図ＴＥＭ観察結果である。 実施形態２における半導体装置のＯＮ／ＯＦＦ抵抗比の正規分布である。
本発明は、半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置であって、前記抵抗変化素子は、第１の電極と、バルブメタルの酸化膜からなる第１のイオン伝導層と、酸素を含む第２のイオン伝導と、第２の電極と、の順の積層構造を含み、前記多層配線層の配線が前記第１の電極を兼ねる半導体装置である。
また、本発明の半導体装置は、多層配線層の配線を抵抗変化素子の第１の電極（例えば下部電極）として兼ねることができ、工程数が少なく製造することができる。
本発明に係る半導体装置における低抵抗変化素子は、低抵抗時（ＯＮ時）に第２のイオン伝導層内部に形成される銅イオンによる架橋をバルブメタルの酸化膜、特に酸化チタン膜又は酸化アルミニウム膜で分断することで、ＯＦＦ時に銅などの金属イオンを容易に回収することができるようになる。銅電極を用いてより具体的に説明すると、銅がイオン伝導層中で架橋している状態（ＯＮ状態）からＯＦＦ動作を行うと、まず、電界拡散が速いバルブメタルの酸化物（酸化チタン膜など）中の銅イオンが銅の電極に回収される。すると、バルブメタルの酸化物（絶縁体）に電圧がかかり、さらに、バルブメタルの酸化物は銅の電界拡散が速いため、第２のイオン伝導層中の銅イオンを迅速に回収することができるようになる。したがって抵抗変化素子のスイッチング特性を向上させることができる。なお、以上の理論は推測であり、特に本発明が限定されるものではない。
また、本発明に係る半導体装置の製造方法によれば、第２のイオン伝導層を形成する際に配線の酸化を防止することができる。より具体的には、第２のイオン伝導層を形成する際に、銅などの配線上に形成したバルブメタル膜が酸化することで、配線の酸化を防止することができる。すなわち、酸化物の標準自由エネルギーが銅に比べてチタン又はアルミニウム等のバルブメタルの方が負に大きいために、配線上に形成したバルブメタルが第２のイオン伝導層の形成中に発生する酸素を吸収する役割を果たし、さらにそのバルブメタルは第１のイオン伝導層となるためである。
（実施形態１）
まず、本発明における抵抗変化素子の構成について図面を用いて説明する。
図１は、本発明の実施形態に係る半導体装置の構成を模式的に示した部分断面図である。図１において、２２が抵抗変化素子に該当する。また、本発明では第１配線５は抵抗変化素子の下部電極を兼ねる構成であり、第１配線５の上にバルブメタルの酸化膜からなる第１のイオン伝導層９ａが配置されている。また、第１のイオン伝導層９ａの上に酸素を含む第２のイオン伝導層が配置されている。また、第２のイオン伝導層の上に第２の電極として第１上部電極１０及び第２上部電極１１が配置されている。
＜第１の電極＞
本発明における第１の電極は、導電性材料から構成され、例えば銅、銀、金を含む。これらの中でも銅を含むことが好ましく、銅の中に不純物としてＡｌ、Ｓｎ、Ｔｉなどが含まれていても良い。第１の電極はイオン伝導層９ａ及び９ｂに銅イオン等の金属イオンを供給する役割を果たしている。
また、本発明において第１の電極は、半導体装置の多層配線層の配線を用いて構成されている。この構成とすることにより、電極を設ける工程を省くことができる。
＜第１のイオン伝導層＞
第１のイオン伝導層は、バルブメタルの酸化膜からなる。第１の電極に接してチタンやアルミニウムなどのバルブメタルの酸化膜（酸化チタン膜や酸化アルミニウム膜）が形成されている。バルブメタルは不動体（不動態）を形成しやすい金属であり、例えばチタン、アルミニウム又はクロム等が挙げられる。
バルブメタルは、酸化物の標準自由エネルギーが、銅に比べて負に大きい材料であるために、第２のイオン伝導層形成中に発生する酸素を吸収し、銅の酸化を抑制する。
また、一般に銅配線は電界めっき法で形成されるが、めっき液に含まれる不純物等により、銅膜内に微量の酸素を含む。銅内に残留した酸素はスイッチング時の銅架橋生成のばらつきを増加させてしまう。バルブメタルは下層の銅配線からプロセス中に出てくる酸素を吸収する役割を果たす。
第１のイオン伝導層の好ましい膜厚は、４ｎｍ以下である。
第１の電極と第２のイオン伝導層の間に、酸化チタン膜又は酸化アルミニウム膜等のバルブメタルの酸化膜からなる第１のイオン伝導層が形成されていることにより、低抵抗時（ＯＮ時）に第２のイオン伝導層とバルブメタルの酸化膜（酸化チタン、又は酸化アルミニウム）内部を貫通して形成される銅イオンなどによる架橋を、高抵抗（ＯＦＦ）に切り替える場合に、バルブメタルの酸化膜、特に酸化チタン膜又は酸化アルミニウム膜で分断することで、バルブメタルの酸化膜内部の勤続架橋が優先して回収される。これにより、バルブメタルの酸化物内部に電界が印加され、イオン伝導層内部の金属イオンの回収を容易にすることができるようになる。したがって抵抗変化素子のスイッチング特性を向上させることができる。
第１のイオン伝導層としての酸化チタン膜（又は酸化アルミニウム膜）の形成方法は、特に限定されるものではないが、例えば以下の工程で形成することができる。まず、第１の電極の上にチタン膜（又はアルミニウム膜）を形成する。次に、第２のイオン伝導層をスパッタリング法により形成する。このスパッタリング際に、酸素ガスを導入しつつ行うことで、チタン膜（又はアルミニウム膜）を酸化チタン膜又は酸化アルミニウム膜に酸化する。
前記酸化チタン膜の膜厚は１以上３ｎｍ以下であることが好ましい。イオン伝導層内の金属架橋の形成と回収は電界制御であるため、酸化チタン膜の膜厚を３ｎｍ以下とすることでスイッチングに要する電圧を低く抑えやすい。
＜第２のイオン伝導層＞
第２のイオン伝導層は、酸素を含有する。また、第２のイオン伝導層は、少なくともＴａ、Ｚｒ又はＨｆのいずれかを主成分とする酸化物であることが好ましい。
また、第２のイオン伝導層は、Ｔａ、Ｚｒ又はＨｆとＳｉとの複合酸化物であることが好ましい。Ｔａを含む酸化物としては、例えば、Ｔａ2Ｏ5、ＴａＳｉＯx等を用いることができる。Ｔａを主成分とする酸化物としては、例えばＴａ0.8Ｓｉ0.2Ｏxを用いることができる。ｘは２〜２．５の範囲であることが好ましい。ｘを２以上とすることで酸素欠陥の発生を抑制し易くなり、イオン伝導層のリーク電流の増加を防ぎ易くなる。なお、リーク電流はオフ状態のリーク電流となるので、スイッチング素子からリーク電流が生じることとなり、動作電力が増加してしまうことになる。
Ｔａ0.8Ｓｉ0.2Ｏxはスパッタリング法により形成することができ、例えばＲＦスパッタリング法（高周波スパッタリング法）により形成することができる。このＲＦスパッタリングでは、例えば、Ｓｉを２０％含む酸化タンタル（Ｔａ0.8Ｓｉ0.2Ｏx）をターゲットとし、ＲＦ電力１〜３ＫＷ、室温、Ａｒ／Ｏ2の混合ガス、１．３［Ｐａ］の条件で堆積することができる。この際、酸素を含む混合ガスを用いることにより、バルブメタル膜（チタン膜）を酸化することができる。この他、ＲＦスパッタリング以外にも、タンタルを主成分とした金属ターゲットに酸素を含むガスを用いたＤＣスパッタリングを用いることができる。あるいは、スパッタリング法以外にもＡＬＤ法などを用いて形成することもできる。
本発明は、イオン伝導体（イオンが電界などの印加によって自由に動くことのできる固体）中における金属イオン移動と電気化学反応とを利用した抵抗変化素子である。第１の電極は第１及び第２のイオン伝導層に銅イオンなどの金属イオンを供給するための役割を果たしている。抵抗変化素子は、電圧の印加、あるいは電流を流すことでＯＮ／ＯＦＦの制御を行い、イオン伝導層中への第１の電極からの銅の電界拡散を利用してＯＮ／ＯＦＦの制御を行う。
＜第２の電極＞
第２の電極は、特に限定するものではないが、Ｒｕ、Ｎｉ又はＰｔを含むことが好ましい。
（実施形態２）
本実施形態に係る半導体装置について図面を用いてさらに詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
図１は、本実施形態に係る半導体装置の構成を模式的に示した部分断面図である。
本実施形態に係る半導体装置は、半導体基板１上の多層配線層の内部に上述の抵抗変化素子２２を有する装置である。
多層配線層は、半導体基板１上にて、層間絶縁膜２、バリア絶縁膜３、層間絶縁膜４、絶縁性バリア膜７、保護絶縁膜１４、層間絶縁膜１５、エッチングストッパ膜１６、層間絶縁膜１７、及びバリア絶縁膜２１の順に積層した絶縁積層体を有する。多層配線層は、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６を介して第１配線５が埋め込まれている。
多層配線層は、層間絶縁膜１７及びエッチングストッパ膜１６に形成された配線溝に第２配線１８が埋め込まれている。層間絶縁膜１５、保護絶縁膜１４、及びハードマスク膜１２に形成された下穴にプラグ１９が埋め込まれている。第２配線１８とプラグ１９が一体となっており、第２配線及びプラグ１９の側面乃至底面がバリアメタル２０によって覆われている。
下部電極を兼ねる第１配線５、絶縁性バリア膜７の開口部の壁面及び絶縁性バリア膜７上に、第１のイオン伝導層９ａ、第２のイオン伝導層９ｂ、第１上部電極１０及び第２上部電極１１の順に積層した抵抗変化素子２２が形成されている。第２上部電極１１上にハードマスク膜１２が形成されている。第１のイオン伝導層９ａ、第２のイオン伝導層９ｂ、第１上部電極１０、第２上部電極１１及びハードマスク膜１２の積層体の上面乃至側面が保護絶縁膜１４で覆われている。第１配線５を抵抗変化素子２２の下部電極として用いることで、すなわち、第１配線５が抵抗変化素子２２の下部電極を兼ねることで、工程数を簡略化しながら、電極抵抗を下げることができる。より具体的には、通常のＣｕダマシン配線プロセスに追加工程として、少なくとも２ＰＲのマスクセットを作製するだけで、抵抗変化素子を搭載することができ、素子の低抵抗化と低コスト化を同時に達成することができるようになる。
抵抗変化素子２２は、抵抗変化型不揮発素子であり、例えば、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。抵抗変化素子２２は、下部電極となる第１配線５と、プラグ１９と電気的に接続された上部電極１０、１１と、の間にイオン伝導層９ａ、９ｂが介在した構成となっている。抵抗変化素子２２は、絶縁性バリア膜７に形成された開口部の領域にて第１のイオン伝導層９ａと第１配線５が直接接している。また、第２のイオン伝導層９ｂと第１上部電極が直接接している。第２上部電極１１はプラグ１９とバリアメタル２０を介して電気的に接続されている。抵抗変化素子２２は、電圧の印加、あるいは電流を流すことでＯＮ／ＯＦＦの制御を行い、第１のイオン伝導層９ａおよび第２のイオン伝導層中への第１配線５に係る金属の電界拡散を利用してＯＮ／ＯＦＦの制御を行うことができる。
半導体基板１は、半導体素子が形成された基板である。半導体基板１には、例えば、シリコン基板、単結晶基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板、液晶製造用基板等の基板を用いることができる。
層間絶縁膜２は、半導体基板１上に形成された絶縁膜である。層間絶縁膜２には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜２は、複数の絶縁膜を積層したものであってもよい。
バリア絶縁膜３は、層間絶縁膜２、４間に介在したバリア性を有する絶縁膜である。バリア絶縁膜３は、第１配線５用の配線溝の加工時にエッチングストップ層としての役割を有する。バリア絶縁膜３には、例えば、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜等を用いることができる。バリア絶縁膜３には、第１配線５を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル６を介して第１配線５が埋め込まれている。バリア絶縁膜３は、配線溝のエッチング条件の選択によっては削除することもできる。
層間絶縁膜４は、バリア絶縁膜３上に形成された絶縁膜である。層間絶縁膜４には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜４は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜４には、第１配線５を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル６を介して第１配線５が埋め込まれている。
第１配線５は、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６を介して埋め込まれた配線である。第１配線５は、抵抗変化素子２２の下部電極を兼ね、第１のイオン伝導層９ａと直接接している。第２のイオン伝導層９ｂの下面は第１のイオン伝導層９ａに直接接しており、上面は第１上部電極に直接接している。第１配線５には、イオン伝導層９ａ、９ｂにおいて拡散、イオン電導可能な金属が用いられ、例えば、Ｃｕ、Ａｇ、Ａｕ等を用いることができ、Ｃｕであることが好ましい。第１配線５は、Ａｌと合金化されていてもよい。
バリアメタル６は、第１配線５に係る金属が層間絶縁膜４や下層へ拡散することを防止するために、第１配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル６には、例えば、第１配線５がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
絶縁性バリア膜７は、第１配線５を含む層間絶縁膜４上に形成され、第１配線５に係る金属（例えば、Ｃｕ）の酸化を防いだり、層間絶縁膜１５中への第１配線５に係る金属の拡散を防いだり、上部電極１１、１０、及びイオン伝導層９ａ及び９ｂの加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜７には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜又はそれらの積層構造等を用いることができる。絶縁性バリア膜７は、保護絶縁膜１４及びハードマスク膜１２と同一材料であることが好ましい。
第１のイオン伝導層９ａ、および第２のイオン伝導層９ｂは、第１配線５（下部電極）に係る金属の作用（拡散、イオン伝導など）により抵抗が変化する材料を用いることができる。第１のイオン伝導層はバルブメタルからなる酸化膜（例えば酸化チタン）である。
低抵抗時（ＯＮ時）にイオン伝導層内部に形成される金属イオン（例えば、銅イオン）よる架橋を、第１のイオン伝導層（酸化チタン膜）で分断することで、ＯＦＦ時に金属イオンを容易に回収することができるようになり、スイッチング特性を向上させることができる。
第１のイオン伝導層９ａ及び第２のイオン伝導層９ｂは、第１配線５、絶縁性バリア膜７の開口部のテーパ面、及び絶縁性バリア膜７上に形成されている。イオン伝導層９は、第１配線５とイオン伝導層９の接続部の外周部分が少なくとも絶縁性バリア膜７の開口部のテーパ面上に沿って配設されている。
第１上部電極１０は、抵抗変化素子２２の上部電極における下層側の電極であり、第２のイオン伝導層９ｂと直接接している。第１上部電極１０には、第１配線５に係る金属よりもイオン化しにくく、第２のイオン伝導層９ｂにおいて拡散、イオン電導しにくい金属が用いられ、第２のイオン伝導層９ｂに係る金属成分（例えばＴａ）よりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。第１上部電極１０としては、例えば、Ｐｔ、Ｒｕ、Ｎｉ等を用いることができ、これらの中でもＮｉを用いることが好ましい。Ｎｉは、Ｐｔ、Ｒｕと比べると資源が豊富であって安価に入手することができるため、抵抗変化素子を搭載した半導体素子を低コストに製造できるようになる。また、Ｎｉはフルオロカーボン系のドライエッチングにおいてエッチングレートが遅いため、第２上部電極を用いることなく加工することも可能であり、さらにコスト低減を進めることができる。
第２上部電極１１は、抵抗変化素子２２の上部電極における上層側の電極であり、第１上部電極１０上に形成されている。第２上部電極１１は、第１上部電極１０を保護する役割を有する。すなわち、第２上部電極１１が第１上部電極１０を保護することで、プロセス中の第１上部電極１０へのダメージを抑制し、抵抗変化素子２２のスイッチング特性を維持することができる。第２上部電極１１としては、例えば、Ｔａ、Ｔｉ、Ｗ又はそれらの窒化物等を用いることができる。
ハードマスク膜１２は、第２上部電極１１、第１上部電極１０、及び第１のイオン伝導層９ａ、第２のイオン伝導層９ｂをエッチングする際のハードマスク膜兼パッシベーション膜となる膜である。ハードマスク膜１２には、例えば、ＳｉＮ膜等を用いることができる。ハードマスク膜１２は、保護絶縁膜１４、および絶縁性バリア膜７と同一材料であることが好ましい。すなわち、抵抗変化素子２２の周囲を全て同一材料で囲むことで材料界面が一体化され、外部からの水分などの浸入を防ぐとともに、抵抗変化素子２２自身からの脱離を防ぐことができるようになる。
保護絶縁膜１４は、抵抗変化素子２２にダメージを与えることなく、さらに第２のイオン伝導層９ｂからの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜１４には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜１４は、ハードマスク膜１２及び絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１４と絶縁性バリア膜７及びハードマスク膜１２とが一体化して、界面の密着性が向上し、抵抗変化素子２２をより保護することができるようになる。
層間絶縁膜１５は、保護絶縁膜１４上に形成された絶縁膜である。層間絶縁膜１５には、例えば、シリコン酸化膜、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１５は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１５は、層間絶縁膜１７と同一材料としてもよい。層間絶縁膜１５には、プラグ１９を埋め込むための下穴が形成されており、当該下穴にバリアメタル２０を介してプラグ１９が埋め込まれている。
エッチングストッパ膜１６は、層間絶縁膜１５、１７間に介在した絶縁膜である。エッチングストッパ膜１６は、第２配線１８用の配線溝の加工時にエッチングストップ層としての役割を有する。エッチングストッパ膜１６には、例えば、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜等を用いることができる。エッチングストッパ膜１６には、第２配線１８を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル２０を介して第２配線１８が埋め込まれている。エッチングストッパ膜１６は、配線溝のエッチング条件の選択によっては削除することもできる。
層間絶縁膜１７は、エッチングストッパ膜１６上に形成された絶縁膜である。層間絶縁膜１７には、例えば、シリコン酸化膜、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１７は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１７は、層間絶縁膜１５と同一材料としてもよい。層間絶縁膜１７には、第２配線１８を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル２０を介して第２配線１８が埋め込まれている。
第２配線１８は、層間絶縁膜１７及びエッチングストッパ膜１６に形成された配線溝にバリアメタル２０を介して埋め込まれた配線である。第２配線１８は、プラグ１９と一体になっている。プラグ１９は、層間絶縁膜１５、保護絶縁膜１４、及びハードマスク膜１２に形成された下穴にバリアメタル２０を介して埋め込まれている。プラグ１９は、バリアメタル２０を介して第２上部電極１１と電気的に接続されている。第２配線１８及びプラグ１９には、例えば、Ｃｕを用いることができる。
バリアメタル２０は、第２配線１８（プラグ１９を含む）に係る金属が層間絶縁膜１５、１７や下層へ拡散することを防止するために、第２配線１８及びプラグ１９の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル２０には、例えば、第２配線１８及びプラグ１９がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。バリアメタル２０は、第２上部電極１１と同一材料であることが好ましい。例えば、バリアメタル２０がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２上部電極１１に用いることが好ましい。バリアメタル２０がＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２上部電極１１に用いることが好ましい。
バリア絶縁膜２１は、第２配線１０を含む層間絶縁膜１７上に形成され、第２配線１０に係る金属（例えば、Ｃｕ）の酸化を防ぎ、また、上層への第２配線１０に係る金属の拡散を防ぐ役割を有する。バリア絶縁膜２１には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、又はそれらの積層構造等を用いることができる。
（実施形態３）
次に、本発明に係る半導体装置例の製造方法について図面を用いて説明する。なお、本発明は以下の実施形態に限定されるものではない。
図２〜図５は、実施形態２に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、半導体基板１（例えば、半導体素子が形成された基板）上に層間絶縁膜２（例えば、シリコン酸化膜、膜厚３００ｎｍ）を堆積する。その後、層間絶縁膜２上にバリア絶縁膜３（例えば、ＳｉＮ膜、膜厚５０ｎｍ）を堆積する。その後、バリア絶縁膜３上に層間絶縁膜４（例えば、シリコン酸化膜、膜厚３００ｎｍ）を堆積する。その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む）を用いて、層間絶縁膜４及びバリア絶縁膜３に配線溝を形成する。その後、当該配線溝にバリアメタル６（例えば、ＴａＮ／Ｔａ、膜厚５ｎｍ／５ｎｍ）を介して第１配線５（例えば、銅）を埋め込む（ステップＡ１；図２（Ａ）参照）。
ステップＡ１において、層間絶縁膜２、４は、プラズマＣＶＤ法によって形成することができる。ここで、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法とは、例えば、気体原料、あるいは液体原料を気化させることで減圧下の反応室に連続的に供給し、プラズマエネルギーによって分子を励起状態にし、気相反応又は基板表面反応などによって基板上に連続膜を形成する手法である。
また、ステップＡ１において、第１配線５は、例えば以下のように形成することができる。まず、ＰＶＤ法によってバリアメタル６（例えば、ＴａＮ／Ｔａの積層膜）を形成する。ＰＶＤ法によるＣｕシードの形成後、電解めっき法によって銅を配線溝内に埋設し、２００℃以上の温度で熱処理処理する。その後、ＣＭＰ法によって配線溝内以外の余剰の銅を除去することで、第１配線を形成することができる。このような一連の銅配線の形成方法は、当該技術分野における一般的な手法を用いることができる。ここで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線（ダマシン配線）を形成する。または、層間絶縁膜を研磨することで平坦化を行う。
次に、第１配線５を含む層間絶縁膜４上に絶縁性バリア膜７（例えば、ＳｉＮ膜、膜厚５０ｎｍ）を形成する（ステップＡ２；図２（Ｂ）参照）。
ここで、絶縁性バリア膜７は、プラズマＣＶＤ法によって形成することができる。絶縁性バリア膜７の膜厚は、１０ｎｍ〜５０ｎｍ程度であることが好ましい。
次に、絶縁性バリア膜７上にハードマスク膜８（例えば、シリコン酸化膜）を形成する（ステップＡ３；図２（Ｃ）参照）。
このとき、ハードマスク膜８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、絶縁性バリア膜７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜８には、例えば、シリコン酸化膜、シリコン窒化膜、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ等を用いることができ、ＳｉＮ／ＳｉＯ2の積層体を用いることができる。
次に、ハードマスク膜８上にフォトレジスト（図示せず）を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜８に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する（ステップＡ４；図３（Ａ）参照）。
このとき、ドライエッチングは必ずしも絶縁性バリア膜７の上面で停止している必要はなく、絶縁性バリア膜７の内部にまで到達していてもよい。
次に、ハードマスク膜８（図３（Ａ）の８）をマスクとして、ハードマスク膜８の開口部から露出する絶縁性バリア膜７をエッチバック（ドライエッチング）することにより、絶縁性バリア膜７に開口部を形成して、絶縁性バリア膜７の開口部から第１配線５を露出させる。その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５の露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する（ステップＡ５；図３（Ｂ）参照）。
ステップＡ５において、ハードマスク膜（図３（Ａ）の８）は、エッチバック中に完全に除去されることが好ましいが、絶縁材料である場合にはそのまま残存してもよい。また、絶縁性バリア膜７の開口部の形状は円形とし、円の直径は３０ｎｍから５００ｎｍとすることができる。
また、ステップＡ５において、絶縁性バリア膜７をエッチバックでは、反応性ドライエッチングを用いることで、絶縁性バリア膜７の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。
次に、非反応性ガスを用いたＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ；高周波）エッチングによって、第１配線５の表面の酸化物を除去する。非反応性ガスとしては、ＨｅやＡｒを用いることができる。
ステップＡ７では、絶縁性バリア膜７の開口部はステップＡ５の有機剥離処理によって水分などが付着しているため、第１のイオン伝導層９ａの堆積前に２５０℃から３５０℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。この際、配線（銅）表面を再度酸化させないよう、真空下、あるいは窒素雰囲気などにするなどの注意を払うべきである。
次に、第１配線５を含む絶縁性バリア膜７上に金属Ｔｉ（例えば、膜厚２ｎｍ）を堆積する（ステップＡ７；図３（Ｃ）参照）。
金属ＴｉはＰＶＤ法やＣＶＤ法を用いて形成することができる。金属Ｔｉは第２抵抗変化素子の形成中に酸素プラズマ雰囲気に曝されることで自動的に酸化し、酸化チタンとなる。
ここで発明者らが、好ましい第１のイオン伝導層９ａを形成するための条件として、（１）第１配線５を含む絶縁性バリア膜７上に形成する金属、（２）金属の膜厚、および（３）第２のイオン伝導層９ｂの形成方法、について鋭意検討した。その結果、金属材料としてはチタン又はアルミニウムが好ましく、特にチタンが好ましいことが分かった。また、酸化チタン膜の膜厚としては４ｎｍ以下が好ましいことが分かった。また、金属Ｔｉを酸化させることのできる第２のイオン伝導層９ｂの形成方法としては、酸化Ｔａを主成分としたターゲットを用いたＲＦスパッタリング法を用いることが好ましいことを見出した。
図１４に第１のイオン伝導層に用いる金属材料をＴａ又はＴｉとした場合のＴＥＭによる断面図を示す。図１４Ａ及びＢはＴａをそれぞれ１ｎｍ及び２ｎｍ積層して作製した場合を示す。図１４Ｃ乃至ＥはＴｉをそれぞれ１ｎｍ、２ｎｍ及び３ｎｍ積層して作製した場合を示す。また、図１５にそれぞれの金属材料（膜厚２ｎｍ）の場合におけるＯＮ／ＯＦＦスイッチング抵抗の分布を示す。第２のイオン伝導層は、ＲＦスパッタリングを用い、Ｓｉを２０％含む酸化タンタル（Ｔａ0.8Ｓｉ0.2Ｏx）をターゲットとし、ＲＦ電力１〜３ＫＷ、室温、Ａｒ／Ｏ2の混合ガス、１．３Ｐａの条件で形成した。より具体的には、Ａｒ／Ｏ2＝８０／１０ｓｃｃｍ、圧力１．３Ｐａ、ＲＦ電力３ｋＷの条件とした。
また、表１に示すように、第１配線（銅配線）上への第２のイオン伝導層９ｂ（ここではＴａＳｉＯx）の堆積前のバリアメタル膜をＴｉ（１ｎｍ、もしくは２ｎｍ）にし、上記の条件で形成することで、１０6以上のＯＮ／ＯＦＦ抵抗比が得られた。ＴｉおよびＴａを１ｎｍまで薄膜化した場合には、第２のイオン伝導層９ｂ（ここではＴａＳｉＯx）の堆積中にそれぞれ完全に酸化された。また、Ｔｉは３ｎｍまで全酸化されるのに対し、Ｔａは２ｎｍで一部が金属として残った。スイッチング特性（特にサイクル後のＯＮ／ＯＦＦ抵抗比）は金属材料が全酸化している方が優れており、ＴｉはＴａよりもプロセスマージンが大きいといえる。さらに、Ｔａは酸化すると下層の銅配線が酸化してしまう場合があるのに対して、ＴｉはＴｉ酸化物における酸素の透過がＴａ酸化物に比べて少ないことから銅の酸化が抑制できるようになる。
なお、Ｔｉの酸化具合は、第２のイオン伝導層の形成条件、例えば酸素ガスの導入量などにより適宜調整することができる。
次に、第２のイオン伝導層９ｂ上に第１上部電極１０（例えば、Ｒｕ、膜厚１０ｎｍ）及び第２上部電極１１（例えば、Ｔａ、膜厚５０ｎｍ）をこの順に形成する（ステップＡ８；図４（Ａ）参照）。
次に、第２上部電極１１上にハードマスク膜１２（例えば、ＳｉＮ膜、膜厚３０ｎｍ）、およびハードマスク膜１３（例えば、ＳｉＯ2膜、膜厚１５０ｎｍ）をこの順に積層する（ステップＡ９；図４（Ｂ）参照）。
ステップＡ９において、ハードマスク膜１２及びハードマスク膜１３は、プラズマＣＶＤ法を用いて成膜することができる。ハードマスク膜１２、１３は当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。また、ハードマスク膜１２とハードマスク膜１３とは、異なる種類の膜であることが好ましく、例えば、ハードマスク膜１２をＳｉＮ膜とし、ハードマスク膜１３をＳｉＯ2膜とすることができる。このとき、ハードマスク膜１２は、後述する保護絶縁膜１４、および絶縁性バリア膜７と同一材料であることが好ましい。すなわち、抵抗変化素子の周囲を全て同一材料で囲んで材料界面を一体化することで、外部からの水分などの浸入を防ぐとともに、抵抗変化素子自身からの脱離防ぐことができるようになる。また、ハードマスク膜１２は、プラズマＣＶＤ法によって形成することができる。例えば、ＳｉＨ4／Ｎ2の混合ガスを高密度プラズマによって、高密度なＳｉＮ膜などを用いることが好ましい。
次に、ハードマスク膜１３上に抵抗変化素子部をパターニングするためのフォトレジスト（図示せず）を形成する。その後、当該フォトレジストをマスクとして、ハードマスク膜１２が表れるまでハードマスク膜１３をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する（ステップＡ１０；図４（Ｃ）参照）。
次に、ハードマスク膜（図４（Ｃ）の１３）をマスクとして、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、イオン伝導層９（９ａ及び９ｂ）を連続的にドライエッチングする（ステップＡ１１；図５（Ａ）参照）。
このとき、ハードマスク膜（図４（Ｃ）の１３）は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。
ステップＡ１１において、例えば、第２上部電極１１がＴａの場合にはＣｌ2系のＲＩＥで加工することができる。第１上部電極１０がＲｕの場合にはＣｌ2／Ｏ2の混合ガスでＲＩＥ加工することができる。また、イオン伝導層のエッチングでは、下面の絶縁性バリア膜７上でドライエッチングを停止させる必要がある。第２のイオン伝導層９ｂがＴａを含む酸化物であり、絶縁性バリア膜７がＳｉＮ膜やＳｉＣＮ膜である場合には、ＣＦ4系、ＣＦ4／Ｃｌ2系、ＣＦ4／Ｃｌ2／Ａｒ系などの混合ガスでエッチング条件を調節することでＲＩＥ加工することができる。このようなハードマスクＲＩＥ法を用いることで、抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工をすることができる。また、加工後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
次に、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、及びイオン伝導層９ａ及び９ｂを含む絶縁性バリア膜７上に保護絶縁膜１４（例えば、ＳｉＮ膜、３０ｎｍ）を堆積する（ステップＡ１２；図５（Ｂ）参照）。
ステップＡ１２において、保護絶縁膜１４は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧化に維持する。このときイオン伝導層９の側面から酸素が脱離し、イオン伝導層のリーク電流が増加するという問題が生じる場合がある。それを有効に抑制するために、保護絶縁膜１４の成膜温度を２５０℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ4／Ｎ2の混合ガスを高密度プラズマによって、基板温度２００℃で形成したＳｉＮ膜などを用いることが好ましい。
次に、保護絶縁膜１４上に、層間絶縁膜１５（例えば、シリコン酸化膜）、エッチングストッパ膜１６（例えば、ＳｉＮ膜）、層間絶縁膜１７（例えば、シリコン酸化膜）をこの順に堆積する。その後、第２配線１８用の配線溝、およびプラグ１９用の下穴を形成し、銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内にバリアメタル２０（例えば、ＴａＮ／Ｔａ）を介して第２配線１８（例えば、Ｃｕ）及びプラグ１９（例えば、Ｃｕ）を同時に形成する。その後、第２配線１８を含む層間絶縁膜１７上に絶縁性バリア膜２１（例えば、ＳｉＮ膜）を堆積する（ステップＡ１３；図１参照）。
ステップＡ１３において、第２配線１８の形成は、下層配線の形成と同様のプロセスを用いることができる。このとき、バリアメタル２０と第２上部電極１１を同一材料とすることでプラグ１９と第２上部電極１１の間の接触抵抗を低減し、素子性能を向上（ＯＮ時の抵抗変化素子２２の抵抗を低減）させることができる。
また、ステップＡ１３において、層間絶縁膜１５及び層間絶縁膜１７はプラズマＣＶＤ法で形成することができる。
また、ステップＡ１３において、抵抗変化素子２２によって形成される段差を解消するため、層間絶縁膜１５を厚く堆積し、ＣＭＰによって層間絶縁膜１５を削り込んで平坦化し、層間絶縁膜１５を所望の膜厚としてもよい。
本実施形態によれば、第１配線５を抵抗変化素子２２の下部電極とすることで、すなわち、第１配線５が抵抗変化素子２２の下部電極を兼ねることで、抵抗変化素子２２の小型化による高密度化を実現するとともに、工程数を簡略化することができる。より具体的には、通常のＣｕダマシン配線プロセスに追加工程として、２ＰＲのマスクセットを作製するだけで、抵抗変化素子２２を搭載することができ、装置の低コスト化を同時に達成することができるようになる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子２２を搭載して、装置の性能を向上させることができる。
また、本実施形態により、配線の酸化を抑制しながらイオン伝導層９ａ及び９ｂを形成することができ、高いスイッチング特性を有する抵抗変化素子を得ることができる。
また、例えば、酸化チタン膜を形成する際に、銅配線上に金属チタンを堆積し、その後第２のイオン伝導層をＲＦスパッタリング法により行うことで第２のイオン伝導層の形成中に前記金属チタンを酸化させ、酸化チタンの形成を第２のイオン伝導層の形成と自己整合的に行うことができる。
（実施形態４）
本発明に係る半導体装置例について図面を用いて説明する。なお、本発明は以下の実施形態に限定されるものではない。
図６は、本実施形態の半導体装置の構成を模式的に示した部分断面図である。
図１に示した半導体装置では、イオン伝導層９ａ、９ｂ、第１上部電極１０、第２上部電極１１、及びハードマスク膜１２の積層体の上面乃至側面が保護絶縁膜１４で覆われた構成となっている。それに対して、本実施形態では、イオン伝導層９ａ及び９ｂ、第１上部電極１０、第２上部電極１１、及びハードマスク膜１２の積層体上に厚膜のハードマスク膜２３が形成されている。また、イオン伝導層９ａ及び９ｂ、第１上部電極１０、第２上部電極１１、ハードマスク膜１２、及びハードマスク膜２３の側面が保護絶縁膜２４で覆われた構成となっている。保護絶縁膜２４は、ハードマスク膜２３上には形成されていないが、絶縁性バリア膜７上には形成されている。また、本実施形態では、抵抗変化素子２５に電気的に接続されない配線部分（５ｂ、１８ｂ、１９ｂ）を併せ示している。第２配線１８ｂのプラグ１９ｂは、バリアメタル２０ｂを介して第１配線５ｂと電気的に接続されている。その他の構成は、図１に示した半導体装置の例と同様である。
第１配線５ａは、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６ａを介して埋め込まれた配線である。第１配線５ａは、抵抗変化素子２５の下部電極を兼ね、第１のイオン伝導層９ａと直接接している。第１配線５ａには、イオン伝導層９ａ及び９ｂにおいて拡散、イオン電導可能な金属が用いられ、例えば、Ｃｕ等を用いることができる。第１配線５ａは、表面にＣｕＳｉが被覆されていてもよい。
第１配線５ｂは、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６ｂを介して埋め込まれた配線である。第１配線５ｂは、抵抗変化素子２５と接続されず、バリアメタル２０ｂを介してプラグ１９ｂと電気的に接続されている。第１配線５ｂには、第１配線５ａと同一材料が用いられ、例えば、Ｃｕ等を用いることができる。
バリアメタル６ａ、６ｂは、第１配線５ａ、５ｂに係る金属が層間絶縁膜４や下層へ拡散することを防止するために、配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル６ａ、６ｂには、例えば、第１配線５ａ、５ｂがＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
第２配線１８ａは、層間絶縁膜１７及びエッチングストッパ膜１６に形成された配線溝にバリアメタル２０ａを介して埋め込まれた配線である。第２配線１８ａは、プラグ１９ａと一体になっている。プラグ１９ａは、ハードマスク膜２３及びハードマスク膜２４に形成された下穴にバリアメタル２０ａを介して埋め込まれている。プラグ１９ａは、バリアメタル２０ａを介して第２上部電極１１と電気的に接続されている。
第２配線１８ｂは、層間絶縁膜１７及びエッチングストッパ膜１６に形成された配線溝にバリアメタル２０ｂを介して埋め込まれた配線である。第２配線１８ｂは、プラグ１９ｂと一体になっている。プラグ１９ｂは、層間絶縁膜１５、保護絶縁膜２４、及び絶縁性バリア膜７に形成された下穴にバリアメタル２０ｂを介して埋め込まれている。プラグ１９ｂは、バリアメタル２０ｂを介して第１配線５ｂと電気的に接続されている。第２配線１８ｂ及びプラグ１９ｂには、第２配線１８ａ及びプラグ１９ａと同一材料が用いられ、例えば、Ｃｕを用いることができる。
バリアメタル２０ａ、２０ｂは、第２配線１８ａ、１８ｂ（プラグ１９ａ、１９ｂを含む）に係る金属が層間絶縁膜１５、１７や下層へ拡散することを防止するために、第２配線１８ａ、１８ｂ及びプラグ１９ａ、１９ｂの側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル２０ａ、２０ｂには、例えば、第２配線１８ａ、１８ｂ及びプラグ１９ａ、１９ｂがＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。バリアメタル２０ａ、２０ｂは、第２上部電極１１と同一材料であることが好ましい。例えば、バリアメタル２０ａ、２０ｂがＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２上部電極１１に用いることが好ましい。あるいは、バリアメタル２０ａ、２０ｂがＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２上部電極１１に用いることが好ましい。
ハードマスク膜２３は、ハードマスク膜１２をエッチングする際のハードマスクとなる膜である。ハードマスク膜２３は、ハードマスク膜１２と異なる種類の膜であることが好ましく、例えば、ハードマスク膜１２がＳｉＮ膜であれば、ハードマスク膜２３をＳｉＯ2膜とすることができる。
保護絶縁膜２４は、抵抗変化素子２５にダメージを与えることなく、さらにイオン伝導層９からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜２４には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜２４は、ハードマスク膜１２及び絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜２４と絶縁性バリア膜７及びハードマスク膜１２が一体化して、界面の密着性が向上する。
（実施形態５）
次に、実施形態４に係る半導体装置例の製造方法について図面を用いて説明する。なお、本発明は以下の実施形態に限定されるものではない。
図７〜図１０は、実施形態４に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、半導体基板１（例えば、半導体素子が形成された基板）上に層間絶縁膜２（例えば、シリコン酸化膜、膜厚３００ｎｍ）を堆積する。その後、層間絶縁膜２上にバリア絶縁膜３（例えば、ＳｉＮ膜、膜厚５０ｎｍ）を堆積する。その後、バリア絶縁膜３上に層間絶縁膜４（例えば、シリコン酸化膜、膜厚３００ｎｍ）を堆積する。その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む）を用いて、層間絶縁膜４、バリア絶縁膜３、及び層間絶縁膜２に配線溝を形成する。その後、当該配線溝にバリアメタル６ａ、６ｂ（例えば、ＴａＮ／Ｔａ、膜厚５ｎｍ／５ｎｍ）を介して第１配線５ａ、５ｂ（例えば、銅）を埋め込む。その後、第１配線５ａ、５ｂを含む層間絶縁膜４上に絶縁性バリア膜７（例えば、ＳｉＮ膜、膜厚５０ｎｍ）を形成する。その後、絶縁性バリア膜７上にハードマスク膜（図示せず、図２（Ｃ）の８に相当；例えば、シリコン酸化膜）を形成する。その後、ハードマスク膜（図２（Ｃ）の８に相当）上にフォトレジスト（図示せず）を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜（図３（Ａ）の８に相当）に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。その後、ハードマスク膜（図３（Ａ）の８に相当）をマスクとしてハードマスク膜（図３（Ａ）の８に相当）の開口部から露出する絶縁性バリア膜７をエッチバック（反応性ドライエッチング）することにより、絶縁性バリア膜７において第１配線５ａに通ずる開口部を形成する。その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５ａの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する（ステップＢ１；図７（Ａ））。
ステップＢ１において、層間絶縁膜４及びバリア絶縁膜３に配線溝の深さは、層間絶縁膜４の膜厚分に加え、層間絶縁膜４の下面からさらに７０ｎｍ程度オーバーエッチングされた深さであり、バリア絶縁膜３が貫通しており、層間絶縁膜２がその上面から２０ｎｍ程度の深さまで掘り込まれている。このように、あらかじめバリア絶縁膜３をエッチングしておくことで、配線溝の抜け性を向上させることができる。
また、ステップＢ１において、絶縁性バリア膜７の開口部の形成での反応性ドライエッチング（エッチバック）は、ＣＦ4／Ａｒ＝２５：５０ｓｃｃｍ、０．５３Ｐａ、ソース４００Ｗ、基板バイアス９０Ｗの条件で行うことができる。ソースパワーを低下、あるいは基板バイアスを向上させることで、エッチング時のイオン性を向上させ、テーパ形状角度小さくすることができるようになる。このとき、絶縁性バリア膜７の開口部の底の絶縁性バリア膜７の残膜約３０ｎｍに対して、５５ｎｍ相当（約８０％オーバー）のエッチングを行うことができる。
また、ステップＢ１において、減圧化３５０℃での加熱は、スパッタリング装置内に搭載されているヒートチャンバにて行うことができる。
また、ステップＢ１において、非反応性ガスを用いたＲＦエッチングは、ＲＦエッチングチャンバにてＡｒガスを用いて、Ａｒ＝３０ｓｃｃｍ、１．３Ｐａ、ソース２９０Ｗ、基板バイアス１３０Ｗの条件で行う。ＲＦエッチング時間は、プラズマＣＶＤ法により形成したＳｉＯ2膜のエッチング量で定量化することができ、該ＳｉＯ2膜換算で３ｎｍとすることができる。
なお、ステップＢ１が行われた段階では、第１配線５ｂ上は絶縁性バリア膜７で覆われたままであり、開口部以外の第１配線５ｂはＲＦエッチングされる。
次に、第１配線５ａ、５ｂを含む絶縁性バリア膜７上に膜厚２ｎｍの金属Ｔｉ膜をＤＣスパッタリング法によって堆積する。
次に、第１配線５ａ、５ｂを含む絶縁性バリア膜７上に第２のイオン伝導層９ｂ（例えば、Ｔａ0.8Ｓｉ0.2Ｏx、膜厚１３ｎｍ）をＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ；高周波）スパッタリング法によって堆積する。この時金属Ｔｉ膜は第２のイオン伝導層９の形成中の酸素プラズマによって全酸化し、酸化チタン膜（第１のイオン伝導層９ａ）となる。
その後、第２のイオン伝導層９ｂ上に第１上部電極１０（例えば、Ｒｕ、膜厚１０ｎｍ）及び第２上部電極１１（例えば、Ｔａ、膜厚５０ｎｍ）をこの順に形成する（ステップＢ２；図７（Ｂ）参照）。
ステップＢ２において、第２のイオン伝導層９ｂのＲＦスパッタリングでは、Ｓｉを２０％含む酸化タンタル（Ｔａ0.8Ｓｉ0.2Ｏx）をターゲットとし、ＲＦ電力１〜３ＫＷ、室温、Ａｒ／Ｏ2の混合ガス、１．３Ｐａの条件で堆積することができる。
具体的には、Ａｒ／Ｏ2＝８０／１０ｓｃｃｍ、圧力１．３Ｐａ、ＲＦ電力３ｋＷを用いることができる。この条件下において、金属Ｔｉ膜厚に対する酸化チタン膜厚を断面ＴＥＭ観察により確認したところ、Ｔｉ１ｎｍ→酸化チタン２ｎｍ、Ｔｉ２ｎｍ→酸化チタン３．１ｎｍ、Ｔｉ３ｎｍ→酸化チタン４．２ｎｍであった。酸化チタン膜厚が２ｎｍ、３．１ｎｍではＯＮ／ＯＦＦ抵抗比が６桁以上のスイッチング特性を確認した。一方、酸化チタン膜が４．２ｎｍの場合では、ＯＮ／ＯＦＦ抵抗比が２〜３桁のスイッチング特性となり、歩留まりも低下した。したがって、酸化チタン膜厚が厚いと、ＯＦＦ時に銅などの金属の架橋を十分回収することができないために、ＯＦＦ抵抗が小さくなり、オン／オフ比が劣化すると言えることがわかった。このことから、酸化チタン膜厚（第１のイオン伝導層９ａ）としては、４ｎｍ以下とすることが好ましい。
また、装置の仕様によって、酸素プラズマによる酸化力が激しい場合には、Ａｒ／Ｏ2の混合ガスをＡｒ単体ガスへ変更することができる。また、基板温度を室温よりも低い温度にすることで金属Ｔｉなどのバルブメタルの酸化状態を適宜制御することができる。逆に酸素プラズマによる酸化力が弱い時（Ｔｉが残存してしまう場合）には、Ａｒ／Ｏ2混合ガス中の酸素量を増加することで酸化力を増加させることができる。
また、第２のイオン伝導層９ｂの成長速度を高く保つため、成膜条件を２ＳＴＥＰへ変更することができる。より具体的には、最初のステップをＡｒ単体ガスにより堆積し、次のステップでＡｒ／Ｏ2混合ガスによる堆積することができる。成長速度はＡｒ／Ｏ2混合ガスの方が速いため、スループットの向上に有効である。
また、第１のイオン伝導層９ａと第２のイオン伝導層９ｂの合計膜厚は、素子に印加される電界に影響を与えるため、厚すぎるとスイッチングに必要な電圧が高くなる傾向がある。積層構造の合計膜厚は、実用的な動作電圧範囲（例えば１２Ｖ以下）とするため、２０ｎｍ以下とすることが好ましい。
また、ステップＢ２において、第１上部電極１０は、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ；直流）スパッタリングによりＲｕをターゲットとしてＤＣパワー０．２ｋＷ、Ａｒガス、０．２７Ｐａの条件で堆積することができる。また、第２上部電極１１は、同じくＤＣスパッタリングによりＴａをターゲットとして同条件で堆積することができる。いずれの上部電極１０、１１も減圧下での堆積であるため、第２のイオン伝導層９ｂからの酸素の脱離を抑制するため、室温で堆積している。
なお、ステップＢ２が行われた段階では、第１配線５ｂ上は絶縁性バリア膜７、イオン伝導層９ａ及び９ｂ、第１上部電極１０、及び第２上部電極１１で覆われたままである。
次に、第２上部電極１１上にハードマスク膜１２（例えば、ＳｉＮ膜、膜厚３０ｎｍ）、およびハードマスク膜２３（例えば、ＳｉＯ2膜、膜厚２００ｎｍ）をこの順に積層する（ステップＢ３；図７（Ｃ）参照）。
ここで、ハードマスク膜１２及びハードマスク膜２３は、プラズマＣＶＤ法を用いて成膜することができる。ハードマスク膜１２、２３は当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。成長温度は２００℃とした。
なお、ステップＢ２が行われた段階では、第１配線５ｂ上は絶縁性バリア膜７、イオン伝導層９ａ及び９ｂ、第１上部電極１０、第２上部電極１１、ハードマスク膜１２、及びハードマスク膜２３で覆われたままである。
次に、ハードマスク膜２３上に抵抗変化素子部をパターニングするためのフォトレジスト（図示せず）を形成する。その後、当該フォトレジストをマスクとして、ハードマスク膜１２が表れるまでハードマスク膜２３をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。その後、ハードマスク膜２３をマスクとして、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、イオン伝導層９を連続的にドライエッチングする（ステップＢ４；図８（Ａ）参照）。
ステップＢ４において、ハードマスク膜２３のドライエッチングは、ハードマスク膜１２の上面又は内部で停止していることが好ましい。このとき、第２のイオン伝導層９ｂはハードマスク膜１２によってカバーされているため、酸素プラズマ中に暴露されることはない。なお、ハードマスク膜２３のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
ステップＢ４において、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、及びイオン伝導層９ａ及び９ｂのそれぞれのエッチングは、平行平板型のドライエッチャーを用いることができる。ハードマスク膜１２（例えば、ＳｉＮ膜）のエッチングは、ＣＦ4／Ａｒ＝２５／５０ｓｃｃｍ、０．５３Ｐａ、ソース４００Ｗ、基板バイアス９０Ｗの条件で行うことができる。
また、第２上部電極１１（例えば、Ｔａ）のエッチングは、Ｃｌ2＝５０ｓｃｃｍにて０．５３Ｐａ、ソース４００Ｗ、基板バイアス６０Ｗの条件で行うことができる。
また、第１上部電極１０（例えば、Ｒｕ）のエッチングは、Ｃｌ2／Ｏ2＝５／４０ｓｃｃｍにて０．５３Ｐａ、ソース９００Ｗ、基板バイアス１００Ｗの条件で行うことができる。
また、第１イオン伝導層９ａ、および第２イオン伝導層９ｂ（例えば、Ｔａ0.8Ｓｉ0.2Ｏx）のエッチングは、Ｃｌ2／ＣＦ4／Ａｒ＝４５／１５／１５ｓｃｃｍ、１．３Ｐａ、ソース８００Ｗ、基板バイアス６０Ｗの条件で行うことができる。このような条件を用いることで、サブトレンチなどの発生を抑制しながら加工をすることができる。このとき、第１配線５ａ、５ｂ上の絶縁性バリア膜７の残膜厚は４０ｎｍとなるよう調節することができる。
次に、ハードマスク膜２３をマスク、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、及びイオン伝導層９を含む絶縁性バリア膜７上に保護絶縁膜２４（例えば、ＳｉＮ膜、３０ｎｍ）を堆積する（ステップＢ５；図８（Ｂ）参照）。
ステップＢ５において、保護絶縁膜２４は、ＳｉＨ4とＮ2を原料ガスとし、基板温度２００℃にて、高密度プラズマを用いて形成することができる。ＮＨ3やＨ2などの還元系のガスを用いないため、成膜直前の成膜ガス安定化工程において、第２のイオン伝導層９（例えば、Ｔａ0.8Ｓｉ0.2Ｏx）の還元を抑制することができる。このとき、第１配線５上の絶縁性バリア膜７、保護絶縁膜２４、およびハードマスク膜１２はＳｉＮ膜で同一材料であるため、抵抗変化素子の周囲を一体化して保護することで界面の密着性が向上し、吸湿性や耐水性、および酸素脱離耐性向上し、素子の歩留まりと信頼性を向上することができる。
次に、保護絶縁膜２４上に、プラズマＣＶＤ法を用いて層間絶縁膜１５（例えば、シリコン酸化膜、膜厚５００ｎｍ）を堆積する（ステップＢ６；図８（Ｃ）参照）。
次に、ＣＭＰを用いて、層間絶縁膜１５を平坦化する（ステップＢ７；図９（Ａ）参照）。
ここで、層間絶縁膜１５の平坦化では、層間絶縁膜１５の頂面から約３５０ｎｍを削り取り、残膜を約１５０ｎｍとすることができる。このとき、層間絶縁膜１５のＣＭＰでは、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。なお、本実施形態では、層間絶縁膜１５の平坦化によって、ハードマスク膜２３が露出し、ハードマスク膜２３及び保護絶縁膜２４も平坦化される。
次に、ハードマスク膜２３及び保護絶縁膜２４を含む層間絶縁膜１５上に、エッチングストッパ膜１６（例えば、ＳｉＮ膜、膜厚５０ｎｍ）、層間絶縁膜１７（例えば、シリコン酸化膜；膜厚３００ｎｍ）をこの順に堆積する（ステップＢ８；図９（Ｂ）参照）。
ステップＢ８において、エッチングストッパ膜１６及び層間絶縁膜１７は、プラズマＣＶＤ法を用いて堆積することができる。
次に、デュアルダマシン法のビアファースト法を用いて、第２配線（図６の１８ａ、１８ｂ）及びプラグ（図６の１９ａ、１９ｂ）を形成する。
ビアファースト法では、まず、層間絶縁膜１７上に、プラグ（図６の１９ａ、１９ｂ）用の下穴７１ａ、７１ｂを形成するためのフォトレジスト（図示せず）を形成する。その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜１７、エッチングストッパ膜１６、及びハードマスク膜２３にプラグ（図６の１９ａ）用の下穴７１ａを形成する。その際、同時に、層間絶縁膜１７、エッチングストッパ膜１６、及び層間絶縁膜１５にプラグ（図６の１９ｂ）用の下穴７１ｂを形成する。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（ステップＢ９；図１０（Ａ）参照）。
ステップＢ９において、ドライエッチングでは、下穴７１ａの底のハードマスク膜１２、及び、下穴７１ｂの底の保護絶縁膜２４で停止するように、エッチング条件と時間を調節する。このとき、ドライエッチングでは、下穴７１ａ、７１ｂの底のハードマスク膜１２、保護絶縁膜２４上またはその内部で停止されるため、それぞれの下穴７１ａ、７１ｂを、別レチクルを用いて各々パターニングし、異なるドライエッチング条件を用いて形成してもよい。
次に、層間絶縁膜１７上に、第２配線（図６の１８ａ、１８ｂ）用の配線溝７２ａ、７２ｂを形成するためのフォトレジスト（図示せず）を形成する。その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜１７及びエッチングストッパ膜１６に第２配線（図６の１８ａ、１８ｂ）用の配線溝７２ａ、７２ｂを形成する。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（ステップＢ１０；図１０（Ｂ）参照）。
ステップＢ１０において、下穴７１ａ、７１ｂの底にはＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ；反射防止膜）などを埋め込んでおくことで、下穴７１ａ、７１ｂの底の突き抜けを防止することができる。
また、ステップＢ１０において、下穴７１ａ、７１ｂの底はハードマスク膜１２、保護絶縁膜２４によって保護されているため、酸素プラズマアッシングによる酸化ダメージを受けることがない。
次に、下穴７１ａの底のハードマスク膜１２をエッチングするとともに、下穴７１ｂの底の保護絶縁膜２４、絶縁性バリア膜７をエッチングすることで、下穴７１ａから第２上部電極１１を露出させるとともに、下穴７１ｂから第１配線５ｂを露出させる。その後、配線溝７２ａ、７２ｂ及び下穴７１ａ、７１ｂ内にバリアメタル２０ａ、２０ｂ（例えば、Ｔａ、膜厚５ｎｍ）を介して第２配線１８ａ、１８ｂ（例えば、Ｃｕ）及びプラグ１９ａ、１９ｂ（例えば、Ｃｕ）を同時に形成する。その後、第２配線１８ａ、１８ｂを含む層間絶縁膜１７上に絶縁性バリア膜２１（例えば、ＳｉＮ膜）を堆積する（ステップＢ１１；図６参照）。
ステップＢ１１において、第２配線１８ａ、１８ｂの形成は、下層配線形成と同様のプロセスを用いることができる。このとき、プラグ１９ａの底径（図１のＲ２に相当）は、絶縁性バリア膜７の開口部径（図１のＲ１に相当）よりも小さくしておくことが好ましい。本実施形態では、プラグ１９ａの底径は２４０ｎｍ、絶縁性バリア膜７の開口部径は４００ｎｍとした。また、抵抗変化素子２５の下部電極を兼ねる第１配線５ａの幅は、絶縁性バリア膜７の開口部径よりも大きいことが好ましい。さらに、バリアメタル２０ａと第２上部電極１１を同一材料とすることでプラグ１９と第２上部電極１１の間の接触抵抗を低減し、素子性能を向上（ＯＮ時の抵抗変化素子２５の抵抗を低減）させることができるようになる。
以上のようにして形成した抵抗変化素子２５の上部電極１０側に−５Ｖの電圧を印加することでフォーミングし、１００Ωに（低抵抗化）した。同じく上部電極１０側に０．５Ｖ電圧を印加することで１ＧΩに（高抵抗化）なることを確認した。
なお、参考例として、第１のイオン伝導層に１３ｎｍのＴａＳｉＯｘ膜を用い、上部電極に１０ｎｍのＲｕ膜を用いた場合の金属バリア膜厚と酸化後の第１のイオン伝導層９ａの膜厚、およびスイッチ動作と配線の酸化結果を表１にまとめて示す。配線（例えば銅配線、兼下部電極）は第２のイオン伝導層の形成条件によっては酸化してしまう場合がある。配線が酸化してしまった場合には、配線のシート抵抗が増加し、ＵＬＳＩの動作に支障をきたすことになる。
１０6以上のオンオフ抵抗比を実現しつつ、配線の酸化を抑制するという観点から、第１のイオン伝導層９ａの膜厚が４ｎｍ以下であることが好ましい。なお、下層配線（兼下部電極）の酸化を抑制できていれば、第１のイオン伝導層９ａの膜厚を本発明の条件よりも薄くしても構わない。
本実施形態によれば、実施形態２と同様な効果を奏するとともに、抵抗変化素子２５の第２上部電極１１にプラグ１９ａを接続する工程において、第１配線５ｂにもプラグ１９ｂを接続することで、工程数を削減することができるようになる。また、抵抗変化素子２５に加えて、抵抗変化素子２５に接続するプラグ１９ａの外周部もハードマスク膜２３（例えば、シリコン酸化膜）を介して保護絶縁膜２４（例えば、ＳｉＮ膜）で覆われるため、プラグ１９ａと抵抗変化素子２５の接続部が十分に保護され、信頼性を向上させることができる。
（実施形態６）
本実施形態に係る半導体装置について図面を用いて説明する。なお、本発明は以下の実施形態に限定されるものではない。
図１１は、本実施形態に係る半導体装置の構成を模式的に示した部分断面図である。
本実施形態では、ハードマスク膜２８（例えば、シリコン酸化膜）の膜厚をハードマスク膜（図６の２３）の膜厚よりも薄くし、ハードマスク膜２８上に保護絶縁膜２９（例えば、ＳｉＮ膜）が配され、抵抗変化素子３０に接続するプラグ１９がバリアメタル２０を介して保護絶縁膜２９、ハードマスク膜２８、及びハードマスク膜１２に形成された下穴に埋め込まれている。その他の構成は、実施形態４と同様である。
ハードマスク膜２８は、ハードマスク膜１２をエッチングする際のハードマスクとなる膜である。ハードマスク膜２８は、ハードマスク膜１２と異なる種類の膜であることが好ましく、例えば、ハードマスク膜１２がＳｉＮ膜であれば、ハードマスク膜２８をＳｉＯ2膜とすることができる。
保護絶縁膜２９は、抵抗変化素子２６にダメージを与えることなく、さらに第２のイオン伝導層９ｂからの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜２９には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜２９は、ハードマスク膜１２及び絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜２９と絶縁性バリア膜７及びハードマスク膜１２が一体化して、界面の密着性が向上する。保護絶縁膜２９は、エッチングストッパ膜１６と同一材料であることが好ましい。
なお、本実施形態に係る半導体装置の製造方法については、実施形態５のステップＢ３（図７（Ｃ）参照）にてハードマスク膜２８（図７（Ｃ）の２３に相当）の膜厚を薄くする点、並びに、ステップＢ７（図９（Ａ）参照）にてＣＭＰを用いて層間絶縁膜１５を平坦化する際に保護絶縁膜２９（図９（Ａ）の２４）が露出するまでＣＭＰを行う点以外は、実施形態５と同様である。
本実施形態によれば、実施形態２と同様な効果を奏するとともに、ハードマスク膜２８の膜厚を薄くし、かつ、ＣＭＰによる層間絶縁膜１５の研磨量を調節することで、保護絶縁膜２９上に同一材料のエッチングストッパ膜１６が形成され、プラグ１９の下穴の形成が容易になる。
（実施形態７）
本実施形態に係る半導体装置について図面を用いて説明する。なお、本発明は以下の実施形態に限定されるものではない。
図１２は、本実施形態に係る半導体装置の構成を模式的に示した部分断面図である。図１３は、本実施形態に係る半導体装置の構成を模式的に示した図１２の領域Ｒの拡大断面図である。
本実施形態では、半導体基板１上に半導体素子として選択トランジスタ７０（ＭＯＳＦＥＴ）が形成され、選択トランジスタ７０を含む半導体基板１上に多層配線層（２〜８、１４〜２１、３２〜６８）が形成され、多層配線層（２〜７、１４〜２１、３２〜６８）の内部に実施形態２と同様な抵抗変化素子２２を組み込んだものである。抵抗変化素子２２の周辺の構成は、実施形態２と同様である。
多層配線層（２〜７、１４〜２１、３２〜６８）は、半導体基板１上にて、層間絶縁膜２、バリア絶縁膜３、層間絶縁膜４、絶縁性バリア膜７、保護絶縁膜１４、層間絶縁膜１５、エッチングストッパ膜１６、層間絶縁膜１７、バリア絶縁膜２１、層間絶縁膜３２、エッチングストッパ膜３３、層間絶縁膜３４、バリア絶縁膜３７、層間絶縁膜３８、エッチングストッパ膜３９、層間絶縁膜４０、バリア絶縁膜４３、層間絶縁膜４４、エッチングストッパ膜４５、層間絶縁膜４６、バリア絶縁膜４９、層間絶縁膜５０、エッチングストッパ膜５１、層間絶縁膜５２、バリア絶縁膜５５、層間絶縁膜５６、エッチングストッパ膜５７、層間絶縁膜５８、バリア絶縁膜６１、層間絶縁膜６２、及び保護絶縁膜６３の順に積層した絶縁積層体を有する。
多層配線層は、層間絶縁膜３に形成された下穴にバリアメタル６８を介してプラグ６７が埋め込まれている。多層配線層は、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６を介して第１配線５が埋め込まれている。多層配線層は、エッチングストッパ膜１６及び層間絶縁膜１７に形成された配線溝に第２配線１８が埋め込まれており、層間絶縁膜１５、保護絶縁膜１４、及びハードマスク膜１２に形成された下穴にプラグ１９´が埋め込まれており、第２配線１８とプラグ１９´が一体となっており、第２配線及びプラグ１９´の側面と底面がバリアメタル２０によって覆われている。多層配線層は、層間絶縁膜３２及びバリア絶縁膜２１に形成された下穴、及び、層間絶縁膜３４及びエッチングストッパ膜３３に形成された配線溝にバリアメタル３６を介して配線３５が埋め込まれている。多層配線層は、層間絶縁膜３８及びバリア絶縁膜３７に形成された下穴、及び、層間絶縁膜４０及びエッチングストッパ膜３９に形成された配線溝にバリアメタル４２を介して配線４１が埋め込まれている。多層配線層は、層間絶縁膜４４及びバリア絶縁膜４３に形成された下穴、及び、層間絶縁膜４６及びエッチングストッパ膜４５に形成された配線溝にバリアメタル４８を介して配線４７が埋め込まれている。多層配線層は、層間絶縁膜５０及びバリア絶縁膜４９に形成された下穴、及び、層間絶縁膜５２及びエッチングストッパ膜５１に形成された配線溝にバリアメタル５４を介して配線５３が埋め込まれている。多層配線層は、層間絶縁膜５６及びバリア絶縁膜５５に形成された下穴、及び、層間絶縁膜５８及びエッチングストッパ膜５７に形成された配線溝にバリアメタル６０を介して配線５９が埋め込まれている。多層配線層は、層間絶縁膜６２及びバリア絶縁膜６１に形成された下穴にバリアメタル６５を介して配線６４が埋め込まれており、層間絶縁膜６２上にバリアメタル６５を介して配線６４が形成されており、配線６４上にバリアメタル６６が形成されており、バリアメタル６６、配線６４、及びバリアメタル６５を含む層間絶縁膜６２上に保護絶縁膜６３が形成されている。
選択トランジスタ７０のソース／ドレイン電極は、対応するプラグ６７、第１配線５、プラグ１９´、第２配線１８、配線３５、４１、４７、５３、５９を介して最上部の配線６４に電気的に接続されている。
絶縁性バリア膜７は、第１配線５上にて開口部を有する。絶縁性バリア膜７の開口部の壁面は、第１配線５から離れるにしたがい広くなったテーパ面となっている。絶縁性バリア膜７の開口部のテーパ面は、第１配線５の上面に対し８５°以下に設定されている。
多層配線層は、絶縁性バリア膜７に形成された開口部にて、下部電極となる第１配線５上にイオン伝導層９ａ及び９ｂ、第１上部電極１０、及び第２上部電極１１の順に積層した抵抗変化素子２２が形成されている。また、第２上部電極１１上にハードマスク膜１２が形成されており、イオン伝導層９ａ及び９ｂ、第１上部電極１０、第２上部電極１１、及びハードマスク膜１２の積層体の上面乃至側面が保護絶縁膜１４で覆われている。
抵抗変化素子２２は、下部電極となる第１配線５と、プラグ１９を介して第２配線１８と電気的に接続された上部電極１０、１１と、の間にイオン伝導層９ａ及び９ｂが介在した構成となっている。第１のイオン伝導層９ａは、第１配線５、絶縁性バリア膜７の開口部のテーパ面、乃至絶縁性バリア膜７上に形成されている。また、絶縁性バリア膜７に形成された開口部の領域にて第１のイオン伝導層９ａと第１配線５が直接接している。また、第２上部電極１１上にてプラグ１９と第２上部電極１１とがバリアメタル２０を介して接続されている。プラグ１９は、層間絶縁膜１５、保護絶縁膜１４、及びハードマスク膜１２に形成された下穴にバリアメタル２０を介して埋め込まれている。
配線（プラグを含む；５、１８、１９、１９´、３５、４１、４７、５３、５９）には銅を用いることができる。最上層の配線６４にはＡｌを用いることができる。プラグ６７にはタングステンを用いることができる。バリアメタル（６、２０、３６、４２、４８、５４、６０）にはＴａ／ＴａＮ積層体を用いることができる。バリアメタル６５、６６にはＴｉ／ＴｉＮ積層体を用いることができる。バリアメタル６８にはＴｉＮを用いることができる。層間絶縁膜（２、４、１５、１７、３２、３４、３８、４０、４４、４６、５０、５２、５６、５８）には比誘電率３以下のＳｉＯＣＨ膜を用いることができる。層間絶縁膜６２にはシリコン酸化膜を用いることができる。保護絶縁膜６３にはシリコン窒化酸化膜を用いることができる。第１配線５上の絶縁性バリア膜７にはＳｉＮを用い、絶縁性バリア膜７以外の絶縁性バリア膜（バリア絶縁膜、エッチングストッパ膜を含む；３、１６、２１、３３、３７、４３、４９、５５、６１）には比誘電率の低いＳｉＣＮ膜を用いることができる。
抵抗変化素子２２において、下部電極となる第１配線１９には銅を用い、第１のイオン伝導層９ａとしては酸化チタン膜を用い、第２のイオン伝導層９ｂにはＴａＳｉＯを用いることができる。また、第１上部電極１０にはＲｕを用い、第２上部電極１１にはＴａＮを用い、第２上部電極１１上のハードマスク膜１２にはＳｉＮ膜を用いることができる。また、ハードマスク膜１２を含む抵抗変化素子２２を覆う保護絶縁膜１４には高密度プラズマＣＶＤにより形成したＳｉＮ膜を用いることができる。
本実施形態に係る半導体装置の製造方法は、抵抗変化素子２２の周辺については実施形態２と同様な製造方法により作製することができ、その他の部分については当該技術分野における一般的な手法を用いることができる。
また、本実施形態では、抵抗変化素子２２を多層配線層の内部に一層形成した例を説明したが、図１３に示すように、抵抗変化素子２２、２２´を多層配線層の内部にて垂直方向に複数層形成することもできる。また、抵抗変化素子２２´の下部電極は、第２配線１７と電気的に接続され、抵抗変化素子２２´の上部電極はプラグ３６と電気的に接続され、第２配線１７は抵抗変化素子２２´の下部電極を兼ねる構成とすることもできる。なお、複数の抵抗変化素子は別層だけでなく同一層に形成してもよい。最先端のＵＬＳＩ（Ｕｌｔｒａ−Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）では５層以上の銅配線を用いてトランジスタ間を接続することが多く、配線層数が多い場合には１０層以上となる。本発明では配線の上部になら、どの層にも少ない工程数で抵抗変化素子を形成することができるようになる。このような積層構造は、前述のＦＰＧＡ用のスイッチング素子としてだけでなく、大規模なメモリ量を実現するメモリ素子構造としても、有効である。
本実施形態によれば、実施形態２と同様な効果を奏するとともに、抵抗変化素子２２上のプラグ（図１３の１９）と、抵抗変化素子２２の領域外の同一層のプラグ（図１２の１９´）とを同時に形成することで、工程の簡略化を図ることができる。また、本実施形態のような構造とすることで、最先端のＵＬＳＩロジック内部に抵抗変化素子を搭載することができるようになる。
なお、本発明は、銅多層配線内に抵抗変化素子を形成する場合、低抵抗かつ高信頼な素子の形成に関するものであれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。また、抵抗変化素子の構造は、他の膜との積層構造を用いることによっても本発明はなんら限定されることはない。本発明の構成は、銅配線が抵抗変化素子の下部電極、あるいは下部電極と一体化していることである。
（実施形態８）
上述のように、Ｔａを主成分とする酸化物はスパッタリング法以外にもアトミックレイヤーデポジション法（ＡＬＤ法）を用いて形成することもできる。例えばＴａ2Ｏ5膜の形成方法の例を以下に示す。
まず、Ｔａ2Ｏ5膜をフロー型反応器３２５℃にて成長させる。例えば原料はタンタルペンタクロリド（ＴａＣｌ5）及びタンタルペンタエトキシド（Ｔａ（ＯＣ2Ｈ5）5）に酸化剤を加える形成することができる。ＴａＣｌ5はそれを９０℃に、そしてＴａ（ＯＣ2Ｈ5）5は１０５℃にそれぞれ加熱することによって反応器内にて気化させる。Ｔａ2Ｏ5膜の成長は交互のＴａＣｌ5及びＴａ（ＯＣ2Ｈ5）5のパルスにより成長させる。パルスの継続時間は、例えば、０．５ｓ（ＴａＣｌ5）及び１．０ｓ（Ｔａ（ＯＣ2Ｈ5）5）とすることができる。
そして、続く洗浄時間はそれぞれ０．２ｓ及び１．０ｓとする。堆積温度は２７５〜３２５℃とする。
膜は例えば０．０１５ｎｍ／サイクル（２７５℃）及び０．０６ｎｍ／サイクル（３２５℃）の速度で成長する。サイクルを繰り返すことで所望の膜厚を得ることができる。適当な酸化剤としては酸素、オゾン、二酸化窒素、一酸化窒素、水蒸気、過酸化水素、ギ酸、酢酸、無水酢酸等を用いて反応を促進することができる。
上記では幾つかの好適な実施形態又は実施例に関連付けして本発明を説明した。しかし、これら実施形態および実施例は単に例を挙げて発明を説明するためのものであって、これらに限定することを意味するものではない。
例えば、本願発明者によってなされた発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に抵抗変化素子を形勢する例について説明した。しかし、本発明はそれに限定されるものではなく、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＦＲＡＭ（Ｆｅｒｒｏ Ｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施形態を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
また、できあがりからも本発明による基板の接合方法を確認することができる。具体的には、デバイスの断面をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；透過型電子顕微鏡）観察することで、多層配線に銅配線が用いられていることを確認できる。抵抗変化素子が搭載されている場合には、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねている状態で、イオン伝導層の存在を観察することで確認することができる。さらにＴＥＭに加えＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ；エネルギー分散型Ｘ線分光法）、ＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ−Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ；電子エネルギー損失分光法）などの組成分析を行うことで、使用材用の確認をすることができる。さらに、同じく組成分析を行うことで、銅配線上の絶縁性バリア膜と抵抗変化素子の保護膜が同一材料であるかを特定することができる。
この出願は、２００９年６月２５日に出願された日本出願特願２００９−１５０７７７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
１ 半導体基板
２ 層間絶縁膜
３ バリア絶縁膜
４ 層間絶縁膜
５、５ａ、５ｂ 第１配線（配線、下部電極）
５ｃ ＴａＮ／Ｒｕ積層下部電極（第２下部電極）
６、６ａ、６ｂ バリアメタル
７ 絶縁性バリア膜
８ ハードマスク膜（ハードマスク）
９ａ 第１のイオン伝導層
９ｂ 第２のイオン伝導層
１０ 第１上部電極
１１ 第２上部電極
１２ ハードマスク膜
１３、２３、２８ ハードマスク膜（第２ハードマスク膜）
１４、１４´、２４、２９ 保護絶縁膜
１５ 層間絶縁膜
１６ エッチングストッパ膜
１７ 層間絶縁膜
１８、１８ａ、１８ｂ 第２配線
１９、１９ａ、１９ｂ プラグ
２０、２０ａ、２０ｂ バリアメタル
２１ バリア絶縁膜
２２、２２´、２５、２６、３０、３１ 抵抗変化素子
３２、３４ 層間絶縁膜
３３ エッチングストッパ膜
３５ 銅配線
３６ バリアメタル
３７ バリア絶縁膜
３８、４０ 層間絶縁膜
３９ エッチングストッパ膜
４１ 銅配線
４２ バリアメタル
４３ バリア絶縁膜
４４、４６ 層間絶縁膜
４５ エッチングストッパ膜
４７ 銅配線
４８ バリアメタル
４９ バリア絶縁膜
５０、５２ 層間絶縁膜
５１ エッチングストッパ膜
５３ 銅配線
５４ バリアメタル
５５ バリア絶縁膜
５６、５８ 層間絶縁膜
５７ エッチングストッパ膜
５９ 銅配線
６０ バリアメタル
６１ バリア絶縁膜
６２ シリコン酸化膜
６３ シリコン窒化酸化膜
６４ ＡｌＣｕ配線
６５、６６ Ｔｉ／ＴｉＮ膜
６７ タングステンプラグ
６８ ＴｉＮ膜
７０ 選択トランジスタ
７１ａ、７１ｂ ビアホール
７２ａ、７２ｂ 溝

Claims (17)

  1. 半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置であって、
    前記抵抗変化素子は、第１の電極と、バルブメタルの酸化膜からなる第１のイオン伝導層と、酸素を含む第２のイオン伝導と、第２の電極と、の順の積層構造を含み、
    前記多層配線層の配線が前記第１の電極を兼ねることを特徴とする半導体装置。
  2. 前記第１の電極と前記第１のイオン伝導層の間に絶縁性バリア膜が介在し、
    前記絶縁性バリア膜は、開口部を有し、
    前記第１のイオン伝導層は、前記開口部において前記第１の電極と接することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の電極は、銅を含むことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記バルブメタルの酸化膜は、酸化チタン膜又は酸化アルミニウム膜であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記バルブメタルの酸化膜は、酸化チタン膜であり、その膜厚が４ｎｍ以下であることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２のイオン伝導層は、Ｔａ、Ｚｒ又はＨｆのいずれかを主成分とする酸化物であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記第２のイオン伝導層は、ＴａとＳｉとの複合酸化物であることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２のイオン伝導層は、ＺｒとＳｉとの複合酸化物であることを特徴とする請求項６に記載の半導体装置。
  9. 前記第２のイオン伝導層は、ＨｆとＳｉとの複合酸化物であることを特徴とする請求項６に記載の半導体装置。
  10. 前記酸化チタンと前記ＴａとＳｉとの複合酸化物の積層構造の合計膜厚は２０ｎｍ以下であることを特徴とする請求項７に記載の半導体装置。
  11. 前記多層配線層は、さらに前記第２の電極と電気的に接続されるプラグを備え、
    前記第２の電極は、前記第２のイオン伝導層と接する第１上部電極と、前記プラグと接する第２上部電極とからなり、該第１上部電極は、Ｒｕ又はＮｉからなることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置。
  12. 前記第２上部電極は、Ｔｉ、Ｔａ、Ｗ、又はそれらの窒化物からなることを特徴とする請求項１１に記載の半導体装置。
  13. 請求項１乃至１２のいずれかに記載の半導体装置の製造方法であって、
    前記第１の電極上にバルブメタル膜を形成する工程と、
    前記第２のイオン伝導層を酸素存在下で形成しつつ、前記バルブメタル膜を酸化する工程と、
    を有することを特徴とする半導体装置の製造方法。
  14. 前記イオン伝導層はスパッタリング法又はＡＬＤ法により形成されることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記バルブメタル膜はチタン膜であり、その膜厚は２ｎｍ以下であることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第２のイオン伝導層は、ＴａＳｉＯをターゲットに用い、酸素存在下で、高周波スパッタリング法によって形成することを特徴とする請求項１３乃至１５のいずれかに記載の半導体装置の製造方法。
  17. 前記高周波スパッタリングは、酸素とアルゴンの混合ガスを導入して行うことを特徴とする請求項１６に記載の半導体装置の製造方法。
JP2013145539A 2009-06-25 2013-07-11 半導体装置及びその製造方法 Expired - Fee Related JP5692297B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013145539A JP5692297B2 (ja) 2009-06-25 2013-07-11 半導体装置及びその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009150777 2009-06-25
JP2009150777 2009-06-25
JP2013145539A JP5692297B2 (ja) 2009-06-25 2013-07-11 半導体装置及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011519871A Division JP5360209B2 (ja) 2009-06-25 2010-06-21 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2013239728A true JP2013239728A (ja) 2013-11-28
JP5692297B2 JP5692297B2 (ja) 2015-04-01

Family

ID=43386489

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2011519871A Expired - Fee Related JP5360209B2 (ja) 2009-06-25 2010-06-21 半導体装置及びその製造方法
JP2013145539A Expired - Fee Related JP5692297B2 (ja) 2009-06-25 2013-07-11 半導体装置及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011519871A Expired - Fee Related JP5360209B2 (ja) 2009-06-25 2010-06-21 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US9059028B2 (ja)
JP (2) JP5360209B2 (ja)
WO (1) WO2010150720A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018221114A1 (ja) * 2017-05-31 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置およびメモリ装置の製造方法
KR20190064395A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 자기 랜덤 액세스 메모리 및 그 제조 방법
JP2023507251A (ja) * 2019-12-19 2023-02-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 堅牢な抵抗性ランダム・アクセス・メモリ接続のための自己整合的なエッジ・パッシベーション
KR102862842B1 (ko) * 2024-09-27 2025-09-23 한국과학기술원 저항성 메모리 소자 및 그 제조방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6112106B2 (ja) * 2012-03-16 2017-04-12 日本電気株式会社 抵抗変化素子、その抵抗変化素子を有する半導体装置、その半導体装置の製造方法およびその抵抗変化素子を用いたプログラミング方法
US8624219B1 (en) * 2012-04-12 2014-01-07 Adesto Technologies Corporation Variable impedance memory element structures, methods of manufacture, and memory devices containing the same
US8859430B2 (en) * 2012-06-22 2014-10-14 Tokyo Electron Limited Sidewall protection of low-K material during etching and ashing
US8736056B2 (en) * 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8735280B1 (en) 2012-12-21 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
WO2014208050A1 (ja) * 2013-06-27 2014-12-31 日本電気株式会社 スイッチング素子とその製造方法および半導体装置とその製造方法
US9040951B2 (en) 2013-08-30 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US9112148B2 (en) 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US20170309817A1 (en) * 2014-11-25 2017-10-26 Nec Corporation Variable-resistance element and method of manufacturing variable-resistance element and semiconductor device
CN106298832A (zh) * 2015-06-11 2017-01-04 复旦大学 一种非易失性存储元件及制造方法
JP6860871B2 (ja) * 2015-12-07 2021-04-21 ナノブリッジ・セミコンダクター株式会社 抵抗変化素子、半導体装置、及び半導体装置の製造方法
US10727275B2 (en) * 2018-05-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Memory layout for reduced line loading
US10957850B2 (en) * 2018-10-04 2021-03-23 International Business Machines Corporation Multi-layer encapsulation to enable endpoint-based process control for embedded memory fabrication
US10930844B2 (en) * 2018-10-11 2021-02-23 International Business Machines Corporation Three-terminal oxygen intercalation neuromorphic devices
JP7498963B2 (ja) * 2019-01-08 2024-06-13 ナノブリッジ・セミコンダクター株式会社 スイッチング素子およびその製造方法
TWI749955B (zh) * 2020-09-28 2021-12-11 天虹科技股份有限公司 減少非輻射復合的微發光二極體的製作方法及製作機台
US11569444B2 (en) * 2021-03-30 2023-01-31 International Business Machines Corporation Three-dimensional confined memory cell with decoupled read-write
US11568927B2 (en) * 2021-03-30 2023-01-31 International Business Machines Corporation Two-terminal non-volatile memory cell for decoupled read and write operations
CN113549883A (zh) * 2021-06-11 2021-10-26 河北大学 基于银铜合金电极的突触仿生器件及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004288843A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体記憶素子及びこれを用いた半導体記憶装置
WO2007114099A1 (ja) * 2006-03-30 2007-10-11 Nec Corporation スイッチング素子およびスイッチング素子の製造方法
US20070257369A1 (en) * 2006-05-08 2007-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
WO2008001712A1 (en) * 2006-06-26 2008-01-03 Nec Corporation Switching element, semiconductor device, rewritable logical integrated circuit, and memory element
JP2008244090A (ja) * 2007-03-27 2008-10-09 Nec Corp スイッチング素子およびスイッチング素子の製造方法
JP2008263159A (ja) * 2007-03-20 2008-10-30 Sharp Corp 可変抵抗素子の製造方法
WO2008149605A1 (ja) * 2007-06-04 2008-12-11 Nec Corporation 抵抗変化素子およびこれを備えた半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4529654B2 (ja) * 2004-11-15 2010-08-25 ソニー株式会社 記憶素子及び記憶装置
US7960712B2 (en) * 2004-12-27 2011-06-14 Nec Corporation Switching element, switching element drive method and fabrication method, reconfigurable logic integrated circuit, and memory element
WO2006070773A1 (ja) * 2004-12-28 2006-07-06 Nec Corporation スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
US8198730B2 (en) * 2007-01-10 2012-06-12 Nec Corporation Semiconductor device and method of manufacturing the same
JP5088036B2 (ja) * 2007-08-06 2012-12-05 ソニー株式会社 記憶素子および記憶装置
JP4466738B2 (ja) * 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
US7846756B2 (en) * 2008-12-31 2010-12-07 Sandisk 3D Llc Nanoimprint enhanced resist spacer patterning method
JP5382001B2 (ja) * 2009-01-09 2014-01-08 日本電気株式会社 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004288843A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体記憶素子及びこれを用いた半導体記憶装置
WO2007114099A1 (ja) * 2006-03-30 2007-10-11 Nec Corporation スイッチング素子およびスイッチング素子の製造方法
US20070257369A1 (en) * 2006-05-08 2007-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
WO2008001712A1 (en) * 2006-06-26 2008-01-03 Nec Corporation Switching element, semiconductor device, rewritable logical integrated circuit, and memory element
JP2008263159A (ja) * 2007-03-20 2008-10-30 Sharp Corp 可変抵抗素子の製造方法
JP2008244090A (ja) * 2007-03-27 2008-10-09 Nec Corp スイッチング素子およびスイッチング素子の製造方法
WO2008149605A1 (ja) * 2007-06-04 2008-12-11 Nec Corporation 抵抗変化素子およびこれを備えた半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018221114A1 (ja) * 2017-05-31 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置およびメモリ装置の製造方法
US11683942B2 (en) 2017-05-31 2023-06-20 Sony Semiconductor Solutions Corporation Memory device including a memory element between wiring layers and method of manufacturing memory device
KR20190064395A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 자기 랜덤 액세스 메모리 및 그 제조 방법
US10541361B2 (en) 2017-11-30 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
KR102149803B1 (ko) * 2017-11-30 2020-09-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 자기 랜덤 액세스 메모리 및 그 제조 방법
US11075336B2 (en) 2017-11-30 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US11864466B2 (en) 2017-11-30 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory and manufacturing method thereof
JP2023507251A (ja) * 2019-12-19 2023-02-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 堅牢な抵抗性ランダム・アクセス・メモリ接続のための自己整合的なエッジ・パッシベーション
JP7698379B2 (ja) 2019-12-19 2025-06-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 堅牢な抵抗性ランダム・アクセス・メモリ接続のための自己整合的なエッジ・パッシベーション
KR102862842B1 (ko) * 2024-09-27 2025-09-23 한국과학기술원 저항성 메모리 소자 및 그 제조방법

Also Published As

Publication number Publication date
JPWO2010150720A1 (ja) 2012-12-10
US20120097916A1 (en) 2012-04-26
JP5692297B2 (ja) 2015-04-01
US9059028B2 (en) 2015-06-16
WO2010150720A1 (ja) 2010-12-29
JP5360209B2 (ja) 2013-12-04

Similar Documents

Publication Publication Date Title
JP5692297B2 (ja) 半導体装置及びその製造方法
JP6428860B2 (ja) スイッチング素子およびスイッチング素子の製造方法
JP5382001B2 (ja) 半導体装置及びその製造方法
JP5975121B2 (ja) 抵抗変化素子、半導体装置、および抵抗変化素子の形成方法
JP5794231B2 (ja) 半導体装置、および半導体装置の製造方法
JP5799504B2 (ja) 半導体装置及びその製造方法
JP5617915B2 (ja) 抵抗変化素子とそれを含む半導体装置及びこれらの製造方法
JP6665776B2 (ja) スイッチング素子及びスイッチング素子の製造方法
JP2011238828A (ja) 半導体装置及びその製造方法
JP5527321B2 (ja) 抵抗変化素子及びその製造方法
JP5895932B2 (ja) 抵抗変化素子、それを含む半導体装置およびそれらの製造方法
TW202324735A (zh) 使用錳及石墨烯之用於敷金屬的阻障方案
JP5807789B2 (ja) スイッチング素子、半導体装置およびそれぞれの製造方法
JPWO2012074131A1 (ja) 半導体装置及びその製造方法
WO2016157820A1 (ja) スイッチング素子、半導体装置、及びスイッチング素子の製造方法
JP2019047003A (ja) 抵抗変化素子と半導体装置および製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140509

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140513

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140709

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141201

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20141209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150119

R150 Certificate of patent or registration of utility model

Ref document number: 5692297

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees