JP2013054535A

JP2013054535A - Constant voltage generation circuit

Info

Publication number: JP2013054535A
Application number: JP2011192242A
Authority: JP
Inventors: Kenichi Watanabe; 健一渡辺
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2011-09-05
Filing date: 2011-09-05
Publication date: 2013-03-21

Abstract

【課題】定電圧発生回路の回路面積及び消費電流を削減しながら、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくする。
【解決手段】ＦＥＴ４は、電圧源端子に接続されたドレインと出力端子に接続されたソースとを備える。ＦＥＴ２は、ＦＥＴ４のソースに接続されたゲートと、ＦＥＴ４のゲートに接続されたドレインとを有する。ＦＥＴ１は、ＦＥＴ２のソースと接地端子との間に設けられ、ダイオード接続されている。ＦＥＴ３は、電圧源端子とＦＥＴ２のドレインとの間に接続され、そのドレインとソースとの間に所定の電位差を有し、第１の定電流源として機能する。ＦＥＴ５は、出力端子と接地端子との間に接続される。ＦＥＴ１及びＦＥＴ５によりカレントミラー回路を構成することにより、ＦＥＴ５は第２の定電流源として機能する。
【選択図】図１A change in an output voltage with respect to a direct and transient change of a load is reduced while reducing a circuit area and current consumption of a constant voltage generation circuit.
An FET includes a drain connected to a voltage source terminal and a source connected to an output terminal. FET 2 has a gate connected to the source of FET 4 and a drain connected to the gate of FET 4. The FET 1 is provided between the source of the FET 2 and the ground terminal, and is diode-connected. The FET 3 is connected between the voltage source terminal and the drain of the FET 2, has a predetermined potential difference between the drain and the source, and functions as a first constant current source. The FET 5 is connected between the output terminal and the ground terminal. By configuring a current mirror circuit with FET1 and FET5, FET5 functions as a second constant current source.
[Selection] Figure 1

Description

本発明は、半導体集積回路の内部回路の電源として用いられる定電圧発生回路に関する。 The present invention relates to a constant voltage generation circuit used as a power source for an internal circuit of a semiconductor integrated circuit.

従来技術の定電圧発生回路として、例えば特許文献１〜６に開示されたものが知られている。 As a conventional constant voltage generation circuit, for example, those disclosed in Patent Documents 1 to 6 are known.

まず、図１１〜図１８を参照して、例示的な従来技術の定電圧発生回路について説明する。 First, an exemplary prior art constant voltage generation circuit will be described with reference to FIGS.

図１１は、第１の従来例に係る定電圧発生回路を示す回路図である。図１１の定電圧発生回路は、ＰＭＯＳ電界効果トランジスタであるＦＥＴ２１と、２つの抵抗Ｒ１，Ｒ２と、基準電圧Ｖｒｅｆを供給する基準電圧発生回路と、演算増幅器Ａｍｐ１とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ２１のソースは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのドレインは、定電圧発生回路の出力端子に接続される。抵抗Ｒ１，Ｒ２は、ＦＥＴ２１のドレインと接地端子との間に直列接続されて分圧抵抗として機能し、抵抗Ｒ１，Ｒ２の間のノードは、演算増幅器Ａｍｐ１の非反転入力端子に接続される。演算増幅器Ａｍｐ１の反転入力端子には基準電圧Ｖｒｅｆが供給され、演算増幅器Ａｍｐ１の出力端子はＦＥＴ２１のゲートに接続される。ＦＥＴ２１は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。定電圧発生回路は、抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧した電圧（帰還電圧）が基準電圧Ｖｒｅｆと等しくなるように制御し、これにより、出力電圧Ｖｏｕｔは定電圧になる。 FIG. 11 is a circuit diagram showing a constant voltage generating circuit according to the first conventional example. The constant voltage generation circuit of FIG. 11 includes a FET 21 that is a PMOS field effect transistor, two resistors R1 and R2, a reference voltage generation circuit that supplies a reference voltage Vref, and an operational amplifier Amp1, and further includes a predetermined input. A voltage source terminal for receiving the voltage Vin, an output terminal for generating a predetermined output voltage Vout, and a ground terminal connected to the ground potential are provided. The source of the FET 21 is connected to a voltage source terminal that supplies the input voltage Vin to the constant voltage generation circuit, and the drain thereof is connected to the output terminal of the constant voltage generation circuit. The resistors R1 and R2 are connected in series between the drain of the FET 21 and the ground terminal and function as a voltage dividing resistor, and the node between the resistors R1 and R2 is connected to the non-inverting input terminal of the operational amplifier Amp1. The reference voltage Vref is supplied to the inverting input terminal of the operational amplifier Amp1, and the output terminal of the operational amplifier Amp1 is connected to the gate of the FET 21. The FET 21 operates as an output transistor that generates the output voltage Vout at the output terminal of the constant voltage generation circuit. The constant voltage generation circuit controls the voltage (feedback voltage) obtained by dividing the output voltage Vout by the resistors R1 and R2 so as to be equal to the reference voltage Vref, whereby the output voltage Vout becomes a constant voltage.

図１１の回路構成では、オープンループゲインを十分に高くすることができるので、入力電圧Ｖｉｎや負荷電流の直流的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが可能になる。また、基準電圧Ｖｒｅｆを供給するために温度特性の良い基準電圧発生回路を用いることで、出力電圧Ｖｏｕｔの温度特性を良くすることも可能になる。さらに、抵抗Ｒ１，Ｒ２の分圧比をトリミングで調整することで、所望の出力電圧Ｖｏｕｔを精度良く得ることが可能になり、また、出力トランジスタとしてＰＭＯＳ電界効果トランジスタを用いているので、比較的低い入力電圧Ｖｉｎからでも出力端子に定電圧を発生することが可能になるという特徴を持つ。 In the circuit configuration of FIG. 11, the open loop gain can be sufficiently increased, so that the change in the output voltage Vout with respect to the DC change in the input voltage Vin and the load current can be reduced. In addition, it is possible to improve the temperature characteristic of the output voltage Vout by using a reference voltage generating circuit with good temperature characteristics to supply the reference voltage Vref. Furthermore, by adjusting the voltage dividing ratio of the resistors R1 and R2 by trimming, it becomes possible to obtain a desired output voltage Vout with high accuracy, and since a PMOS field effect transistor is used as the output transistor, it is relatively low. A feature is that a constant voltage can be generated at the output terminal even from the input voltage Vin.

図１２は、第２の従来例に係る定電圧発生回路を示す回路図である。図１２の定電圧発生回路は、ＮＭＯＳ電界効果トランジスタであるＦＥＴ２２と、２つの抵抗Ｒ１，Ｒ２と、基準電圧Ｖｒｅｆを供給する基準電圧発生回路と、演算増幅器Ａｍｐ２とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ２２のドレインは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのソースは、定電圧発生回路の出力端子に接続される。抵抗Ｒ１，Ｒ２は、ＦＥＴ２２のソースと接地端子との間に直列接続されて分圧抵抗として機能し、抵抗Ｒ１，Ｒ２の間のノードは、演算増幅器Ａｍｐ２の反転入力端子に接続される。演算増幅器Ａｍｐ２の非反転入力端子には基準電圧Ｖｒｅｆが供給され、演算増幅器Ａｍｐ２の出力端子はＦＥＴ２２のゲートに接続される。ＦＥＴ２２は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。定電圧発生回路は、抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧した電圧（帰還電圧）が基準電圧Ｖｒｅｆと等しくなるように制御し、これにより、出力電圧Ｖｏｕｔは定電圧になる。 FIG. 12 is a circuit diagram showing a constant voltage generating circuit according to a second conventional example. The constant voltage generation circuit of FIG. 12 includes an FET 22 that is an NMOS field effect transistor, two resistors R1 and R2, a reference voltage generation circuit that supplies a reference voltage Vref, and an operational amplifier Amp2, and further includes a predetermined input. A voltage source terminal for receiving the voltage Vin, an output terminal for generating a predetermined output voltage Vout, and a ground terminal connected to the ground potential are provided. The drain of the FET 22 is connected to a voltage source terminal that supplies the input voltage Vin to the constant voltage generation circuit, and its source is connected to the output terminal of the constant voltage generation circuit. The resistors R1 and R2 are connected in series between the source of the FET 22 and the ground terminal and function as a voltage dividing resistor, and the node between the resistors R1 and R2 is connected to the inverting input terminal of the operational amplifier Amp2. The reference voltage Vref is supplied to the non-inverting input terminal of the operational amplifier Amp2, and the output terminal of the operational amplifier Amp2 is connected to the gate of the FET 22. The FET 22 operates as an output transistor that generates the output voltage Vout at the output terminal of the constant voltage generation circuit. The constant voltage generation circuit controls the voltage (feedback voltage) obtained by dividing the output voltage Vout by the resistors R1 and R2 so as to be equal to the reference voltage Vref, whereby the output voltage Vout becomes a constant voltage.

図１２の回路構成では、オープンループの直流ゲインを十分に高くすることができるので、入力電圧Ｖｉｎや負荷電流の直流的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが可能になる。また、基準電圧Ｖｒｅｆを供給するために温度特性の良い基準電圧発生回路を用いることで、出力電圧Ｖｏｕｔの温度特性を良くすることも可能になる。さらに、抵抗Ｒ１，Ｒ２の分圧比をトリミングで調整することで、所望の出力電圧Ｖｏｕｔを精度良く得ることが可能になり、また、出力トランジスタとしてＮＭＯＳ電界効果トランジスタを用いているので、負荷電流が過渡的に変化した場合においても出力電圧Ｖｏｕｔの変化を小さくすることが可能になるという特徴を持つ。 In the circuit configuration of FIG. 12, the open-loop DC gain can be made sufficiently high, so that changes in the output voltage Vout with respect to DC changes in the input voltage Vin and load current can be reduced. In addition, it is possible to improve the temperature characteristic of the output voltage Vout by using a reference voltage generating circuit with good temperature characteristics to supply the reference voltage Vref. Furthermore, by adjusting the voltage dividing ratio of the resistors R1 and R2 by trimming, it becomes possible to obtain a desired output voltage Vout with high accuracy, and since an NMOS field effect transistor is used as the output transistor, the load current is reduced. Even when it changes transiently, the change of the output voltage Vout can be reduced.

図１３は、第３の従来例に係る定電圧発生回路を示す回路図である。図１３の定電圧発生回路は、定電流源Ｉ２１と、ＮＭＯＳ電界効果トランジスタであるＦＥＴ３１，ＦＥＴ３２と、２つの抵抗Ｒ１，Ｒ２とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ３１のドレインは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのソースは、定電圧発生回路の出力端子に接続される。抵抗Ｒ１，Ｒ２は、ＦＥＴ３１のソースと接地端子との間に直列接続されて分圧抵抗として機能し、抵抗Ｒ１，Ｒ２の間のノードは、ＦＥＴ３２のゲートに接続される。ＦＥＴ３２のソースは接地端子に接続され、そのドレインには負荷として定電流源Ｉ２１が接続される。ＦＥＴ３２のドレインはさらにＦＥＴ３１のゲートに接続される。ＦＥＴ３２は、ＦＥＴ３１のゲート電圧を制御する入力トランジスタとして動作し、ＦＥＴ３１は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。定電圧発生回路は、抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧した電圧（帰還電圧）がＦＥＴ３２のしきい値電圧と等しくなるように制御し、これにより、出力電圧Ｖｏｕｔは定電圧になる。 FIG. 13 is a circuit diagram showing a constant voltage generating circuit according to a third conventional example. The constant voltage generation circuit of FIG. 13 includes a constant current source I21, FETs 31 and 32, which are NMOS field effect transistors, and two resistors R1 and R2, and a voltage source terminal that receives a predetermined input voltage Vin, An output terminal for generating a predetermined output voltage Vout and a ground terminal connected to the ground potential are provided. The drain of the FET 31 is connected to a voltage source terminal that supplies the input voltage Vin to the constant voltage generation circuit, and its source is connected to the output terminal of the constant voltage generation circuit. The resistors R1 and R2 are connected in series between the source of the FET 31 and the ground terminal and function as a voltage dividing resistor, and the node between the resistors R1 and R2 is connected to the gate of the FET 32. The source of the FET 32 is connected to the ground terminal, and the constant current source I21 is connected to the drain as a load. The drain of the FET 32 is further connected to the gate of the FET 31. The FET 32 operates as an input transistor that controls the gate voltage of the FET 31, and the FET 31 operates as an output transistor that generates the output voltage Vout at the output terminal of the constant voltage generation circuit. The constant voltage generation circuit controls the voltage (feedback voltage) obtained by dividing the output voltage Vout by the resistors R1 and R2 so as to be equal to the threshold voltage of the FET 32, whereby the output voltage Vout becomes a constant voltage.

図１３の回路構成では、１段の利得段によりオープンループの直流ゲインが比較的高いので、入力電圧Ｖｉｎや負荷電流の直流的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが可能になる。さらに、抵抗Ｒ１，Ｒ２の分圧比をトリミングで調整することで、所望の出力電圧Ｖｏｕｔを精度良く得ることが可能になり、また、出力トランジスタとしてＮＭＯＳ電界効果トランジスタを用いているので、入力電圧Ｖｉｎや負荷電流が過渡的に変化した場合においても出力電圧Ｖｏｕｔの変化を小さくすることが可能になるという特徴を持つ。図１２の定電圧発生回路と比べると、図１３の定電圧発生回路は、回路構成が簡素であることから、回路面積の削減を容易に達成することが可能になる。また、電流経路を少なくすることができるので、応答特性を犠牲にすることなく消費電流を削減することが可能になる。 In the circuit configuration of FIG. 13, since the open-loop DC gain is relatively high due to one gain stage, the change in the output voltage Vout with respect to the DC change in the input voltage Vin and the load current can be reduced. Further, by adjusting the voltage dividing ratio of the resistors R1 and R2 by trimming, it becomes possible to obtain a desired output voltage Vout with high accuracy, and since an NMOS field effect transistor is used as the output transistor, the input voltage Vin Even when the load current changes transiently, the change in the output voltage Vout can be reduced. Compared with the constant voltage generating circuit of FIG. 12, the constant voltage generating circuit of FIG. 13 has a simple circuit configuration, and thus it is possible to easily reduce the circuit area. Further, since current paths can be reduced, it is possible to reduce current consumption without sacrificing response characteristics.

図１４は、図１３の定電圧発生回路の第１の実施例を示す回路図である。図１４の定電圧発生回路は、図１３の定電流源Ｉ２１を、エンハンスメント型のＰＭＯＳ電界効果トランジスタであるＦＥＴ３３，ＦＥＴ３４と、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ３５とにより構成している。ＦＥＴ３３，ＦＥＴ３４のソースは電圧源端子にそれぞれ接続され、ＦＥＴ３３のドレインはＦＥＴ３２のドレインに接続される。ＦＥＴ３３，ＦＥＴ３４のゲートは互いに接続され、さらに、ＦＥＴ３４のドレインに接続される。ＦＥＴ３５のドレインは、ＦＥＴ３４のドレインに接続され、ＦＥＴ３５のソース及びゲートはそれぞれ接地端子に接続される。ＦＥＴ３３，ＦＥＴ３４は、カレントミラー回路として動作し、ＦＥＴ３２，ＦＥＴ３５にそれぞれ定電流を供給する。 FIG. 14 is a circuit diagram showing a first embodiment of the constant voltage generating circuit of FIG. In the constant voltage generation circuit of FIG. 14, the constant current source I21 of FIG. 13 is configured by FETs 33 and 34, which are enhancement type PMOS field effect transistors, and FET 35, which is a depletion type NMOS field effect transistor. The sources of the FET 33 and FET 34 are connected to the voltage source terminal, and the drain of the FET 33 is connected to the drain of the FET 32. The gates of the FET 33 and FET 34 are connected to each other and further connected to the drain of the FET 34. The drain of the FET 35 is connected to the drain of the FET 34, and the source and gate of the FET 35 are connected to the ground terminal. The FETs 33 and 34 operate as current mirror circuits and supply constant currents to the FETs 32 and 35, respectively.

図１４の回路構成では、図１３の定電圧発生回路と同様の効果に加えて、以下の効果がもたらされる。定電流源Ｉ２１は、ＰＭＯＳ電界効果トランジスタからなるカレントミラー回路で構成されるので、ＦＥＴ３５が流す電流の温度特性と、ＦＥＴ３２のゲート・ソース電圧Ｖｇｓ及びドレイン・ソース電流Ｉｄｓの温度特性とを調整することで、定電流源Ｉ２１とＦＥＴ３２で構成される反転増幅器のしきい値電圧の温度特性を良くすることが可能になるので、出力電圧Ｖｏｕｔの温度特性を良くすることが可能になる。 The circuit configuration of FIG. 14 brings about the following effects in addition to the same effects as those of the constant voltage generation circuit of FIG. Since the constant current source I21 is composed of a current mirror circuit composed of a PMOS field effect transistor, the temperature characteristics of the current flowing through the FET 35 and the temperature characteristics of the gate-source voltage Vgs and the drain-source current Ids of the FET 32 are adjusted. As a result, the temperature characteristic of the threshold voltage of the inverting amplifier composed of the constant current source I21 and the FET 32 can be improved, and the temperature characteristic of the output voltage Vout can be improved.

図１５は、図１３の定電圧発生回路の第２の実施例を示す回路図である。図１５の定電圧発生回路は、図１３の定電流源Ｉ２１を、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ３６により構成している。ＦＥＴ３６のドレインは電圧源端子に接続され、そのソース及びゲートはＦＥＴ３２のドレインにそれぞれ接続される。ＦＥＴ３６のゲート・ソース電圧Ｖｇｓは一定である。このような回路構成を備えた定電圧発生回路は、例えば特許文献１及び５などに開示されている。 FIG. 15 is a circuit diagram showing a second embodiment of the constant voltage generating circuit of FIG. In the constant voltage generation circuit of FIG. 15, the constant current source I21 of FIG. 13 is configured by an FET 36 that is a depletion type NMOS field effect transistor. The drain of the FET 36 is connected to the voltage source terminal, and the source and gate thereof are connected to the drain of the FET 32, respectively. The gate-source voltage Vgs of the FET 36 is constant. A constant voltage generation circuit having such a circuit configuration is disclosed in Patent Documents 1 and 5, for example.

図１５の回路構成では、図１３の定電圧発生回路と同様の効果に加えて、図１４の定電圧発生回路と比べて電流経路を少なくすることができるので、消費電流を削減することが可能になる。 In the circuit configuration of FIG. 15, in addition to the same effects as the constant voltage generation circuit of FIG. 13, the current path can be reduced compared to the constant voltage generation circuit of FIG. become.

図１６は、第４の従来例に係る定電圧発生回路を示す回路図である。図１６の定電圧発生回路は、ＮＭＯＳ電界効果トランジスタであるＦＥＴ４１と、定電流源Ｉ２２と、基準電圧Ｖｒｅｆを供給する基準電圧発生回路とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ４１のドレインは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのソースは、定電圧発生回路の出力端子に接続され、さらに、定電流源Ｉ２２に接続される。ＦＥＴ４１のゲートには基準電圧Ｖｒｅｆが印加される。ＦＥＴ４１は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。ＦＥＴ４１と定電流源Ｉ２２とはソースフォロアを構成しているので、基準電圧Ｖｒｅｆのレベルがシフトされた電圧が出力電圧Ｖｏｕｔになる。 FIG. 16 is a circuit diagram showing a constant voltage generating circuit according to a fourth conventional example. The constant voltage generation circuit of FIG. 16 includes a FET 41 that is an NMOS field effect transistor, a constant current source I22, and a reference voltage generation circuit that supplies a reference voltage Vref, and further a voltage source terminal that receives a predetermined input voltage Vin. And an output terminal for generating a predetermined output voltage Vout, and a ground terminal connected to the ground potential. The drain of the FET 41 is connected to a voltage source terminal that supplies the input voltage Vin to the constant voltage generation circuit, the source is connected to the output terminal of the constant voltage generation circuit, and is further connected to the constant current source I22. A reference voltage Vref is applied to the gate of the FET 41. The FET 41 operates as an output transistor that generates the output voltage Vout at the output terminal of the constant voltage generation circuit. Since the FET 41 and the constant current source I22 constitute a source follower, a voltage obtained by shifting the level of the reference voltage Vref becomes the output voltage Vout.

図１７は、図１６の定電圧発生回路の変形例を示す回路図である。図１７の定電圧発生回路は、図１６の基準電圧Ｖｒｅｆを供給する基準電圧発生回路として、定電流源Ｉ２１と、ＮＭＯＳ電界効果トランジスタであるＦＥＴ４２，ＦＥＴ４３とを備える。ＦＥＴ４１のゲートと接地端子との間には、それぞれダイオード接続されたＦＥＴ４２，ＦＥＴ４３が直列接続されて設けられ、ＦＥＴ４１のゲートにはさらに、定電流源Ｉ２１が接続される。定電流源Ｉ２１からの電流がＦＥＴ４２，ＦＥＴ４３を流れることにより、ＦＥＴ４１のゲートには基準電圧Ｖｒｅｆが印加される。 FIG. 17 is a circuit diagram showing a modification of the constant voltage generation circuit of FIG. The constant voltage generation circuit of FIG. 17 includes a constant current source I21 and NMOS field effect transistors FET42 and FET43 as a reference voltage generation circuit for supplying the reference voltage Vref of FIG. A diode-connected FET 42 and FET 43 are connected in series between the gate of the FET 41 and the ground terminal, and a constant current source I 21 is further connected to the gate of the FET 41. As the current from the constant current source I21 flows through the FETs 42 and 43, the reference voltage Vref is applied to the gate of the FET 41.

図１８は、図１７の定電圧発生回路の実施例を示す回路図である。図１８の定電圧発生回路は、図１７の定電流源Ｉ２１として、ＮＭＯＳ電界効果トランジスタであるＦＥＴ４４を備える。図１８の定電圧発生回路はさらに、ＦＥＴ４１のソースと接地端子との間に接続されたＮＭＯＳ電界効果トランジスタであるＦＥＴ４５を備え、ＦＥＴ４３，ＦＥＴ４５によりカレントミラー回路を構成し、このカレントミラー回路を図１７の定電流源Ｉ２２として用いる。 FIG. 18 is a circuit diagram showing an embodiment of the constant voltage generation circuit of FIG. The constant voltage generation circuit of FIG. 18 includes an FET 44, which is an NMOS field effect transistor, as the constant current source I21 of FIG. 18 further includes an FET 45, which is an NMOS field effect transistor connected between the source of the FET 41 and the ground terminal, and the FET 43 and FET 45 constitute a current mirror circuit. 17 constant current source I22.

図１１〜図１５の回路構成では、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ１，Ｒ２を用いていたので、高い出力電圧Ｖｏｕｔを得ようとすると、抵抗Ｒ１，Ｒ２の消費電流が増大していた。一方、図１８の回路構成では、ソースフォロアの負荷として抵抗素子ではなくＮＭＯＳ電界効果トランジスタによる定電流源を使用できるので、回路面積及び消費電流の削減を容易に達成することが可能になる。 In the circuit configurations of FIGS. 11 to 15, the resistors R1 and R2 that divide the output voltage Vout are used. Therefore, when trying to obtain a high output voltage Vout, the current consumption of the resistors R1 and R2 increases. On the other hand, in the circuit configuration of FIG. 18, a constant current source using an NMOS field effect transistor, not a resistance element, can be used as a load of the source follower, so that reduction in circuit area and current consumption can be easily achieved.

図１１及び図１２の定電圧発生回路では、回路を構成する素子の個数が多くなるので、回路面積の削減が難しいという問題があった。また、電流経路も多くなるので、消費電流の削減が難しいという問題があった。 The constant voltage generation circuit of FIGS. 11 and 12 has a problem that it is difficult to reduce the circuit area because the number of elements constituting the circuit increases. Moreover, since there are many current paths, there is a problem that it is difficult to reduce current consumption.

図１４の定電圧発生回路では、図１１及び図１２の定電圧発生回路と比べると回路構成が簡素化されるので、回路面積及び消費電流の削減が比較的容易になるが、定電流源Ｉ２１をカレントミラー回路によって構成するので、余分な電流経路が１つ増えてしまうという問題があった。また、定電流源Ｉ２１とＦＥＴ３２で構成される反転増幅器のしきい値電圧よりも高い出力電圧Ｖｏｕｔにしようとすると、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ１，Ｒ２が必要であり、そこに流れる消費電流をなくすことができないという問題や、消費電流を小さくするためには抵抗素子の面積が大きくなるという問題があった。 The circuit configuration of the constant voltage generation circuit of FIG. 14 is simplified as compared with the constant voltage generation circuits of FIGS. 11 and 12, so that the circuit area and current consumption can be reduced relatively easily, but the constant current source I21 Is constituted by a current mirror circuit, there is a problem that one extra current path is added. Further, if an output voltage Vout higher than the threshold voltage of the inverting amplifier composed of the constant current source I21 and the FET 32 is to be obtained, resistors R1 and R2 that divide the output voltage Vout are required, and current consumption flowing therethrough There is a problem that the resistance cannot be eliminated, and there is a problem that the area of the resistance element is increased in order to reduce current consumption.

図１５の定電圧発生回路では、Ｖｇｓを一定にしたデプレッション型のＮＭＯＳ電界効果トランジスタを定電流源Ｉ２１として使用するので、余分な電流経路をなくすことができるが、これは特許文献１に開示された回路と同じである。また、図１４の定電圧発生回路と同様に、ＦＥＴ３６とＦＥＴ３２で構成される反転増幅器のしきい値電圧よりも高い出力電圧Ｖｏｕｔにしようとすると、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ１，Ｒ２が必要であり、そこに流れる消費電流をなくすことができないという問題や、消費電流を小さくするためには抵抗素子の面積が大きくなるという問題があった。 In the constant voltage generation circuit of FIG. 15, a depletion type NMOS field effect transistor with a constant Vgs is used as the constant current source I21. Therefore, an extra current path can be eliminated. This is disclosed in Patent Document 1. It is the same as the circuit. Similarly to the constant voltage generating circuit of FIG. 14, when the output voltage Vout is higher than the threshold voltage of the inverting amplifier composed of the FET 36 and FET 32, resistors R1 and R2 for dividing the output voltage Vout are required. However, there is a problem that the consumption current flowing therethrough cannot be eliminated, and there is a problem that the area of the resistance element is increased in order to reduce the consumption current.

図１８の定電圧発生回路では、ソースフォロアの負荷としてＮＭＯＳ電界効果トランジスタであるＦＥＴ４５を使用できるので、それほど回路面積を増加させることなく消費電流を削減することが可能になるが、負帰還制御がないので、負荷の直流的及び過渡的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが難しいという問題があった。 In the constant voltage generation circuit of FIG. 18, the FET 45, which is an NMOS field effect transistor, can be used as the load of the source follower. Therefore, the current consumption can be reduced without increasing the circuit area so much, but the negative feedback control is performed. Therefore, there is a problem that it is difficult to reduce the change of the output voltage Vout with respect to the direct current and the transient change of the load.

本発明の目的は、上記のような問題を解決し、回路面積及び消費電流の削減を容易に達成することが可能であり、尚且つ、負帰還制御を行うことにより、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることが可能な定電圧発生回路を提供することにある。 The object of the present invention is to solve the above-mentioned problems, and to easily achieve a reduction in circuit area and current consumption. Further, by performing negative feedback control, the direct current and transient of the load can be achieved. It is an object of the present invention to provide a constant voltage generation circuit capable of reducing a change in output voltage with respect to a general change.

本発明の態様に係る定電圧発生回路は、
所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備え、上記定電圧発生回路は、
上記電圧源端子に接続されたドレインと上記出力端子に接続されたソースとを備えたＮＭＯＳ電界効果トランジスタである第１のトランジスタと、
上記第１のトランジスタのソースに接続されたゲートと、上記第１のトランジスタのゲートに接続されたドレインとを有するＮＭＯＳ電界効果トランジスタである第２のトランジスタと、
上記第２のトランジスタのソースと上記接地端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも１つのＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである第３のトランジスタと、
上記電圧源端子と上記第２のトランジスタのドレインとの間に接続された第１の定電流源とを備え、
上記出力端子から上記第１のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記接地電圧を基準とした定電圧を発生する。 A constant voltage generation circuit according to an aspect of the present invention includes:
A voltage source terminal for receiving a predetermined input voltage; an output terminal for generating a predetermined output voltage; and a ground terminal connected to a ground potential.
A first transistor that is an NMOS field effect transistor comprising a drain connected to the voltage source terminal and a source connected to the output terminal;
A second transistor that is an NMOS field effect transistor having a gate connected to the source of the first transistor and a drain connected to the gate of the first transistor;
A third transistor that is at least one NMOS or PMOS field-effect transistor that is diode-connected and connected in series between the source of the second transistor and the ground terminal;
A first constant current source connected between the voltage source terminal and the drain of the second transistor;
By forming a negative feedback circuit from the output terminal to the gate of the first transistor, a constant voltage based on the ground voltage is generated at the output terminal.

本発明によれば、回路面積及び消費電流の削減を容易に達成することが可能であり、尚且つ、負帰還制御を行うことにより、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることが可能な定電圧発生回路を提供することができる。 According to the present invention, it is possible to easily achieve a reduction in circuit area and current consumption. Further, by performing negative feedback control, a change in output voltage with respect to a direct current and a transient change of a load can be achieved. A constant voltage generation circuit that can be reduced in size can be provided.

本発明の第１の実施形態に係る定電圧発生回路を示す回路図である。1 is a circuit diagram showing a constant voltage generating circuit according to a first embodiment of the present invention. 図１の定電圧発生回路の動作原理を説明する第１の回路図である。FIG. 2 is a first circuit diagram illustrating an operation principle of the constant voltage generation circuit of FIG. 1. 図１の定電圧発生回路の動作原理を説明する第２の回路図である。FIG. 3 is a second circuit diagram illustrating the operation principle of the constant voltage generation circuit of FIG. 1. 本発明の第１の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。FIG. 6 is a circuit diagram showing a constant voltage generation circuit according to a first modification of the first embodiment of the present invention. 本発明の第１の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。It is a circuit diagram which shows the constant voltage generation circuit which concerns on the 2nd modification of the 1st Embodiment of this invention. 本発明の第２の実施形態に係る定電圧発生回路を示す回路図である。It is a circuit diagram which shows the constant voltage generation circuit which concerns on the 2nd Embodiment of this invention. 図１の定電圧発生回路の動作原理を説明する第１の回路図である。FIG. 2 is a first circuit diagram illustrating an operation principle of the constant voltage generation circuit of FIG. 1. 図１の定電圧発生回路の動作原理を説明する第２の回路図である。FIG. 3 is a second circuit diagram illustrating the operation principle of the constant voltage generation circuit of FIG. 1. 本発明の第２の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。It is a circuit diagram which shows the constant voltage generation circuit which concerns on the 1st modification of the 2nd Embodiment of this invention. 本発明の第２の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。It is a circuit diagram which shows the constant voltage generation circuit which concerns on the 2nd modification of the 2nd Embodiment of this invention. 第１の従来例に係る定電圧発生回路を示す回路図である。It is a circuit diagram which shows the constant voltage generation circuit which concerns on a 1st prior art example. 第２の従来例に係る定電圧発生回路を示す回路図である。It is a circuit diagram which shows the constant voltage generation circuit which concerns on a 2nd prior art example. 第３の従来例に係る定電圧発生回路を示す回路図である。It is a circuit diagram which shows the constant voltage generation circuit which concerns on a 3rd prior art example. 図１３の定電圧発生回路の第１の実施例を示す回路図である。FIG. 14 is a circuit diagram showing a first embodiment of the constant voltage generating circuit of FIG. 13. 図１３の定電圧発生回路の第２の実施例を示す回路図である。FIG. 14 is a circuit diagram illustrating a second embodiment of the constant voltage generation circuit of FIG. 13. 第４の従来例に係る定電圧発生回路を示す回路図である。It is a circuit diagram which shows the constant voltage generation circuit which concerns on a 4th prior art example. 図１６の定電圧発生回路の変形例を示す回路図である。FIG. 17 is a circuit diagram showing a modification of the constant voltage generation circuit of FIG. 16. 図１７の定電圧発生回路の実施例を示す回路図である。FIG. 18 is a circuit diagram showing an embodiment of the constant voltage generation circuit of FIG. 17.

第１の実施形態．
以下、図１〜図５を参照して、本発明の第１の実施形態に係る定電圧発生回路について説明する。 First embodiment.
The constant voltage generation circuit according to the first embodiment of the present invention will be described below with reference to FIGS.

図１は、本発明の第１の実施形態に係る定電圧発生回路を示す回路図である。図１の定電圧発生回路は、同一チャネルドープ濃度のエンハンスメント型のＮＭＯＳ電界効果トランジスタＦＥＴ１，ＦＥＴ２，ＦＥＴ５と、同一チャネルドープ濃度のデプレッション型のＮＭＯＳ電界効果トランジスタＦＥＴ３，ＦＥＴ４とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ４は、電圧源端子に接続されたドレインと出力端子に接続されたソースとを備える。ＦＥＴ２は、ＦＥＴ４のソースに接続されたゲートと、ＦＥＴ４のゲートに接続されたドレインとを有する。ＦＥＴ１は、ＦＥＴ２のソースと接地端子との間に設けられ、ダイオード接続されている。なお、ＦＥＴ１は、ＮＭＯＳ電界効果トランジスタに代えてＰＭＯＳ電界効果トランジスタであってもよく、また、複数のＮＭＯＳ又はＰＭＯＳ電界効果トランジスタが互いに直列接続されていてもよい。ＦＥＴ３は、電圧源端子とＦＥＴ２のドレインとの間に接続され、そのゲートとソースとの間に所定の電位差を有し、第１の定電流源として機能する。ＦＥＴ５は、出力端子と接地端子との間に接続される。ＦＥＴ１及びＦＥＴ５によりカレントミラー回路を構成することにより、ＦＥＴ５は第２の定電流源として機能する。これにより、ＦＥＴ２は、ＦＥＴ４のゲート電圧を制御する入力トランジスタとして動作し、ＦＥＴ４は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。図１の定電圧発生回路は、出力端子からＦＥＴ１のゲートに至る負帰還回路を形成することにより出力端子に接地電圧を基準とした定電圧を発生する。 FIG. 1 is a circuit diagram showing a constant voltage generating circuit according to the first embodiment of the present invention. The constant voltage generation circuit of FIG. 1 includes enhancement type NMOS field effect transistors FET1, FET2, and FET5 having the same channel doping concentration, and depletion type NMOS field effect transistors FET3 and FET4 having the same channel doping concentration, A voltage source terminal for receiving the input voltage Vin, an output terminal for generating a predetermined output voltage Vout, and a ground terminal connected to the ground potential. The FET 4 includes a drain connected to the voltage source terminal and a source connected to the output terminal. FET 2 has a gate connected to the source of FET 4 and a drain connected to the gate of FET 4. The FET 1 is provided between the source of the FET 2 and the ground terminal, and is diode-connected. The FET 1 may be a PMOS field effect transistor instead of the NMOS field effect transistor, and a plurality of NMOS or PMOS field effect transistors may be connected in series with each other. The FET 3 is connected between the voltage source terminal and the drain of the FET 2 and has a predetermined potential difference between its gate and source, and functions as a first constant current source. The FET 5 is connected between the output terminal and the ground terminal. By configuring a current mirror circuit with FET1 and FET5, FET5 functions as a second constant current source. As a result, the FET 2 operates as an input transistor that controls the gate voltage of the FET 4, and the FET 4 operates as an output transistor that generates the output voltage Vout at the output terminal of the constant voltage generation circuit. The constant voltage generation circuit of FIG. 1 generates a constant voltage based on the ground voltage at the output terminal by forming a negative feedback circuit from the output terminal to the gate of the FET 1.

ここで、図１及び図２を参照して、図１の定電圧発生回路の動作原理を説明する。図２は、図１の定電圧発生回路の動作原理を説明する第１の回路図である。以下の説明では、ＦＥＴ１〜ＦＥＴ５のすべてについて、飽和領域における出力抵抗は無限大であると仮定する。 Here, the operation principle of the constant voltage generation circuit of FIG. 1 will be described with reference to FIGS. FIG. 2 is a first circuit diagram illustrating the operating principle of the constant voltage generation circuit of FIG. In the following description, the output resistance in the saturation region is assumed to be infinite for all of FET1 to FET5.

ＦＥＴ３は、デプレッション型のＮＭＯＳ電界効果トランジスタであり、そのゲート及びソースの電位が同じであるので、飽和領域におけるドレイン電流は定電流Ｉになる。この定電流Ｉは、次式で表される。 The FET 3 is a depletion type NMOS field effect transistor, and since the gate and the source have the same potential, the drain current in the saturation region becomes a constant current I. This constant current I is expressed by the following equation.

［数１］
Ｉ＝（１／２）×β３×（Ｗ３／Ｌ３）×（Ｖｇｓ−Ｖｔｈ＿ｎｄ３）^２
＝（１／２）×β３×（Ｗ３／Ｌ３）×（−Ｖｔｈ＿ｎｄ３）^２ [Equation 1]
I = (1/2) × β3 × (W3 / L3) × (Vgs−Vth_nd3) ²
= (1/2) × β3 × (W3 / L3) × (−Vth_nd3) ²

ここで、β３はプロセスによって決まる定数であり、Ｗ３はＦＥＴ３のチャネル幅であり、Ｌ３はＦＥＴ３のチャネル長であり、Ｖｔｈ＿ｎｄ３はＦＥＴ３のしきい値電圧である。 Here, β3 is a constant determined by the process, W3 is the channel width of FET3, L3 is the channel length of FET3, and Vth_nd3 is the threshold voltage of FET3.

この定電流Ｉは、ダイオード接続されたＦＥＴ１に流れ込む。このとき、ＦＥＴ１とＦＥＴ５はカレントミラー回路を構成しているので、ＦＥＴ１とＦＥＴ５のＷ／Ｌが等しければ、ＦＥＴ５も飽和領域においては定電流Ｉの定電流源になる。 The constant current I flows into the diode-connected FET 1. At this time, since FET1 and FET5 constitute a current mirror circuit, FET5 becomes a constant current source of constant current I in the saturation region if FET1 and FET5 have the same W / L.

ＦＥＴ２のドレインは、ＦＥＴ３のゲート及びソースと、ＦＥＴ４のゲートとに接続され、ＦＥＴ２のソースは、ＦＥＴ１のドレイン及びゲートと、ＦＥＴ５のゲートとに接続され、ＦＥＴ２のゲートは、出力端子及びＦＥＴ５のドレインに接続されている。 The drain of FET2 is connected to the gate and source of FET3 and the gate of FET4, the source of FET2 is connected to the drain and gate of FET1 and the gate of FET5, and the gate of FET2 is connected to the output terminal and FET5. Connected to the drain.

ここで、ＦＥＴ１、ＦＥＴ２及びＦＥＴ３は、反転増幅器を構成する。ＦＥＴ１，ＦＥＴ２が飽和領域においてドレイン電流Ｉを流す際に必要なゲート・ソース電圧をそれぞれＶｇｓ１，Ｖｇｓ２により表すと、ドレイン電流Ｉはそれぞれ次式で表される。 Here, FET1, FET2, and FET3 constitute an inverting amplifier. When the gate-source voltages necessary for the FET1 and FET2 to pass the drain current I in the saturation region are represented by Vgs1 and Vgs2, respectively, the drain current I is represented by the following equations.

［数２］
Ｉ＝（１／２）×β１×（Ｗ１／Ｌ１）×（Ｖｇｓ１−Ｖｔｈ＿ｎｅ１）^２
［数３］
Ｉ＝（１／２）×β２×（Ｗ２／Ｌ２）×（Ｖｇｓ２−Ｖｔｈ＿ｎｅ２）^２ [Equation 2]
I = (1/2) × β1 × (W1 / L1) × (Vgs1-Vth_ne1) ²
[Equation 3]
I = (1/2) × β2 × (W2 / L2) × (Vgs2-Vth_ne2) ²

ここで、β１及びβ２はプロセスによって決まる定数であり、Ｗ１とＷ２はＦＥＴ１及びＦＥＴ２のそれぞれのチャネル幅であり、Ｌ１とＬ２はＦＥＴ１及びＦＥＴ２のそれぞれのチャネル長であり、Ｖｔｈ＿ｎｅ１及びＶｔｈ＿ｎｅ２はＦＥＴ１及びＦＥＴ２のそれぞれのしきい値電圧である。説明の簡単化のために、次式のように、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のチャネル幅及びチャネル長が等しく、プロセスによって決まる定数が等しいと仮定し、従ってＦＥＴ１及びＦＥＴ２のしきい値電圧も等しいと仮定する。 Where β1 and β2 are constants determined by the process, W1 and W2 are the respective channel widths of FET1 and FET2, L1 and L2 are the respective channel lengths of FET1 and FET2, and Vth_ne1 and Vth_ne2 are FET1 and FET2. Each threshold voltage of FET2. For simplicity of explanation, it is assumed that the channel widths and channel lengths of FET1, FET2, and FET3 are equal and the constants determined by the process are equal, and therefore the threshold voltages of FET1 and FET2 are also equal as follows: Assume.

［数４］
Ｗ１＝Ｗ２＝Ｗ３＝Ｗ
［数５］
Ｌ１＝Ｌ２＝Ｌ３＝Ｌ
［数６］
β１＝β２＝β３＝β
［数７］
Ｖｔｈ＿ｎｅ１＝Ｖｔｈ＿ｎｅ２＝Ｖｔｈ＿ｎｅ [Equation 4]
W1 = W2 = W3 = W
[Equation 5]
L1 = L2 = L3 = L
[Equation 6]
β1 = β2 = β3 = β
[Equation 7]
Vth_ne1 = Vth_ne2 = Vth_ne

数１〜数３に数４〜数７を代入すると、ＦＥＴ１及びＦＥＴ２のゲート・ソース電圧Ｖｇｓ１及びＶｇｓ２はそれぞれ次式で表される。 Substituting Equations 4 to 7 into Equations 1 to 3, the gate-source voltages Vgs1 and Vgs2 of the FET1 and FET2 are expressed by the following equations, respectively.

［数８］
Ｖｇｓ１＝Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３
［数９］
Ｖｇｓ２＝Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３ [Equation 8]
Vgs1 = Vth_ne−Vth_nd3
[Equation 9]
Vgs2 = Vth_ne−Vth_nd3

よって、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３で構成される反転増幅器のしきい値Ｖｔは、次式により表される。 Therefore, the threshold value Vt of the inverting amplifier composed of FET1, FET2, and FET3 is expressed by the following equation.

［数１０］
Ｖｔ＝Ｖｇｓ１＋Ｖｇｓ２＝２×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３） [Equation 10]
Vt = Vgs1 + Vgs2 = 2 × (Vth_ne−Vth_nd3)

数１０において、Ｖｔｈ＿ｎｅは正であり、Ｖｔｈ＿ｎｄ３は負である。数１０は、Ｖｔｈ＿ｎｅ及びＶｔｈ＿ｎｄ３の温度変化分が等しければＶｔの温度変化分がキャンセルされてゼロになることを意味する。 In Equation 10, Vth_ne is positive and Vth_nd3 is negative. Equation 10 means that if the temperature changes of Vth_ne and Vth_nd3 are equal, the temperature change of Vt is canceled and becomes zero.

また、単一のＦＥＴ１に代えて、直列接続された複数Ｎ個のＮＭＯＳ電界効果トランジスタを備えている場合には、数１０は次式に変形される。 Further, when a plurality of N NMOS field effect transistors connected in series are provided instead of the single FET 1, Equation 10 is transformed into the following equation.

［数１１］
Ｖｔ＝（１＋Ｎ）×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３） [Equation 11]
Vt = (1 + N) × (Vth_ne−Vth_nd3)

ＦＥＴ４及びＦＥＴ５は、入力トランジスタであるＦＥＴ４と定電流源であるＦＥＴ５とからなるソースフォロアを構成している。ＦＥＴ５は電流Ｉの定電流源であるので、ＦＥＴ４が飽和領域においてドレイン電流Ｉを流す際に必要なゲート・ソース電圧がＶｇｓ４であるとすると、ドレイン電流Ｉは次式で表される。 The FET 4 and FET 5 constitute a source follower including an FET 4 as an input transistor and an FET 5 as a constant current source. Since the FET 5 is a constant current source of the current I, if the gate-source voltage necessary for the FET 4 to flow the drain current I in the saturation region is Vgs4, the drain current I is expressed by the following equation.

［数１２］
Ｉ＝（１／２）×β４×（Ｗ４／Ｌ４）×（Ｖｇｓ４−Ｖｔｈ＿ｎｄ４）^２ [Equation 12]
I = (1/2) × β4 × (W4 / L4) × (Vgs4-Vth_nd4) ²

ここで、β４はプロセスによって決まる定数であり、Ｗ４はＦＥＴ４のチャネル幅であり、Ｌ４はＦＥＴ４のチャネル長であり、Ｖｔｈ＿ｎｄ４はＦＥＴ４のしきい値電圧である。説明の簡単化のために、次式のように、ＦＥＴ３とＦＥＴ４のチャネル幅及びチャネル長が等しく、プロセスによって決まる定数が等しいと仮定し、従ってＦＥＴ３とＦＥＴ４のしきい値電圧も等しいと仮定する。 Here, β4 is a constant determined by the process, W4 is the channel width of FET4, L4 is the channel length of FET4, and Vth_nd4 is the threshold voltage of FET4. For simplicity of explanation, it is assumed that the channel width and the channel length of FET3 and FET4 are equal and the constants determined by the process are equal, and therefore the threshold voltages of FET3 and FET4 are also equal, as shown in the following equation. .

［数１３］
Ｗ３＝Ｗ４＝Ｗ
［数１４］
Ｌ３＝Ｌ３＝Ｌ
［数１５］
β３＝β４＝β
［数１６］
Ｖｔｈ＿ｎｄ３＝Ｖｔｈ＿ｎｄ４＝Ｖｔｈ＿ｎｄ [Equation 13]
W3 = W4 = W
[Formula 14]
L3 = L3 = L
[Equation 15]
β3 = β4 = β
[Equation 16]
Vth_nd3 = Vth_nd4 = Vth_nd

数１及び数１２に数１３〜数１６を代入すると、Ｖｇｓ４＝０Ｖになる。 Substituting Equations 13 to 16 into Equations 1 and 12, results in Vgs4 = 0V.

ソースフォロアの入力電圧は、ＦＥＴ４のゲート電圧Ｖｇであり、ソースフォロアの出力電圧は、ＦＥＴ４のソース電圧であるＶｏｕｔである。ＶｏｕｔとＶｇの関係式は、
［数１７］
Ｖｏｕｔ＝Ｖｇ−Ｖｇｓ４
となるので、数１７にＶｇｓ４＝０Ｖを代入すると、
［数１８］
Ｖｏｕｔ＝Ｖｇ
になる。 The input voltage of the source follower is the gate voltage Vg of the FET 4, and the output voltage of the source follower is Vout which is the source voltage of the FET 4. The relationship between Vout and Vg is
[Equation 17]
Vout = Vg−Vgs4
Therefore, substituting Vgs4 = 0V into Equation 17 gives
[Equation 18]
Vout = Vg
become.

図１の定電圧発生回路では、反転増幅器（すなわちＦＥＴ１、ＦＥＴ２及びＦＥＴ３）の入力電圧がソースフォロア（すなわちＦＥＴ４及びＦＥＴ５）の出力電圧になり、反転増幅器の出力電圧がソースフォロアの入力電圧になっているので、負帰還回路が形成されていることになる。よって、図１の定電圧発生回路では、数１０で表される反転増幅器のしきい値Ｖｔと、数１８で表されるソースフォロアの入力電圧Ｖｇ及び出力電圧Ｖｏｕｔの関係式とに従って、Ｖｏｕｔ＝Ｖｇが２×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）と等しくなるように制御される。つまり、定電圧発生回路の出力電圧Ｖｏｕｔとして、２×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）の定電圧が発生する。この出力電圧Ｖｏｕｔは負帰還で制御されるので、負荷の直流的及び過渡的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることができる。 In the constant voltage generation circuit of FIG. 1, the input voltage of the inverting amplifier (ie, FET1, FET2, and FET3) becomes the output voltage of the source follower (ie, FET4 and FET5), and the output voltage of the inverting amplifier becomes the input voltage of the source follower. Therefore, a negative feedback circuit is formed. Therefore, in the constant voltage generation circuit of FIG. 1, according to the relational expression of the threshold voltage Vt of the inverting amplifier expressed by Expression 10 and the input voltage Vg and output voltage Vout of the source follower expressed by Expression 18, Vout = Vg is controlled to be equal to 2 × (Vth_ne−Vth_nd3). That is, a constant voltage of 2 × (Vth_ne−Vth_nd3) is generated as the output voltage Vout of the constant voltage generation circuit. Since this output voltage Vout is controlled by negative feedback, it is possible to reduce the change in the output voltage Vout with respect to the direct and transient changes of the load.

また、図１の定電圧発生回路では、温度変化に対しても、しきい値電圧Ｖｔｈ＿ｎｅ及びＶｔｈ＿ｎｄ３の温度変化分がキャンセルされるので、出力電圧Ｖｏｕｔの温度特性を良くすることができる。 In the constant voltage generation circuit of FIG. 1, the temperature change of the threshold voltages Vth_ne and Vth_nd3 is canceled even with respect to the temperature change, so that the temperature characteristics of the output voltage Vout can be improved.

また、図１の定電圧発生回路では、ＦＥＴ２と接地端子との間に直列接続されるＮＭＯＳ電界効果トランジスタの個数や、しきい値電圧を変更することで、所望の出力電圧を得ることができる。 In the constant voltage generation circuit of FIG. 1, a desired output voltage can be obtained by changing the number of NMOS field effect transistors connected in series between the FET 2 and the ground terminal and the threshold voltage. .

さらに、図１の回路構成では、余分な電流経路が無いので消費電流の削減を容易に達成することができ、さらに、素子数が少なく全てＮＭＯＳ電界効果トランジスタで回路を構成できるので、回路面積の削減を容易に達成することができる。 Further, in the circuit configuration of FIG. 1, since there is no extra current path, reduction of current consumption can be easily achieved, and furthermore, the circuit can be configured with NMOS field effect transistors with a small number of elements. Reduction can be easily achieved.

図３は、図１の定電圧発生回路の動作原理を説明する第２の回路図である。図１及び図２を参照して説明した実施例では、ソースフォロア回路の負荷電流として出力端子と接地端子との間に電流源を接続しているが、常時出力負荷電流がある場合や、出力負荷電流がなくなることがあっても出力電圧Ｖｏｕｔの変動が許容できる場合には、図３に示す回路図のように、ソースフォロアの負荷である電流源Ｉ２を除去してもよい。 FIG. 3 is a second circuit diagram illustrating the operating principle of the constant voltage generation circuit of FIG. In the embodiment described with reference to FIGS. 1 and 2, a current source is connected between the output terminal and the ground terminal as the load current of the source follower circuit. If the fluctuation of the output voltage Vout can be allowed even if the load current disappears, the current source I2 that is the load of the source follower may be removed as shown in the circuit diagram of FIG.

図４は、本発明の第１の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。図４の定電圧発生回路は、図１のＦＥＴ３（デプレッション型のＮＭＯＳ電界効果トランジスタ）に代えて、デプレッション型のＰＭＯＳ電界効果トランジスタであるＦＥＴ６を備えている。図４の定電圧発生回路では、ＦＥＴ１，ＦＥＴ２，ＦＥＴ４，ＦＥＴ５のバックゲートがそれぞれ接地端子に接続されているものとする。 FIG. 4 is a circuit diagram showing a constant voltage generating circuit according to a first modification of the first embodiment of the present invention. The constant voltage generation circuit of FIG. 4 includes an FET 6 that is a depletion type PMOS field effect transistor instead of the FET 3 (depletion type NMOS field effect transistor) of FIG. In the constant voltage generation circuit of FIG. 4, it is assumed that the back gates of FET1, FET2, FET4, and FET5 are connected to the ground terminal.

ＮＭＯＳ電界効果トランジスタのバックゲートが図４に示すように接地端子に接続されている場合、図１の定電圧発生回路では、出力電圧Ｖｏｕｔを高く設定するとＦＥＴ４のゲート電圧Ｖｇも高くなるので、ＦＥＴ３はバックバイアス効果の影響を大きく受けることになる。そのため、図１及び図２を参照して説明した動作原理の通りに動作させることができず、所望の出力電圧Ｖｏｕｔを得ることができなくなったり、出力電圧Ｖｏｕｔの温度特性が悪くなったりする。ＦＥＴ４のトランジスタサイズを大きくすることでこの特性劣化を小さくすることはできるが、回路面積が増加するという新たな問題が生じる。しかし、図４の回路構成であれば、回路面積や消費電流を増加させることなく、これらの問題を解決することができる。 When the back gate of the NMOS field effect transistor is connected to the ground terminal as shown in FIG. 4, in the constant voltage generation circuit of FIG. 1, when the output voltage Vout is set high, the gate voltage Vg of the FET 4 also increases. Is greatly affected by the back bias effect. Therefore, the operation cannot be performed according to the operation principle described with reference to FIGS. 1 and 2, and a desired output voltage Vout cannot be obtained, or the temperature characteristics of the output voltage Vout are deteriorated. Although this characteristic deterioration can be reduced by increasing the transistor size of the FET 4, there is a new problem that the circuit area increases. However, the circuit configuration of FIG. 4 can solve these problems without increasing the circuit area and current consumption.

図４の定電圧発生回路の動作原理は図１の定電圧発生回路のものとほぼ同様であるので、説明は省略する。 The operation principle of the constant voltage generation circuit of FIG. 4 is substantially the same as that of the constant voltage generation circuit of FIG.

図５は、本発明の第１の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。図５の定電圧発生回路は、図４のＦＥＴ６に代えて、エンハンスメント型のＰＭＯＳ電界効果トランジスタであるＦＥＴ７，ＦＥＴ８と、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ９とを備えている。 FIG. 5 is a circuit diagram showing a constant voltage generation circuit according to a second modification of the first embodiment of the present invention. The constant voltage generation circuit of FIG. 5 includes, instead of the FET 6 of FIG. 4, FETs 7 and 8 which are enhancement type PMOS field effect transistors and an FET 9 which is a depletion type NMOS field effect transistor.

ＦＥＴ７のソースは電圧源端子に接続され、そのドレインはＦＥＴ２のドレインに接続される。さらに、ＦＥＴ８のソースは電圧源端子に接続され、そのドレインはＦＥＴ９のドレインに接続される。ＦＥＴ９のゲート及びソースは接地端子に接続される。ＦＥＴ７及びＦＥＴ８はカレントミラー回路を構成し、電流源であるＦＥＴ９によって生成された定電流ＩをＦＥＴ７にも生成する。図５の回路構成であれば、図４のＦＥＴ６のようにデプレッション型のＰＭＯＳ電界効果トランジスタを使えない場合であっても、回路面積や消費電流をあまり増加させることなく、図４の定電圧発生回路と同様に図１の定電圧発生回路の問題を解決できることができる。 The source of the FET 7 is connected to the voltage source terminal, and its drain is connected to the drain of the FET 2. Further, the source of the FET 8 is connected to the voltage source terminal, and the drain thereof is connected to the drain of the FET 9. The gate and source of the FET 9 are connected to the ground terminal. The FET 7 and FET 8 constitute a current mirror circuit, and the constant current I generated by the current source FET 9 is also generated in the FET 7. With the circuit configuration of FIG. 5, even when a depletion type PMOS field effect transistor cannot be used like the FET 6 of FIG. 4, the constant voltage generation of FIG. Similar to the circuit, the problem of the constant voltage generation circuit of FIG. 1 can be solved.

図５の定電圧発生回路の動作原理は図１の定電圧発生回路のものとほぼ同様になるので、説明は省略する。 The operation principle of the constant voltage generation circuit of FIG. 5 is substantially the same as that of the constant voltage generation circuit of FIG.

第２の実施形態．
以下、図６〜図１０を参照して、本発明の第２の実施形態に係る定電圧発生回路について説明する。 Second embodiment.
A constant voltage generating circuit according to the second embodiment of the present invention will be described below with reference to FIGS.

図６は、本発明の第２の実施形態に係る定電圧発生回路を示す回路図である。図６の定電圧発生回路は、同一チャネルドープ濃度のエンハンスメント型のＰＭＯＳ電界効果トランジスタＦＥＴ１１，ＦＥＴ１２，ＦＥＴ１４，ＦＥＴ１５と、同一チャネルドープ濃度のデプレッション型のＰＭＯＳ電界効果トランジスタＦＥＴ１３とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ１４は、接地端子に接続されたドレインと出力端子に接続されたソースとを備える。ＦＥＴ１２は、ＦＥＴ１４のソースに接続されたゲートと、ＦＥＴ１４のゲートに接続されたドレインとを有する。ＦＥＴ１１は、ＦＥＴ１２のソースと電圧源端子との間に設けられ、ダイオード接続されている。なお、ＦＥＴ１１は、ＰＭＯＳ電界効果トランジスタに代えてＮＭＯＳ電界効果トランジスタであってもよく、また、複数のＰＭＯＳ又はＮＭＯＳ電界効果トランジスタが互いに直列接続されていてもよい。ＦＥＴ１３は、接地端子とＦＥＴ１２のドレインとの間に接続され、そのゲートとソースとの間に所定の電位差を有し、第１の定電流源として機能する。ＦＥＴ１５は、出力端子と電圧源端子との間に接続される。ＦＥＴ１１及びＦＥＴ１５によりカレントミラー回路を構成することにより、ＦＥＴ１５は第２の定電流源として機能する。これにより、ＦＥＴ２は、ＦＥＴ４のゲート電圧を制御する入力トランジスタとして動作し、ＦＥＴ４は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。図６の定電圧発生回路は、出力端子からＦＥＴ１のゲートに至る負帰還回路を形成することにより出力端子に接地電圧を基準とした定電圧を発生する。 FIG. 6 is a circuit diagram showing a constant voltage generating circuit according to the second embodiment of the present invention. The constant voltage generation circuit of FIG. 6 includes enhancement-type PMOS field effect transistors FET11, FET12, FET14, and FET15 having the same channel doping concentration, and a depletion-type PMOS field effect transistor FET13 having the same channel doping concentration. A voltage source terminal for receiving the input voltage Vin, an output terminal for generating a predetermined output voltage Vout, and a ground terminal connected to the ground potential. The FET 14 includes a drain connected to the ground terminal and a source connected to the output terminal. The FET 12 has a gate connected to the source of the FET 14 and a drain connected to the gate of the FET 14. The FET 11 is provided between the source of the FET 12 and the voltage source terminal, and is diode-connected. The FET 11 may be an NMOS field effect transistor instead of the PMOS field effect transistor, and a plurality of PMOS or NMOS field effect transistors may be connected in series with each other. The FET 13 is connected between the ground terminal and the drain of the FET 12, has a predetermined potential difference between its gate and source, and functions as a first constant current source. The FET 15 is connected between the output terminal and the voltage source terminal. By configuring a current mirror circuit with the FETs 11 and 15, the FET 15 functions as a second constant current source. As a result, the FET 2 operates as an input transistor that controls the gate voltage of the FET 4, and the FET 4 operates as an output transistor that generates the output voltage Vout at the output terminal of the constant voltage generation circuit. The constant voltage generation circuit of FIG. 6 generates a constant voltage based on the ground voltage at the output terminal by forming a negative feedback circuit from the output terminal to the gate of the FET 1.

図７は、図１の定電圧発生回路の動作原理を説明する第１の回路図であり、図８は、図１の定電圧発生回路の動作原理を説明する第２の回路図である。本実施形態の定電圧発生回路もまた、図１〜図３を参照して説明した第１の実施形態に係る定電圧発生回路のものと実質的に同様の動作原理に従う。 FIG. 7 is a first circuit diagram for explaining the operation principle of the constant voltage generation circuit of FIG. 1, and FIG. 8 is a second circuit diagram for explaining the operation principle of the constant voltage generation circuit of FIG. The constant voltage generation circuit of the present embodiment also follows substantially the same operating principle as that of the constant voltage generation circuit according to the first embodiment described with reference to FIGS.

図９は、本発明の第２の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。図９の定電圧発生回路は、図５のＦＥＴ１３（デプレッション型のＰＭＯＳ電界効果トランジスタ）に代えて、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ１６を備えている。さらに、ＦＥＴ１１，ＦＥＴ１２，ＦＥＴ１４，ＦＥＴ１５のバックゲートをそれぞれ電圧源端子に接続している。図９の定電圧発生回路もまた、図４の定電圧発生回路のものと同様の効果を有する。 FIG. 9 is a circuit diagram showing a constant voltage generation circuit according to a first modification of the second embodiment of the present invention. The constant voltage generation circuit of FIG. 9 includes an FET 16 that is a depletion type NMOS field effect transistor, instead of the FET 13 (depletion type PMOS field effect transistor) of FIG. Further, the back gates of FET11, FET12, FET14, and FET15 are connected to voltage source terminals, respectively. The constant voltage generation circuit of FIG. 9 also has the same effect as that of the constant voltage generation circuit of FIG.

図１０は、本発明の第２の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。図１０の定電圧発生回路は、図９のＦＥＴ１６に代えて、エンハンスメント型のＮＭＯＳ電界効果トランジスタであるＦＥＴ１７，ＦＥＴ１８と、デプレッション型のＰＭＯＳ電界効果トランジスタであるＦＥＴ１９とを備えている。図１０の定電圧発生回路もまた、図５の定電圧発生回路のものと同様の効果を有する。 FIG. 10 is a circuit diagram showing a constant voltage generation circuit according to a second modification of the second embodiment of the present invention. The constant voltage generation circuit of FIG. 10 includes FETs 17 and 18 which are enhancement type NMOS field effect transistors and FET 19 which is a depletion type PMOS field effect transistor, instead of the FET 16 of FIG. The constant voltage generation circuit of FIG. 10 also has the same effect as that of the constant voltage generation circuit of FIG.

以上、本発明の実施形態に係る定電圧発生回路を説明したが、本発明は上記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。 The constant voltage generation circuit according to the embodiment of the present invention has been described above. However, the present invention is not limited to the above embodiment, and various modifications can be made within the scope of the present invention described in the claims. Is possible.

本発明の第１の実施形態に係る定電圧発生回路では、出力電圧が負帰還制御されるので、負荷電流の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることができる。また、直列接続されたＮＭＯＳ又はＰＭＯＳ電界効果トランジスタの個数や、しきい値電圧を変更することで、所望の出力電圧を得ることができる。さらに、余分な電流経路が無く、出力端子と接地端子との間に接続される負荷は、抵抗ではなく、ＮＭＯＳ電界効果トランジスタを使用した定電流源もしくは無負荷となるので、消費電流の削減を容易に達成することができる。よって、本発明の第１の実施形態に係る定電圧発生回路では、従来技術の定電圧発生回路と同等の特性を達成しながら、従来技術の定電圧発生回路よりも消費電流を削減することができる。 In the constant voltage generation circuit according to the first embodiment of the present invention, since the output voltage is subjected to negative feedback control, a change in the output voltage with respect to a direct current and a transient change in the load current can be reduced. Further, a desired output voltage can be obtained by changing the number of NMOS or PMOS field effect transistors connected in series and the threshold voltage. Furthermore, there is no extra current path, and the load connected between the output terminal and the ground terminal is not a resistor, but a constant current source using an NMOS field effect transistor or no load, thus reducing current consumption. Can be easily achieved. Therefore, in the constant voltage generation circuit according to the first embodiment of the present invention, the current consumption can be reduced as compared with the conventional constant voltage generation circuit while achieving the same characteristics as the conventional constant voltage generation circuit. it can.

また、本発明の第１の実施形態に係る定電圧発生回路では、回路を構成する素子数が少なく、電界効果トランジスタのみで構成することができるので、従来技術の定電圧発生回路と同等の特性を達成しながら、従来技術の定電圧発生回路よりも回路面積を削減することができる。また、ゲートとソースとの間に所定の電位差を有するデプレッション型のＮＭＯＳ電界効果トランジスタを電流源として使用すれば、全てＮＭＯＳ電界効果トランジスタで回路を構成できるので、さらに回路面積を削減することができる。 In addition, since the constant voltage generation circuit according to the first embodiment of the present invention has a small number of elements constituting the circuit and can be configured by only a field effect transistor, the characteristics equivalent to those of the conventional constant voltage generation circuit are provided. The circuit area can be reduced as compared with the conventional constant voltage generation circuit. In addition, if a depletion type NMOS field effect transistor having a predetermined potential difference between the gate and the source is used as the current source, the circuit can be configured with all NMOS field effect transistors, so that the circuit area can be further reduced. .

さらに、本発明の第２の実施形態に係る定電圧発生回路では、ＮＭＯＳ電界効果トランジスタに代えてＰＭＯＳ電界効果トランジスタを使用し、ＰＭＯＳ電界効果トランジスタに代えてＮＭＯＳ電界効果トランジスタを使用することにより、第１の実施形態の場合と同様の効果を有する入力電圧を基準とした定電圧を発生することができる。 Further, in the constant voltage generation circuit according to the second embodiment of the present invention, a PMOS field effect transistor is used instead of the NMOS field effect transistor, and an NMOS field effect transistor is used instead of the PMOS field effect transistor. A constant voltage based on the input voltage having the same effect as that of the first embodiment can be generated.

本発明は、定電圧発生回路を用いる半導体集積回路全般に適用可能である。 The present invention is applicable to all semiconductor integrated circuits using a constant voltage generating circuit.

ＦＥＴ１〜ＦＥＴ９，ＦＥＴ１１〜ＦＥＴ１９…電界効果トランジスタ、
Ｉ１，Ｉ２，Ｉ１１，Ｉ１２…定電流源。 FET1-FET9, FET11-FET19 ... field effect transistors,
I1, I2, I11, I12 ... constant current sources.

特許３３４３１６８号公報Japanese Patent No. 3343168 特許３５１９９５８号公報Japanese Patent No. 3519958 特許３５３１１２９号公報Japanese Patent No. 3531129 特開平１１−１３４０４９号公報Japanese Patent Laid-Open No. 11-134049 特開２００５−０５０９４７号公報JP 2005-050947 A 特開２００９−２９４９７８号公報JP 2009-294978 A

Claims

In the constant voltage generation circuit including a voltage source terminal that receives a predetermined input voltage, an output terminal that generates a predetermined output voltage, and a ground terminal connected to a ground potential, the constant voltage generation circuit includes:
A first transistor that is an NMOS field effect transistor comprising a drain connected to the voltage source terminal and a source connected to the output terminal;
A second transistor that is an NMOS field effect transistor having a gate connected to the source of the first transistor and a drain connected to the gate of the first transistor;
A third transistor that is at least one NMOS or PMOS field-effect transistor that is diode-connected and connected in series between the source of the second transistor and the ground terminal;
A first constant current source connected between the voltage source terminal and the drain of the second transistor;
A constant voltage generation circuit for generating a constant voltage based on the ground voltage at the output terminal by forming a negative feedback circuit from the output terminal to the gate of the first transistor.

2. The constant voltage generation circuit according to claim 1, wherein the first constant current source is a depletion type NMOS or PMOS field effect transistor having a predetermined potential difference between a gate and a source.

The constant voltage generation circuit according to claim 1, wherein the first constant current source includes a current source and a current mirror circuit.

4. A second constant current source connected between the output terminal and the ground terminal, wherein the second constant current source supplies the same current as the first constant current source. A constant voltage generation circuit according to any one of the above.

In the constant voltage generation circuit including a voltage source terminal that receives a predetermined input voltage, an output terminal that generates a predetermined output voltage, and a ground terminal connected to a ground potential, the constant voltage generation circuit includes:
A first transistor that is a PMOS field effect transistor having a drain connected to the ground terminal and a source connected to the output terminal;
A second transistor that is a PMOS field effect transistor having a gate connected to the source of the first transistor and a drain connected to the gate of the first transistor;
A third transistor that is at least one NMOS or PMOS field-effect transistor that is diode-connected and connected in series between the source of the second transistor and the voltage source terminal;
A first constant current source connected between the ground terminal and the drain of the second transistor;
A constant voltage generation circuit for generating a constant voltage based on the input voltage at the output terminal by forming a negative feedback circuit from the output terminal to the gate of the first transistor.

6. The constant voltage generation circuit according to claim 5, wherein the first constant current source is a depletion type NMOS or PMOS field effect transistor having a predetermined potential difference between a gate and a source.

6. The constant voltage generation circuit according to claim 5, wherein the first constant current source includes a current source and a current mirror circuit.

A second constant current source is further connected between the output terminal and the voltage source terminal, and the second constant current source supplies the same current as the first constant current source. A constant voltage generation circuit according to any one of the above.