JP2012204453A - Forming method of wiring - Google Patents
Forming method of wiring Download PDFInfo
- Publication number
- JP2012204453A JP2012204453A JP2011065707A JP2011065707A JP2012204453A JP 2012204453 A JP2012204453 A JP 2012204453A JP 2011065707 A JP2011065707 A JP 2011065707A JP 2011065707 A JP2011065707 A JP 2011065707A JP 2012204453 A JP2012204453 A JP 2012204453A
- Authority
- JP
- Japan
- Prior art keywords
- film
- pattern
- mask
- spacer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】側壁転写プロセスを用いて被加工膜を形成する場合に、従来に比して工程数を減少させ、製造コストの上昇を抑えることができる配線の形成方法を提供する。
【解決手段】実施形態によれば、まず、被加工膜11上にマスク膜12と所定の形状のパターンの芯材膜13とを形成し、その上にスペーサ膜14を形成する。ついで、スペーサ膜14を後のエッチング時のマスクとして残す位置から所定の距離の範囲にスペーサ膜14が位置するようにダミーのスペーサ膜143と、芯材膜13の側壁に側壁パターンとをリソグラフィ技術とエッチング技術とを用いて形成する。その後、芯材膜13を除去し、ダミーパターンが除去されるまでスペーサ膜14をエッチングし、所定の範囲に他のスペーサ膜14が存在しない位置にパターン変質部21を生成する。そして、パターン変質部21を除去し、スペーサ膜14をマスクとしてマスク膜12と被加工膜11をエッチングする。
【選択図】図1−6An object of the present invention is to provide a method of forming a wiring, which can reduce the number of steps and suppress an increase in manufacturing cost when forming a film to be processed using a sidewall transfer process.
According to the embodiment, first, a mask film 12 and a core material film 13 having a predetermined pattern are formed on a film 11 to be processed, and a spacer film 14 is formed thereon. Next, a lithography technique is applied to form a dummy spacer film 143 and a side wall pattern on the side wall of the core material film 13 so that the spacer film 14 is located within a predetermined distance from the position where the spacer film 14 is left as a mask for subsequent etching. And an etching technique. Thereafter, the core material film 13 is removed, the spacer film 14 is etched until the dummy pattern is removed, and the pattern alteration portion 21 is generated at a position where no other spacer film 14 exists in a predetermined range. Then, the pattern alteration portion 21 is removed, and the mask film 12 and the processed film 11 are etched using the spacer film 14 as a mask.
[Selection] Figure 1-6
Description
本発明の実施形態は、配線の形成方法に関する。 Embodiments described herein relate generally to a wiring formation method.
近年、半導体装置の微細化に伴い、リソグラフィの露光解像限界を超えた寸法を有するパターンを形成する方法が求められている。その1つの方法として、芯材の側面に側壁パターンを形成し、芯材を除去した後、側壁パターンをマスクにして下地の被加工膜をエッチングする側壁転写プロセスが知られている。 In recent years, with the miniaturization of semiconductor devices, a method for forming a pattern having a dimension exceeding the exposure resolution limit of lithography has been demanded. As one of the methods, there is known a side wall transfer process in which a side wall pattern is formed on a side surface of a core material, the core material is removed, and then an underlying film to be processed is etched using the side wall pattern as a mask.
この側壁転写プロセスで加工された被加工膜は、ループ状を有しているため、たとえば被加工膜が導電性材料の場合には電気的にオープン(開放)にしなければならない。そのために、従来では、被加工膜を形成した後、レジストを被加工膜上に塗布し、リソグラフィ技術によってループカットを行う領域を開口したレジストパターンを形成し、RIE(Reactive Ion Etching)法などの異方性エッチングによって被加工膜を加工し、ループカットを行っていた。 Since the film to be processed processed by the sidewall transfer process has a loop shape, for example, when the film to be processed is a conductive material, it must be electrically opened (opened). For this purpose, conventionally, after forming a film to be processed, a resist is applied onto the film to be processed, and a resist pattern is formed by opening a region to be loop-cut by a lithography technique, such as RIE (Reactive Ion Etching) method. The film to be processed was processed by anisotropic etching to perform loop cutting.
しかしながら、従来技術では、上記したようにループカットを行うための工程が別途必要であり、工程数の増加によって製造コストが上昇してしまうという問題点があった。 However, the prior art requires a separate process for performing the loop cut as described above, and there is a problem that the manufacturing cost increases due to an increase in the number of processes.
本発明の一つの実施形態は、側壁転写プロセスを用いて被加工膜を形成する場合に、従来に比して工程数を減少させ、製造コストの上昇を抑えることができる配線の形成方法を提供することを目的とする。 One embodiment of the present invention provides a method for forming a wiring that can reduce the number of steps and suppress an increase in manufacturing cost when forming a film to be processed using a sidewall transfer process. The purpose is to do.
本発明の一つの実施形態によれば、まず、被加工膜形成工程で、被加工膜上にマスク膜と芯材膜とを積層させて形成し、芯材膜加工工程で、前記芯材膜を所定のパターンに加工し、スペーサ膜形成工程で、前記所定のパターンに加工された芯材膜およびマスク膜上にスペーサ膜を形成する。ついで、レジストパターン形成工程で、後の工程で前記スペーサ膜をマスクとして前記マスク膜をエッチングする際に、前記スペーサ膜を前記マスクとして残す位置から所定の距離の範囲にダミーのレジストパターンを形成する。その後、スペーサ膜エッチング工程で、前記レジストパターンをマスクとして前記スペーサ膜をその厚さ分だけエッチングし、前記芯材膜の側壁に側壁パターンを形成し、前記レジストパターンの形成位置に前記スペーサ膜のダミーパターンを形成する。ついで、芯材膜除去工程で、前記芯材膜を除去した後、パターン変質部生成工程で、前記スペーサ膜の前記ダミーパターンが除去されるまでエッチングを行い、前記所定の距離の範囲に他の前記スペーサ膜が存在しない位置の前記スペーサ膜を、エッチングによって前記マスク膜から放出される化学種と反応させたパターン変質部を生成する。そして、マスク膜エッチング工程で、前記パターン変質部を除去し、前記スペーサ膜をマスクとして前記マスク膜をエッチングし、さらに、被加工膜エッチング工程で、前記マスク膜をマスクとして前記被加工膜をエッチングする。 According to one embodiment of the present invention, first, a mask film and a core material film are stacked on the film to be processed in the process film forming step, and the core material film is formed in the core material film processing step. Is processed into a predetermined pattern, and a spacer film is formed on the core film and the mask film processed into the predetermined pattern in the spacer film forming step. Next, in a resist pattern forming process, when the mask film is etched using the spacer film as a mask in a later process, a dummy resist pattern is formed within a predetermined distance from a position where the spacer film is left as the mask. . Thereafter, in the spacer film etching step, the spacer film is etched by the thickness using the resist pattern as a mask, a sidewall pattern is formed on the sidewall of the core material film, and the spacer film is formed at the position where the resist pattern is formed. A dummy pattern is formed. Next, after the core material film is removed in the core material film removal step, etching is performed until the dummy pattern of the spacer film is removed in the pattern alteration portion generation step, and the other region is within the predetermined distance range. A pattern alteration portion is generated by reacting the spacer film at a position where the spacer film does not exist with a chemical species released from the mask film by etching. Then, in the mask film etching step, the pattern altered portion is removed, the mask film is etched using the spacer film as a mask, and further, the processed film is etched using the mask film as a mask in the processed film etching step. To do.
以下に添付図面を参照して、実施形態にかかる配線の形成方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる配線層の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚や加工寸法は一例であり、これに限定されるものではない。 Exemplary embodiments of a wiring forming method will be explained below in detail with reference to the accompanying drawings. In addition, this invention is not limited by this embodiment. Further, the cross-sectional views of the wiring layers used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thicknesses of the respective layers, and the like may differ from actual ones. Furthermore, the film thickness and processing dimension shown below are examples, and are not limited thereto.
図1−1〜図1−8は、本実施形態による配線の形成方法の手順の一例を模式的に示す図であり、(a)は平面図であり、(b)は(a)のA−A断面図であり、(c)は(a)のB−B断面図である。 FIGS. 1-1 to 1-8 are diagrams schematically showing an example of the procedure of the wiring forming method according to the present embodiment, where (a) is a plan view and (b) is an A diagram in (a). It is -A sectional drawing, (c) is BB sectional drawing of (a).
まず、図1−1に示されるように、半導体基板などの基板10上に、パターニングしたい被加工膜11と、マスク膜12と、芯材膜13と、を順に形成する。被加工膜11は、たとえばNAND型フラッシュメモリのメモリセルのゲート構造を構成するトンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜の積層構造や、ReRAM(Resistive Random Access Memory)の電極層、整流層および抵抗変化層を含む積層構造などを例示することができるが、ここでは説明の簡略化のために半導体膜を加工するものとする。マスク膜12は、被加工膜11を加工する際のマスクになるとともに、側壁転写プロセスでストッパとしての機能も有する。マスク膜12として、たとえば厚さ50nmのDTEOS(Densified Tetra Ethyl Ortho Silicate)膜を用いることができる。芯材膜13は、側壁転写プロセスで側壁形成の際に使用する膜であり、たとえば厚さ120nmのSiN膜を用いることができる。
First, as shown in FIG. 1A, on a
ついで、芯材膜13上に図示しないレジストを塗布し、フォトリソグラフィ技術によってレジストを所望のパターンに加工する。その後、RIE法などの異方性エッチングによって、パターニングされたレジストをマスクとして、芯材膜13をエッチングし、レジストを除去する。ここでは、芯材膜13は、所定のピッチで形成されるラインパターン131(ラインアンドスペース状のパターン)と、ラインパターン131のライン幅よりも太い幅の孤立パターン132と、を有するように加工されている。
Next, a resist (not shown) is applied on the
また、ラインパターン131は、紙面上で右方向に行くほど上端の位置が下がるように形成される。ここでは、各ラインパターン131は同じ長さを有し、左隣のラインパターン131よりもaだけ上端が下方に位置するようにラインパターン131が形成される。
Further, the
その後、図1−2に示されるように、側壁転写プロセスで芯材膜13の側壁となるスペーサ膜14を、芯材膜13が形成された基板10上をコンフォーマルに被覆するように形成する。スペーサ膜14として、たとえば減圧CVD(Chemical Vapor Deposition)法で形成した厚さ30nmのアモルファスシリコン膜を用いることができる。
After that, as shown in FIG. 1B, the
ついで、図1−3に示されるように、スペーサ膜14上にレジストを塗布し、フォトリソグラフィ技術によって、つぎのエッチング工程での芯材膜13の保護のためにエッチングしたくない領域を覆うようにパターニングするとともに、芯材膜13の側壁に形成されるスペーサ膜14のカットをしたくない部分から所定の距離の範囲内にダミーのスペーサ膜14のパターンが残るようにパターニングし、レジストパターン15A,15Bを形成する。ここでは、孤立パターン132を所定の大きさにするとともにダミーの役割を有するレジストパターン15Aと、ダミーのレジストパターン15Bと、が形成されている。
Next, as shown in FIG. 1C, a resist is applied on the
レジストパターン15Aは、孤立パターン132を被覆し、最も近いラインパターン131Aの側面に形成されたスペーサ膜14との間の距離d1が所定の距離の範囲内となるように設けられる。また、紙面上の上端は隣接するラインパターン131Aの上端と略同じ位置であるが、下端は隣接するラインパターン131Aの下端の側面に形成されたスペーサ膜14の端部よりもaだけ短くなるように形成されている。
The
レジストパターン15Bは、最も近いラインパターン131Cの側面に形成されたスペーサ膜14との間の距離d2が所定の距離の範囲内となるように設けられるとともに、紙面上の下端は隣接するラインパターン131C下端と略同じ位置であるが、上端は隣接するラインパターン131Cの側面に形成されたスペーサ膜14の上端よりもaだけ短くなるように形成されている。
The
その後、図1−4に示されるように、RIE法などの異方性エッチングによって、レジストパターン15A,15Bをマスクとして、スペーサ膜14をエッチバックする。これによって、ラインパターン131の側面を囲むようにループ状のスペーサ膜141が残る。また、レジストパターン15Aを配置した箇所のマスク膜12上および芯材膜13上にスペーサ膜142が残り、レジストパターン15Bを配置した箇所のマスク膜12上にスペーサ膜143が残る。スペーサ膜143はダミーパターンである。
Thereafter, as shown in FIG. 1-4, the
ついで、図1−5に示されるように、露出している箇所の芯材膜13を除去する。ここでは、芯材膜13としてSiN膜を用いているので、熱燐酸によって芯材膜13を除去することができる。
Next, as shown in FIG. 1-5, the exposed
その後、図1−6に示されるように、図1−4のエッチバック工程で形成されたスペーサ膜142の裾部分142aと芯材膜13上の部分142b、およびダミーパターンであるスペーサ膜143をRIE法などの異方性エッチングによって除去する。このとき、パターンとして形成されているスペーサ膜14は、隣接するスペーサ膜141,142,143との間の距離によって、エッチング後の状態が異なってくる。隣接するスペーサ膜141,142,143との間の距離が所定値よりも小さい領域、すなわちラインアンドスペース状にパターンが形成されている領域やダミーパターンが配置された領域では、スペーサ膜141,142,143をマスクとしてマスク膜12が加工される。一方、隣接するスペーサ膜141,142,143との間の距離が所定値よりも大きい領域では、マスク膜12がエッチングされる際に放出される化学種がスペーサ膜141,142と反応し、反応生成物が生成される。以下では、スペーサ膜141,142中の反応生成物が生成された部分をパターン変質部21という。この場合には、マスク膜12はDTEOS膜によって構成され、スペーサ膜141,142,143はアモルファスシリコン膜によって構成されるので、DTEOS膜からの酸素の供給によってアモルファスシリコン膜が一部酸化されてシリコン酸化膜が形成され、マスク膜12と同じ組成のパターン変質部21が生成される。その結果、パターン変質部21はマスク材としての機能を失う。これによって、ループ状のスペーサ膜141は、ライン状のスペーサ膜141となる。また、このときスペーサ膜142の隣接するスペーサ膜141との間の距離が所定値よりも大きくなる箇所ではパターン変質部21が形成される。
Thereafter, as shown in FIG. 1-6, the
エッチング時のスペーサ膜141,142からパターン変質部21への変化の有無は、隣接するスペーサ膜141,142,143との間の距離とスペーサ膜141,142,143の幅とによって制御することができる。たとえば、最も細いラインの寸法(幅)が30nm以下(たとえば20nm台)の場合には、隣接するパターンとの間の距離が100nm〜200nmよりも離れているとスペーサ膜141,142がパターン変質部21へと変化し、100nm以下の場合にはスペーサ膜141,142は変化しない。
Whether or not the
ついで、図1−7に示されるように、スペーサ膜141,142と孤立パターン132とをマスクとしてRIE法などの異方性エッチングによってマスク膜12をエッチングする。このとき、スペーサ膜141,142に比してマスク膜12の方がエッチングされやすい条件でエッチングを行う。この例では、パターン変質部21はシリコン酸化膜であり、マスク膜12のDTEOS膜と同じ組成であるので、スペーサ膜141,142よりもエッチングされやすい。つまり、パターン変質部21はマスク材として機能せず、エッチング対象となる。その結果、エッチング後のパターン変質部21が形成された位置でのマスク膜12の高さは、スペーサ膜14の形成位置でのマスク膜12の高さに比して低くなっている(図1−7(c))。すなわち、パターン変質部21が形成された部分は、マスク膜12にパターンが転写されないので、ループ状に形成されたスペーサ膜141のパターンがループカットされ、ラインアンドスペース状のパターンとしてマスク膜12が加工される。
Next, as shown in FIGS. 1-7, the
その後、図1−8に示されるように、RIE法などの異方性エッチングによって、ループカットされたパターンが形成されたマスク膜12をマスクに用いて被加工膜11をエッチングする。このとき、高さの低いマスク膜12はマスクとして機能しないので、所望のパターンを被加工膜11に転写加工することができる。以上のようにして、被加工膜11への側壁転写プロセスを用いたパターンの転写処理が終了する。
Thereafter, as shown in FIGS. 1-8, the film to be processed 11 is etched by anisotropic etching such as RIE, using the
なお、上記した例では、マスク膜12に酸化シリコン系の膜を用い、スペーサ膜14にシリコン系の膜を用いる場合を例示したが、これに限定されるものではなく、スペーサ膜14を用いたマスク膜12のエッチング時にスペーサ膜14に酸化、還元、窒化またはその他の化学反応を起こさせるようなマスク膜12とスペーサ膜14の組み合わせの膜とすることができる。
In the above-described example, a case where a silicon oxide film is used as the
たとえば、マスク膜12に窒化シリコン系の膜を用い、スペーサ膜14にシリコン系の膜を用いる場合には、隣接するスペーサ膜14からなるパターンとの間の距離が所定値よりも大きい領域では、マスク膜12のエッチング時にマスク膜12から放出される窒素によってスペーサ膜14が窒化され、パターン変質部21としてマスク膜12と同じ組成の窒化シリコン膜が生成される。そして、シリコン系のスペーサ膜14をマスクとした被加工膜11のエッチング時に、マスク膜12と同時にパターン変質部21が除去される。
For example, in the case where a silicon nitride film is used for the
また、マスク膜12にシリコン系の膜を用い、スペーサ膜14に酸化シリコン系の膜を用いる場合には、隣接するスペーサ膜14からなるパターンとの間の距離が所定値よりも大きい領域では、マスク膜12のエッチング時にマスク膜12から放出されるシリコンによってスペーサ膜14がシリコンリッチな組成になり、パターン変質部21としてシリコンリッチな酸化シリコン膜が生成される。そして、酸化シリコン系のスペーサ膜14をマスクとした被加工膜11のエッチング時に、マスク膜12と同時にパターン変質部21が除去される。
Further, when a silicon-based film is used for the
このほかに、マスク膜12に酸化シリコン系の膜を用い、スペーサ膜14にタングステンやアルミニウム、チタンなどの膜を用いることもできる。たとえば、スペーサ膜14にタングステン膜を用いる場合には、隣接するスペーサ膜14からなるパターンとの間の距離が所定値よりも大きい領域では、マスク膜12のエッチング時にマスク膜12から放出される酸素によってスペーサ膜14が酸化され、パターン変質部21として酸化タングステン(WOx)膜が生成される。酸化タングステン膜からなるパターン変質部21はシリコン酸化膜とは異なる材質であるので、図1−6の工程の後、コリン系やアルカリ系のエッチャントまたはCF系ガスやHBrガスなどを用いてパターン変質部21を除去する工程が追加される。そして、図1−7のスペーサ膜14をマスクとした被加工膜11のエッチングを行う。アルミニウムやチタンなどをスペーサ膜14に用いた場合も同様である。
In addition, a silicon oxide film can be used for the
また、上記した例では、ラインアンドスペース状のパターンは、隣接するパターンとの間でラインパターンの延在方向に所定の距離ずらして配置するようにしたが、これに限定されるものではない。 In the above example, the line-and-space pattern is arranged with a predetermined distance shifted from the adjacent pattern in the extending direction of the line pattern. However, the present invention is not limited to this.
図2は、ダミーパターンの配置の一例を示す上面図である。図2(a)は、図1−4に対応する工程での上面図であり、図2(b)は、図1−8に対応する工程での上面図である。この例では、図2(a)に示されるように、芯材膜13からなるラインパターン131を、その延在方向の位置が隣接するラインパターン131で同じとなるように形成した場合が示されている。このようなラインパターン131の周囲にはスペーサ膜141がループ状に形成される。ラインパターン131の延在方向の両端でスペーサ膜141のループカットを行う場合には、ループ状のスペーサ膜141の延在方向の両端から所定の距離よりも離してダミーパターンを形成するようにすればよい。また、ラインパターン131の延在方向に垂直な方向に配列するループ状のスペーサ膜141の両端に、所定の距離以下の範囲で、ラインパターン131よりも長さの短いダミーパターンであるスペーサ膜143を配置すればよい。このように配置することで、図2(b)に示されるように、ダミーパターンが配置されないスペーサ膜141の延在方向の両端部分はパターン変質部21となる。そして、このスペーサ膜141を用いてマスク膜12のエッチングを行うことで、スペーサ膜141の延在方向の両端部分が自動的に除去される。その結果、延在方向の長さが揃い、延在方向に垂直な方向の上下端部の位置もそろったラインアンドスペース状のパターンを有するマスク膜12が形成される。
FIG. 2 is a top view showing an example of the arrangement of dummy patterns. 2A is a top view at a step corresponding to FIG. 1-4, and FIG. 2B is a top view at a step corresponding to FIG. 1-8. In this example, as shown in FIG. 2A, a case is shown in which the
このように、本実施形態では、側壁転写プロセスで形成されたループ状のスペーサ膜14のパターンをマスク膜12に転写する際に、カットしたい位置では、隣接するスペーサ膜14からなるパターンとの間の距離を所定値よりも大きくし、カットしたくない位置では、隣接するスペーサ膜14からなるパターンとの間の距離を所定値以下とするように、スペーサ膜14を加工してダミーのパターン(スペーサ膜143)を配置した後にエッチングを行った。これによって、スペーサ膜14上の位置であって所定の距離の範囲にスペーサ膜14が存在しない位置では、マスク膜12のエッチング時に放出される化学種とスペーサ膜14とが反応し、マスクとして機能しないパターン変質部21が生成される。そして、このパターン変質部21を除去することで、スペーサ膜14中のカットしたい箇所のみパターンを削除することができる。そして、このようなパターンを有するスペーサ膜14を用いて加工を行うことで、側壁転写プロセスでも閉ループでない構造のパターンを被加工膜11に転写することができるという効果を有する。
As described above, in the present embodiment, when transferring the pattern of the loop-
また、スペーサ膜14をマスクとしたエッチングのみで、閉ループのパターンの一部を除去することができるので、従来必要であった閉ループのパターンをカットするためのリソグラフィ工程とエッチング工程とその後の洗浄処理工程などを設けなくてよい。つまり、従来に比して工程数を大幅に削減することができる。
In addition, since a part of the closed loop pattern can be removed only by etching using the
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
10…基板、11…被加工膜、12…マスク膜、13…芯材膜、14…スペーサ膜、15A,15B…レジストパターン、21…パターン変質部、21…反応生成物、21…パターン変質部、131,131A,131C…ラインパターン、132…孤立パターン、141,142,143…スペーサ膜。
DESCRIPTION OF
Claims (5)
前記芯材膜を所定のパターンに加工する芯材膜加工工程と、
前記所定のパターンに加工された芯材膜およびマスク膜上にスペーサ膜を形成するスペーサ膜形成工程と、
後の工程で前記スペーサ膜をマスクとして前記マスク膜をエッチングする際に、前記スペーサ膜を前記マスクとして残す位置から所定の距離の範囲にダミーのレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをマスクとして前記スペーサ膜をその厚さ分だけエッチングし、前記芯材膜の側壁に側壁パターンを形成し、前記レジストパターンの形成位置に前記スペーサ膜のダミーパターンを形成するスペーサ膜エッチング工程と、
前記芯材膜を除去する芯材膜除去工程と、
前記スペーサ膜の前記ダミーパターンが除去されるまでエッチングを行い、前記所定の距離の範囲に他の前記スペーサ膜が存在しない位置の前記スペーサ膜を、エッチングによって前記マスク膜から放出される化学種と反応させたパターン変質部を生成するパターン変質部生成工程と、
前記パターン変質部を除去し、前記スペーサ膜をマスクとして前記マスク膜をエッチングするマスク膜加工工程と、
前記マスク膜をマスクとして前記被加工膜をエッチングする被加工膜エッチング工程と、
を含むことを特徴とする配線の形成方法。 A film formation process for forming a film by laminating a mask film and a core material film on the film to be processed;
A core material film processing step of processing the core material film into a predetermined pattern;
A spacer film forming step of forming a spacer film on the core film and the mask film processed into the predetermined pattern;
A resist pattern forming step of forming a dummy resist pattern within a predetermined distance from a position where the spacer film is left as the mask when the mask film is etched using the spacer film as a mask in a later step;
Etching the spacer film by the thickness using the resist pattern as a mask, forming a side wall pattern on the side wall of the core material film, and forming a dummy pattern of the spacer film at a position where the resist pattern is formed Process,
A core film removal step for removing the core film;
Etching is performed until the dummy pattern of the spacer film is removed, and the spacer film at a position where no other spacer film exists within the predetermined distance range is separated from the chemical species released from the mask film by etching. A pattern alteration part generation step for generating a reacted pattern alteration part; and
A mask film processing step of removing the pattern alteration portion and etching the mask film using the spacer film as a mask;
A film etching process for etching the film to be processed using the mask film as a mask;
A method for forming a wiring, comprising:
前記マスク膜エッチング工程では、前記パターン変質部の除去と前記マスク膜のエッチングとを同時に行うことを特徴とする請求項1または2に記載の配線の形成方法。 In the pattern altered portion generation step, the pattern altered portion is a material having a larger etching rate than the spacer film when the mask film is etched,
3. The wiring formation method according to claim 1, wherein in the mask film etching step, the removal of the pattern alteration portion and the etching of the mask film are simultaneously performed.
前記パターン変質部をエッチングによって除去するパターン変質部除去工程と、
前記パターン変質部が除去された前記スペーサ膜をマスクとして前記マスク膜をエッチングするマスク膜エッチング工程と、
を含むことを特徴とする請求項1または2に記載の配線の形成方法。 The mask film processing step includes
A pattern alteration portion removing step of removing the pattern alteration portion by etching;
A mask film etching step of etching the mask film using the spacer film from which the pattern alteration portion has been removed as a mask;
The method of forming a wiring according to claim 1, wherein the wiring is formed.
The position on the spacer film that is not desired to be removed in the resist pattern forming step is a position that is not desired to be subjected to loop cutting of the pattern of the spacer film formed in a loop around the core material film. The method of forming a wiring according to any one of claims 1 to 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011065707A JP2012204453A (en) | 2011-03-24 | 2011-03-24 | Forming method of wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011065707A JP2012204453A (en) | 2011-03-24 | 2011-03-24 | Forming method of wiring |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012204453A true JP2012204453A (en) | 2012-10-22 |
Family
ID=47185146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011065707A Withdrawn JP2012204453A (en) | 2011-03-24 | 2011-03-24 | Forming method of wiring |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012204453A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9240321B2 (en) | 2013-08-05 | 2016-01-19 | Kabushiki Kaisha Toshiba | Mask having separated line patterns connected by a connecting pattern |
| WO2018179354A1 (en) * | 2017-03-31 | 2018-10-04 | 株式会社Kokusai Electric | Production method for semiconductor device, substrate treatment device, and program |
| US10809615B2 (en) | 2018-09-14 | 2020-10-20 | Toshiba Memory Corporation | Pattern forming method, master template, and method of manufacturing template |
-
2011
- 2011-03-24 JP JP2011065707A patent/JP2012204453A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9240321B2 (en) | 2013-08-05 | 2016-01-19 | Kabushiki Kaisha Toshiba | Mask having separated line patterns connected by a connecting pattern |
| WO2018179354A1 (en) * | 2017-03-31 | 2018-10-04 | 株式会社Kokusai Electric | Production method for semiconductor device, substrate treatment device, and program |
| JPWO2018179354A1 (en) * | 2017-03-31 | 2019-12-19 | 株式会社Kokusai Electric | Semiconductor device manufacturing method, substrate processing apparatus, and program |
| US11152215B2 (en) | 2017-03-31 | 2021-10-19 | Kokusai Electric Corporation | Method of manufacturing semiconductor device, substrate processing apparatus and non-transitory computer-readable recording medium |
| US10809615B2 (en) | 2018-09-14 | 2020-10-20 | Toshiba Memory Corporation | Pattern forming method, master template, and method of manufacturing template |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI356446B (en) | Methods to reduce the critical dimension of semico | |
| JP5492381B2 (en) | Method for forming fine pattern of semiconductor device using double patterning process | |
| US7709396B2 (en) | Integral patterning of large features along with array using spacer mask patterning process flow | |
| US7576010B2 (en) | Method of forming pattern using fine pitch hard mask | |
| CN103794475B (en) | The triple graphic method of autoregistration | |
| CN102208330B (en) | Method for forming fine pattern | |
| TWI381424B (en) | Triple frequency method using a spacing mask with an insertion area | |
| US20090017631A1 (en) | Self-aligned pillar patterning using multiple spacer masks | |
| US8728945B2 (en) | Method for patterning sublithographic features | |
| US8110340B2 (en) | Method of forming a pattern of a semiconductor device | |
| KR102607278B1 (en) | Method for forming patterns of a semiconductor device | |
| CN114334619B (en) | Method for forming semiconductor structure | |
| JP2010087300A (en) | Method of manufacturing semiconductor device | |
| JP2012204453A (en) | Forming method of wiring | |
| KR101057191B1 (en) | Method of forming fine pattern of semiconductor device | |
| US8097507B2 (en) | Method of fabricating a semiconductor device | |
| US9330962B2 (en) | Non-lithographic hole pattern formation | |
| TW201308418A (en) | Semiconductor device and method of manufacturing same | |
| JP2005191567A (en) | Contact formation method of semiconductor element | |
| US11894231B2 (en) | Semiconductor fabrication method and structure using multiple sacrificial layers to form sidewall spacers | |
| JP2009094379A (en) | Manufacturing method of semiconductor device | |
| CN108257910B (en) | Method for fabricating shallow trench isolation trenches | |
| US8778808B2 (en) | Method of fabricating a semiconductor device | |
| CN112951724A (en) | Semiconductor structure and forming method thereof | |
| JP2010087298A (en) | Method of manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20140603 |