JP2011223391A - 半導体集積回路およびそれを備えた撮像システム - Google Patents

Abstract

【課題】イメージセンサとＤＳＰとの間に追加の信号線を設けることなく、イメージセンサから出力されたデータ信号自体からそれが映像信号であるか否かを判断する。
【解決手段】画素アレイ（１０１）、符号生成部（１０２）、および送信インタフェース（１０３）を有するイメージセンサ（１）と、イメージセンサ（１）から出力される外部信号を処理する半導体集積回路（２）とを備えた撮像システムにおいて、半導体集積回路（２）は、イメージセンサ（１）から出力される外部信号を受信する受信インタフェース（２０１）と、当該受信した外部信号を遅延させて第１の信号を出力する信号遅延部（２０２）と、第１の信号の符号系列の誤り訂正を行う誤り訂正部（２０６）と、誤り訂正部（２０６）の処理結果に基づいて、外部信号が画像信号であるか否かを判定する画像信号判定部（２１１）とを備えている。
【選択図】図１

Description

本発明は、イメージセンサと受信回路からなる撮像システムに関し、特にディジタルスチルカメラ等のカメラの撮像系に適用して有効な技術に属する。

近年、ディジタルスチルカメラが一般に普及し、画質など性能に対する各社間の競争が激化している。特にイメージセンサの画素数は画質を決める重要なファクターである。画素数の向上によりイメージセンサと、画像処理などを司るシステムＬＳＩとのインタフェースの高速化が求められている。

イメージセンサとＤＳＰとの間をディジタルインタフェースを用いて高速化するとＤＳＰ側でのデータ取り込みタイミングの調整が必要となる。そこで、イメージセンサよりテストパルスをＤＳＰに入力し受信する際の取り込みクロック信号の位相を調整することにより、ＤＳＰ側で正しいタイミングでデータを取り込みできるようにしているものがある。また、このテストパルスの発生を水平もしくは垂直ブランキング期間に行うことにより周期的な調整が可能になり、使用中の遅延時間変動にも対応している（例えば、特許文献１参照）。

特開２００７−１９４９６３号公報

上記テストパルスは、ＤＳＰにおけるデータ取り込みの位相調整するためのものであって、イメージセンサからどのタイミングで映像信号が送出されるのかを表すものではない。すなわち、ＤＳＰはイメージセンサからどのタイミングで映像信号が送られてくるのかを知る必要があるが、テストパルスからではそのようなタイミングを知ることは困難である。また、上記従来技術では、イメージセンサから映像信号とは別にテストパルスが送出されるため、テストパルスを受信するための専用ピンがＤＰＳに必要となる。

かかる問題に鑑み、本発明は、イメージセンサとＤＳＰとの間の信号線を追加することなく、ＤＳＰ側でイメージセンサから出力されたデータ信号が映像信号であるか否かを判断可能にすることを課題とする。

上記課題を解決するために本発明によって次のような手段を講じた。すなわち、受光素子の集まりからなる画素アレイ、誤り訂正符号を含む符号系列を生成する符号生成部、および画素アレイから出力される信号および符号生成部によって生成された符号系列を外部に送信する送信インタフェースを有するイメージセンサと、イメージセンサから出力される外部信号を処理する半導体集積回路とを備えた撮像システムにおいて、当該半導体集積回路は、イメージセンサから出力される外部信号を受信する受信インタフェースと、当該受信した外部信号を遅延させて第１の信号を出力する信号遅延部と、第１の信号の符号系列の誤り訂正を行う誤り訂正部と、誤り訂正部の処理結果に基づいて、外部信号が画像信号であるか否かを判定する画像信号判定部とを備えているものとする。

これによると、水平もしくは垂直またはその両方のブランキング期間の一部または全区間にイメージセンサから誤り訂正符号を含むデータ信号が半導体集積回路に繰り返し送信され、半導体集積回路では誤り訂正処理結果に基づいてデータ信号が画像信号であるか否かが判定される。

本発明によると、イメージセンサとＤＳＰとの間に追加の信号線を設けることなく、イメージセンサから出力されたデータ信号自体からそれが映像信号であるか否かを判断することができる。

図１は、第１の実施形態に係る撮像システムの構成図である。 図２は、イメージセンサのデータ送出サイクルの模式図である。 図３は、位相調整完了後の各遅延量のデータ信号およびクロック信号のタイミングチャートである。 図４は、位相調整完了前の各遅延量のデータ信号およびクロック信号のタイミングチャートである。 図５は、信号遅延部における信号遅延量増減のフローチャートである。 図６は、位相が完全に外れた状態から位相調整可能な状態にするフローチャートである。 図７は、第２の実施形態に係る撮像システムの構成図である。 図８は、イメージセンサから出力されるデータ信号およびクロック信号のタイミングチャートである。

（第１の実施形態）
図１は、第１の実施形態に係る撮像システムの構成を示す。本実施形態に係る映像システムは、データ信号線１０４およびクロック信号線１０５で互いに接続されたイメージセンサ１とシステムＬＳＩ２からなる。イメージセンサ１において、画素アレイ１０１と誤り訂正符号付加機能付き符号生成部１０２は送信インタフェース１０３に接続されている。送信インタフェース１０３は、常に画素データ出力を行っているわけではなく、一般にブランキング期間と言われる、画像を生成する上で無効な期間の一部ないしは全部の期間で、符号生成部１０２から生成される信号を送信する。無効な期間のうち、どれだけの期間を誤り訂正信号の送信に用いるかは制御可能であり、誤り訂正信号も画素データも出力していない期間の間、省電力モードに置くことも可能である。

システムＬＳＩ２において、受信インタフェース２０１はイメージセンサ１から出力される外部信号を受信する。信号遅延部２０２は、受信インタフェース２０１が受信した信号に対して比較的大きい遅延と、比較的小さい遅延と、その中間の遅延の３種類の遅延を発生させることができる。それぞれの時間遅延したデータ信号は、標準遅延ＦＦ２０３、少遅延ＦＦ２０４、大遅延ＦＦ２０５にそれぞれ接続されている。ただし、ＦＦはフリップフロップの略である。これらＦＦは同一のクロック信号に接続されているため、データ信号の時間的に前、真ん中、後のタイミングでそれぞれラッチ動作することになる。

少遅延ＦＦ２０４、大遅延ＦＦ２０５にラッチされた信号は、その後シフトレジスタ２０７、２０８によって情報を保持される。シフトレジスタ２０７、２０８のビット数は画素アレイ１０１における１画素当たりのビット数に合わせる。例えば、１画素当たり８ビットの場合にはシフトレジスタ２０７、２０８も８ビットシフトレジスタとして構成する。標準遅延ＦＦ２０３にラッチされた信号は、画像処理部２１０を通して、プリプロセス、ＹＣ処理等の映像処理が行われて、図示しないＳＤメモリカードなどに記録されるとともに、誤り訂正部２０６に入力される。

誤り訂正部２０６は、常に標準遅延ＦＦ２０３の受信結果を見て、標準遅延ＦＦ２０３にラッチされた信号の符号系列の誤り訂正処理を実施する。各符号系列は、データ部と誤り訂正符号部からなり、下記の符号出力領域においてイメージセンサ１から連続して送出される。誤り訂正部２０６は、符号系列に誤りがあるか否かに関する情報、および符号系列の誤りの位置情報を遅延調整部２０９に通知する。遅延調整部２０９は、誤り訂正部２０６からの通知を受けて、後述の手段により遅延制御の必要性の有無を判断し、誤りが発生しており、遅延制御の必要性がある場合に信号遅延部２０２に対して、遅延時間の増減を行う。

次に、イメージセンサ１の信号出力形式について解説する。図２は、水平に１行毎に出力するイメージセンサ１の信号を２次元的に模式的に表したものである。イメージセンサ１のデータ送出サイクルは、画素出力期間と垂直ブランキング期間の大きく２つに分類される。実際に有効な映像情報が送信されている期間が画素出力期間であり、垂直ブランキング期間においては、映像情報は含まれていない。省電力期間においては、イメージセンサ１は電力削減のため出力を停止し、その後、符号出力期間において、連続して誤り訂正符号を含む信号を連続して出力し続ける。なお、イメージセンサ１のデータ送出サイクルは本例に限定されるものではなく、さらに水平方向にブランキング期間を持つことや、省電力期間を持たないものであってもよい。

図１に戻り、画像信号判定部２１１は、誤り訂正部２０６の処理結果に基づいて、イメージセンサ１から送出されたデータ信号が画像信号であるか否かを判定する。具体的には、第１の判定方法として、各符号系列におけるデータ部にあと何サイクルで有効画素領域に達するかの情報を格納しておくことで、画像信号判定部２１１は当該情報に基づいて画像信号が送られてくるタイミングを検知し、画像処理部２１０等の各内部回路の動作準備を行うことができる。

また、第２の判定方法として、画像信号判定部２１１は符号系列の誤りが連続して発生するか否かに基づいて有効画像領域の判定を行ってもよい。符号出力領域ではイメージセンサ１、システムＬＳＩ２はともに事前に定められた計算式によって求められた誤り訂正符号を送受信するため、常に誤り訂正復号演算の結果は連続して誤りなしとなる。一方、有効画像領域では画像アレイ１０１の各ピクセルの値が転送される。ピクセルの値は、画像アレイ１０１の受光した結果であり、例えば強い光が入り飽和した状況では、０ｘＦＦとなり、光のまったく入らない状況では０ｘ００となる。そのため各ピクセルの値は撮影する対象に依存し、事実上のランダム値となる。

このようなランダムな値に対して、誤り訂正復号の演算を行った場合は、ほぼすべての場合で誤りが発生する。極まれに、誤りなしとなることがあっても、それが連続する確率は無視できるほど小さい。さらに念を入れて、有効画素領域の最初の領域が必ず誤りありとなるように、固定値を出力する方法や、ピクセルのデータが偶然誤り訂正符合と一致してしまった場合に、値を１ずらして意図的に誤りが検出されるような対応をとることが可能である。

図２に示したように有効画素領域と符号出力領域は交互に現れる。したがって、符号出力領域では誤り訂正部２０６において誤りが発生していなかったのが、有効画像領域に達した途端に誤りが発生することとなる。すなわち、誤り訂正部２０６において誤りが連続して発生する場合には、それは有効画像領域であると判断することができる。なお、上記第１および第２の判定方法の両方を採用することで、画像領域判定の信頼性をより高めることができる。

次に、遅延調整部２０９によるデータ信号の位相調整について説明する。図３は、位相調整完了後の各遅延量のデータ信号およびクロック信号のタイミングチャートである。遅延量が小さいものから順にデータ信号は有効となる。各ＦＦはクロック信号の立ち上がりエッジでデータ信号をラッチするため、図３の場合だとどのＦＦも正しく有効なタイミングでデータ信号をラッチすることができる。

図４は、位相調整完了前の各遅延量のデータ信号およびクロック信号のタイミングチャートである。図４の場合だとクロック信号の立ち上がりエッジで有効となっているのは小遅延量のデータ信号のみである。すなわち、小遅延量のデータ信号だと有効なデータ（例えば、“０”）がラッチされ、それ以外の遅延量のデータ信号では無効なデータ（例えば、“１”）がラッチされる。この状態ではシステムＬＳＩ２が誤動作するおそれがあるため、遅延調整部２０９は次のようにして信号遅延部２０２における遅延量を調整する。

図５は、信号遅延部２０２における信号遅延量の増減のフローを示す。誤り訂正部２０６で符号系列の誤り訂正処理を行い、誤りがあった場合、遅延調整部２０９は誤り訂正処理対象の符号系列とシフトレジスタ２０７、２０８の出力とをそれぞれ比較し、その比較結果に基づいて信号遅延部２０２における信号遅延量を増減する。例えば、誤り訂正処理対象の符号系列が“１０１１１０１１”であり、３ビット目に誤りがあったとする。また、シフトレジスタ２０７、２０８の出力がそれぞれ“１００１１０１１”、“１０１１１０１１”であったとする。この場合、遅延調整部２０９は、誤り訂正処理対象の符号系列の３ビット目とシフトレジスタ２０７、２０８の出力の３ビット目とを比較し、当該ビット値が異なるシフトレジスタ２０７の出力が正しい、すなわち、データ信号の遅延量を小さくすべきと判断する。そして、信号遅延部２０２に対して信号遅延量を全体的に小さくする指示をする。この結果、データ信号の位相が図４に示した状態から図３に示した状態へと変わり、システムＬＳＩ２においてデータ信号を正しくラッチすることができる。

次に、図６を参照して、電源投入直後などで位相が完全に外れてしまっている状態から上述の位相調整が可能な状態に遷移する方法について説明する。まず、誤り訂正部２０６が常に送られてくるデータ信号を復号しつづけて符号出力領域の検出を行う。この期間は、例えば２画面分であり、この期間待てば少なくとも一度は符号出力期間は経過するはずである。なお、厳密に言えば一度は符号出力期間が経過するための待ち時間は２画面よりも短い時間でよいが、説明の簡略化のためここでは２画面待つこととしている。この時点で符号出力領域が検出できできていれば、おおよその位相調整ができている状態であり、後は通常の位相調整を実施すればよい。符号出力領域が検出できなかった場合は、総当たりで遅延時間をずらして符号出力領域が検出可能な遅延時間を探し出す。この総当たりを実施する方法としては、事前に決められた初期値から始める方法や、調整範囲の最小値から始める方法などが考えられるが、結果的に調整範囲の全範囲をカバーできればどのような方法でもよい。

以上、本実施形態によると、イメージセンサ１から出力されたデータ信号の誤り訂正処理結果からデータ信号が映像信号であるか否かを判断するとともに、データ信号のラッチタイミングを調整することができる。

（第２の実施形態）
図７は、第２の実施形態に係る撮像システムの構成を示す。以下、第１の実施形態と異なる点について説明する。イメージセンサ１において、符号記録機能付き符号生成部１０２は事前に定められた複数の符号系列を記憶しており、イメージセンサ１の状態に応じて適当な符号系列を出力する。データ信号線１０４のビット幅は８ビットであり、送信インタフェース１０３は、データ信号線１０４のＭＳＢから順に１ビットずつタイミングをずらしてデータ信号を送信する。

システムＬＳＩ２において、信号遅延部２０２は、受信インタフェース２０１が受信した信号の各ビットに対して比較的大きい遅延と、比較的小さい遅延と、その中間の遅延の３種類の遅延を発生させることができる。すなわち、システムＬＳＩ２は、比較的遅延の大きいバスｍａｘ、比較的遅延の小さいバスｍｉｎ、中間の遅延のバスｔｙｐの３つを有する。これらのバスは、信号線選択機能付きラッチロジック２１３、２１４、２１５にそれぞれ接続されている。ラッチロジック２１３、２１４、２１５は、各サイクルごとに各バスのＭＳＢからデータ信号をラッチして後段に信号を送る機能を備えている。

次に、複数ビットの遅延を調整する方法について説明する。図８は、イメージセンサから出力されるデータ信号およびクロック信号のタイミングチャートである。符号生成部１０２は符号Ａから符号Ｇまでの７パターンの８ビット符号を記憶している。符号ＡはＡ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７の８ビットからなる。送信インタフェース１０３は、符号出力領域において符号Ａを出力する際に、一番最初のサイクルではＡ０をデータ信号１０４の最上位ビットであるＤａｔａ［７］に出力する。次のサイクルでは、Ａ１を上位から２番目のＤａｔａ［６］に出力する。このように繰り返して最終的にＡ７をＤａｔａ［０］に出力する。符号Ｂ以降についても同様の出力をし、最終的に符号Ｇを出力した後に符号Ａから同様の出力を繰り返す。よって、誤り訂正符号がデータバスの全ビットに散らばる。

ラッチロジック２１３、２１４、２１５は、ＭＳＢから順番に後段に信号を送るため、例えばＡ０がＤａｔａ［７］にあるタイミングで後段に送る動作を開始したとすると、最終的に符号Ａが後段に送られることになる。また、Ｂ０がＤａｔａ［７］にあるタイミングであれば、符号Ｂが後段に送られる。このように、イメージセンサ１が事前に定められた規則に従って複数ビットのバスにまたがって符号を送信し、システムＬＳＩ２はその規則に従って受信すれば元の符号を復元することができる。

信号遅延量の増減はビットごとに行われる。すなわち、遅延調整部２０９は、図５に示した例と同様に３ビット目に誤りがあった場合、Ｄａｔａ［５］の信号遅延量が少なくなるように信号遅延部２０２を制御する。

以上、本実施形態によると、イメージセンサ１とシステムＬＳＩ２とが複数ビット幅のデータ信号で接続される場合、第１の実施形態に係る構成を単純にビット幅分並べるよりも少ない回路規模で位相調整を行うことができる。また、符号のビット位置がデータ信号線のビットと一意に決まる関係であり、１サイクル毎にずらす構成をとることは、誤り訂正演算を行う上で有利である。

本発明に係る撮像システムは、イメージセンサとＤＳＰとの間に追加の信号線を設けることなく、イメージセンサから出力されたデータ信号自体からそれが映像信号であるか否かを判断することができるため、動画や連写を必要とするディジタルビデオカメラやディジタルスチルカメラ等として有用である。

１ イメージセンサ
１０１ 画素アレイ
１０２ 符号生成部
１０３ 送信インタフェース
２ システムＬＳＩ（半導体集積回路）
２０１ 受信インタフェース
２０２ 信号遅延部
２０６ 誤り訂正部
２０９ 遅延調整部
２１１ 画像信号判定部

Claims (9)

1. イメージセンサから出力される外部信号を受信する受信インタフェースと、
   前記受信した外部信号を遅延させて第１の信号を出力する信号遅延部と、
   前記第１の信号の符号系列の誤り訂正を行う誤り訂正部と、
   前記誤り訂正部の処理結果に基づいて、前記外部信号が画像信号であるか否かを判定する画像信号判定部とを備えている
   ことを特徴とする半導体集積回路。
2. 請求項１の半導体集積回路において、
   前記画像信号判定部は、前記第１の信号の符号系列の符号誤りが連続して発生するとき、前記外部信号が画像信号であると判定する
   ことを特徴とする半導体集積回路。
3. 請求項１の半導体集積回路において、
   前記画像信号判定部は、前記第１の信号の符号系列に含まれる情報に基づいて、前記イメージセンサから画像信号が送信されるタイミングを検知する
   ことを特徴とする半導体集積回路。
4. 請求項１の半導体集積回路において、
   前記信号遅延部は、前記受信した外部信号を前記第１の信号よりも少ない遅延量および多い遅延量で遅延させて第２および第３の信号をそれぞれ出力するものであり、
   当該半導体集積回路は、
   前記第１の信号の符号系列の符号誤りの有無および前記第１の信号の符号系列と前記第２および第３の信号の各符号系列との比較結果に基づいて、前記信号遅延部における信号遅延量を増減する遅延調整部を備えている
   ことを特徴とする半導体集積回路。
5. 請求項４の半導体集積回路において、
   前記受信インタフェースは、前記イメージセンサから複数ビット幅の外部信号を受信するものであり、
   前記遅延調整部は、前記受信した外部信号の各ビットについて互いに独立に信号遅延量を増減する
   ことを特徴とする半導体集積回路。
6. 受光素子の集まりからなる画素アレイ、誤り訂正符号を含む符号系列を生成する符号生成部、および前記画素アレイから出力される信号および符号生成部によって生成された符号系列を外部に送信する送信インタフェースを有するイメージセンサと、
   前記イメージセンサから出力される外部信号を処理する請求項１の半導体集積回路とを備えている
   ことを特徴とする撮像システム。
7. 受光素子の集まりからなる画素アレイ、誤り訂正符号を含む符号系列を生成する符号生成部、および前記画素アレイから出力される信号および符号生成部によって生成された符号系列を外部に送信する送信インタフェースを有するイメージセンサと、
   前記イメージセンサから出力される外部信号を処理する請求項４の半導体集積回路とを備え、
   前記送信インタフェースは、複数ビット幅の信号を送信するものであり、かつ、前記複数ビット幅の信号の各ビットをタイミングをずらして送信するものである
   ことを特徴とする撮像システム。
8. 請求項６および７のいずれか一つの撮像システムにおいて、
   前記符号生成部は、記憶している所定の符号系列を出力する
   ことを特徴とする撮像システム。
9. 請求項６および７のいずれか一つの撮像システムにおいて、
   前記符号生成部は、演算により符号系列を生成する
   ことを特徴とする撮像システム。

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