[go: up one dir, main page]

JP2011258910A - 電磁気バンドギャップ構造物を含むemiノイズ遮蔽基板 - Google Patents

電磁気バンドギャップ構造物を含むemiノイズ遮蔽基板 Download PDF

Info

Publication number
JP2011258910A
JP2011258910A JP2010203868A JP2010203868A JP2011258910A JP 2011258910 A JP2011258910 A JP 2011258910A JP 2010203868 A JP2010203868 A JP 2010203868A JP 2010203868 A JP2010203868 A JP 2010203868A JP 2011258910 A JP2011258910 A JP 2011258910A
Authority
JP
Japan
Prior art keywords
substrate
emi noise
region
conductive
substrate region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010203868A
Other languages
English (en)
Inventor
Han Kim
▲漢▼ 金
Mi-Ja Han
美 子 韓
Dae-Hyun Park
大 賢 朴
孝 稙 ▲鄭▼
Hyo-Jik Jeong
Kang Seong Pong
康 ▲星▼ 奉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2011258910A publication Critical patent/JP2011258910A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0236Electromagnetic band-gap structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/16251Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4688Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4694Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density

Landscapes

  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】EBG構造が挿入されたEMIノイズ遮蔽基板を提供する。
【解決手段】本発明によるEMIノイズ遮蔽基板は、上面に電子製品が搭載され、電子製品への信号伝達及び電力伝達のための回路が形成される第1基板領域と、第1基板領域の下面に位置し、第1基板領域から伝達されるEMIノイズの基板外部への放射を遮蔽するように帯域阻止周波数特性を有する電磁気バンドギャップ構造が挿入される第2基板領域とを含むことを特徴とする。
【選択図】図6

Description

本発明は、基板に関するもので、より詳細には、電磁気バンドギャップ構造(EBG structure)を用いて電磁気干渉ノイズ(EMI noise)を遮蔽できるノイズ遮蔽基板に関する。
EMI(Electromagnetic interference)の問題は、電子製品の動作周波数の高速化に伴う慢性的なノイズ問題となっている。特に近年、電子製品の動作周波数が数十MHz〜数GHz帯となり、このようなEMI問題はさらに深刻化している。したがって、これに対する解決策が切に望まれている。
EMIノイズとは、ある1つの電子回路、素子、部品などから発生した電磁波(EM wave)が他の回路、素子、部品などに伝達されて、干渉によるノイズ問題を生じさせる原因となるノイズのことをいう。このようなEMIノイズを大きく分けると、図1aに示す放射ノイズ(radiation noise)110,130と伝導ノイズ(conduction noise)120がある。
この中、基板上部、すなわち電子部品の搭載面へ放射される放射ノイズ110は、通常、基板上部領域をメタルキャップなどの電磁気遮蔽用キャップでシールド(shield)したり、EMI吸収体を設けたりすることで解決されてきた。しかし、図1bにおける基板下部面、すなわち、電子部品が搭載されていない面には、上述のシールドカン30またはEMI吸収体35を設けることができないため、上記シールドカンまたはEMI吸収体は、電子部品の搭載されていない面を介して外部に放射される放射ノイズ130を遮蔽するための解決策にはならない。
こうした従来技術の問題点に鑑み、本発明は、EBG構造を用いることにより電子部品が搭載されていない面を介して外部へ放射される放射ノイズを遮蔽できるEMIノイズ遮蔽基板を提供することを目的とする。
また、本発明は、EGB構造を、電子部品が搭載されていない面側の基板内部に挿入することにより、外部へ放射される放射ノイズを遮蔽できるEMIノイズ遮蔽基板を提供することを目的とする。
本発明の一実施形態によれば、EBG構造が挿入されたEMIノイズ遮蔽基板が提供される。
本発明の実施例によるEMIノイズ遮蔽基板は、上面に電子製品が搭載され、上記電子製品への信号伝達及び電力伝達のための回路が形成される第1基板領域と、上記第1基板領域の下面に位置し、上記第1基板領域から伝達されるEMIノイズの基板外部への放射を遮蔽するように帯域阻止周波数特性を有する電磁気バンドギャップ構造が挿入される第2基板領域と、を含むことができる。
ここで、上記電磁気バンドギャップ構造は、第1平面に位置する複数の導電板と、上記導電板のうちの隣接する2つの導電板間を夫々電気的に接続させるステッチングビアとを含むことができる。また、上記ステッチングビアは、誘電層を貫通し、一端が上記隣接する2つの導電板のうちの1つと接続する第1ビアと、誘電層を貫通し、一端が上記隣接する2つの導電板のうちの他の1つと接続する第2ビアと、上記導電板とは異なる平面に位置し、一端が上記第1ビアの他端と接続し、他端が上記第2ビアの他端と接続する導電性接続パターンと、を含むことができる。
ここで、上記第1平面は、上記導電性接続パターンが位置する平面に比べ上記第1基板の上面からより遠く離れて位置してもよい。
上記第1ビア及び上記第2ビアのうちの少なくとも1つが貫通する上記誘電層は、高誘電体からなることができる。
上記導電板は上記第2基板領域の内部に位置し、上記導電性接続パターンは上記第1基板領域と上記第2基板領域の境界面または上記第1基板領域の内部の一平面に位置することができる。
上記電磁気バンドギャップ構造は、上記導電板が位置する上記第1平面を第1層とし、上記導電性接続パターンが位置する平面を第2層とする2層構造を有し、上記2層構造の電磁気バンドギャップ構造は、上記第2基板領域の内部に高さ方向に繰り返し積層形成されることにより2の倍数層の構造に拡張可能である。
上記電磁気バンドギャップ構造は、上記導電板が位置する上記第1平面と上記導電性接続パターンが位置する平面との間に少なくとも1つの導電層を介在することにより3層以上の構造を有することができる。
上記導電板のうちの一部は、その他の導電板とは面積、形状、大きさのうちの少なくとも1つが異なるように製作してもよい。
上記導電板は、上記第2基板領域の全体領域にわたって配列位置されることが可能である。または、上記導電板は、上記第2基板領域の一部領域に配列位置され、上記導電板が配列位置される上記第2基板領域における上記一部領域が、上記第1基板領域から伝達されるEMIノイズの主要伝達経路を含んでもよい。
ここで、EMIノイズ遮蔽基板は、上記第2基板領域の下面に位置し、上記第2基板領域から伝達されるEMIノイズの基板外部への放射を遮蔽するように帯域阻止周波数特性を有する電磁気バンドギャップ構造が挿入される第3基板領域をさらに含むことができる。
本発明の実施例によれば、EBG構造を用いることにより、電子部品が搭載されていない面を介して外部に放射される放射ノイズを遮蔽できるEMIノイズ遮蔽基板を提供することができる。
また、本発明は、電子部品が搭載されていない面の基板内部にEMI構造を挿入するという簡単な構造変更だけで外部に放射される放射ノイズを効率的に遮蔽できるEMIノイズ遮蔽基板を提供することができる。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
電磁気干渉ノイズ問題を説明するための図面である。 シールドカン及びEMI吸収体を採用した基板を示す図面である。 電磁気バンドギャップ構造としてMT−EBG構造を説明するための図面である。 図2aに示されたMT−EBG構造に関する等価回路図である。 電磁気バンドギャップ構造としてPT−EBG構造を説明するための図面である。 図3aに示されたPT−EBG構造に関する等価回路図である。 電磁気バンドギャップ構造としてVS−EBG構造の一例を示す図面である。 図4aに示されたVS−EBG構造に関する等価回路図である。 図4aに示されたVS−EBGの一部の変形例を示す図面である。 四角形状の金属板を有するVS−EBG構造の配列形態を示す平面図である。 三角形状の金属板を有するVS−EBG構造の配列形態を示す平面図である。 大きさの異なる複数グループの金属板を有するVS−EBG構造の配列形態を示す平面図である。 大きさの異なる複数のグループの金属板を有するVS−EBG構造の配列形態を示す平面図である。 VS−EBG構造による帯状の配列形態を示す平面図である。 本発明によるEBG構造が挿入されたEMIノイズ遮蔽基板の一実施形態を示す垂直断面図である。 本発明によるEBG構造が挿入されたEMIノイズ遮蔽基板の他の実施形態を示す垂直断面図である。 本発明によるEBG構造が挿入されたEMIノイズ遮蔽基板のまた他の実施形態を示す垂直断面図である。 本発明によるEBG構造が挿入されたEMIノイズ遮蔽基板におけるEMIノイズ遮蔽性能を確認できる測定結果グラフである。
本発明は多様な変換を加えることができ、様々な実施例を有することができるため、本願では特定実施例を図面に例示し、詳細に説明する。しかし、これは本発明を特定の実施形態に限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変換、均等物及び代替物を含むものとして理解されるべきである。
本発明を説明するに当たって、係る公知技術に対する具体的な説明が本発明の要旨をかえって不明にすると判断される場合、その詳細な説明を省略する。また、「第1」、「第2」などの用語は、多様な構成要素を説明するのに用いることに過ぎなく、上記構成要素が上記用語により限定されるものではない。上記用語は1つの構成要素を他の構成要素と区別する目的だけに用いられる。
ある構成要素が他の構成要素に「連結」あるいは「接続」されていると記載された時には、その他の構成要素に直接的に連結されているか、または接続されていることができ、中間に他の構成要素が存在することもできると理解しなければならない。反面、ある構成要素が他の構成要素に「直接連結」あるいは「直接接続」されていると記載された時には、中間に他の構成要素が存在しないと理解しなければならない。
さらに、本明細書では、電磁気バンドギャップ構造を説明するに当たって、明細書全般にわたって金属層(metal layer)、金属板(metal plate)、金属線(metal trace)などを用いる場合を中心に説明するが、これらは金属以外の他の導電性物質からなる導電層(conductive layer)、導電板(conductive plate)、導電線(conductive trace)などで代替可能であることは言うまでもない。
以下、本発明の実施例によるEMIノイズ遮蔽基板について詳細に説明する前に、本発明の理解を助けるために、図2aから図4cに示されている電磁気バンドギャップ構造(Electromagnetic bandgap structure)について説明する。
特定周波数帯域の信号を遮蔽できる電磁気バンドギャップ構造は大きく3つに分けられるが、MT−EBG(Mushroom type EBG)、PT−EBG(Planar type EBG)、VS−EBG(Via stitched type EBG)がそれである。この中、特にVS−EBG構造は、本発明と関連して、本出願人の三星電機株式会社が開発した固有モデルである。
先ず、図2aは、MT−EBG構造の一般的な形態を示している。
MT−EBG構造は、例えば、基板内部で電源層(power layer)と接地層(ground layer)として機能する2つの金属層の間にきのこ型を有するEBGセル(EBG cell)230を複数挿入した構造を有する。図2aには、図面図示の便宜上、ただ4つのEBGセルのみを図示した。
図2aを参照すると、MT−EBG構造200は、それぞれ接地層及び電源層のうちの一つ及び他の一つとして機能する第1金属層210と第2金属層220との間に、金属板231をさらに形成し、第1金属層210と金属板231との間をビア232で接続させたきのこ型構造物230を繰り返し配置した形態を有する。このとき、第1金属層210と金属板231との間には第1誘電層215が、金属板231と第2金属層220との間には第2誘電層225が介在される。
このようなMT−EBG構造200は、第2金属層220、第2誘電層225、及び金属板231により形成されるキャパシタンス成分と、第1誘電層215を貫通して第1金属層210と金属板231との間を接続すさせるビア232により形成されるインダクタンス成分とが、第1金属層210と第2金属層220との間でL−C直列接続された状態となることにより、一種の帯域阻止フィルタ(band stop filter)としての機能を行うことになる。これは図2bの等価回路図から容易に理解できる。
図2bを参照すると、MT−EBG構造200は、きのこ型構造物230を第1金属層210と第2金属層220との間に挿入することにより、低周波数(low frequency)帯域の信号(x)及び高周波数(high frequency)帯域の信号(y)は通過させ、その中間の特定周波数帯域の信号(z)は遮蔽できるように実現されている。
しかし、このようなMT−EBG構造を実現するためには少なくとも3層が必要となるので、層数が増加するという構造的な短所がある。
図3aは、PT−EBG構造の一般的な形態を示している。
PT−EBG構造は、例えば電源層または接地層として機能する1つの金属層全体にわたって、特定パターンのEBGセル320−1の複数個を繰り返し配置した構造を有する。図3aには、図面図示の便宜上、ただ4つのEBGセルのみを示した。
図3aを参照すると、PT−EBG構造300は、任意の一金属層310とは異なる平面に位置する複数の金属板321−1,321−2,321−3,321−4が特定の一部分、具体的に、図3aにおける各金属板の角の末端部分にある金属ブランチ(metal branch)322−1,322−2,322−3,322−4を介して相互ブリッジ(bridge)接続する形態を有する。
ここで、広い面積を有する金属板321−1,321−2,321−3,321−4が低インピーダンス領域を構成し、狭い面積を有する金属ブランチ322−1,322−2,322−3,322−4が高インピーダンス領域を構成する。したがって、PT−EBGは、低インピーダンス領域と高インピーダンス領域が繰り返して交互に形成される構造となって、特定周波数帯域のノイズを遮蔽できる帯域阻止フィルタとしての機能を行うことになる。これは図3bの等価回路図により容易に理解できる。
図3bを参照すると、PT−EBG構造300は、同一平面上に低インピーダンス領域を構成する金属板321−1,321−2,321−3,321−4と、高インピーダンス領域を構成する金属ブランチ322−1,322−2,322−3,322−4を交互させることにより、低周波数帯域の信号(x)及び高周波数帯域の信号(y)は通過し、その中間の特定周波数帯域の信号(z1),(z2),(z3)は遮蔽するように実現される。
このようなPT−EBG構造はMT−EBG構造に比べ2層だけでも電磁気バンドギャップ構造を実現することができるという利点はあるが、セルの小型化が困難であり、広い領域にわたって形成されるため、様々な応用製品に適用しにくいというデザインの限界があった。これは、PT−EBG構造が様々なパラメータを活用せずに、単に2つのインピーダンス成分のみを用いてEBG構造を形成するからである。
一方、本出願人が独自開発したVS−EBG構造によれば、上述したMT−EBG及びPT−EBGの構造的な短所、デザインの限界を解決することができる。以下にVS−EBG構造について詳細に説明する。
図4aは、電磁気バンドギャップ構造で、VS−EBG構造の一例を示す図面であり、図4bは図4aに示されたVS−EBG構造に関する等価回路図であり、図4cは図4aに示されたVS−EBGの一部変形例を示す図面である。また、図5aから図5eは、VS−EBG構造におけるEBGセルの様々な配列形態を示している。
図4aを参照すると、VS−EBG構造400は、金属層410、金属層410と離隔して位置する複数の金属板430−1,430−2(以下、第1金属板、第2金属板という)、及びステッチングビア(stitching via)440を含む。但し、図4aには図面図示の便宜上、ただ2つの金属板だけを示した。
具体的に説明すると、図4aの電磁気バンドギャップ構造物は、金属層410(またはステッチングビア440の接続パターン443が位置する部分)を第1層とし、複数の金属板430−1,430−2を第2層とする2層構造となっている。ここで、金属層410と複数の金属板430−1,430−2との間には誘電層420が介在される。
図4aに示された金属層410と金属板430−1,430−2は、多層基板の内部に存在する任意の2つ層であってもよい。図4aは、ステッチングビア440の接続パターン443が形成される位置に対応して金属層410が存在する場合を想定している。しかし、接続パターン443が形成される位置に金属層が存在しない場合も想定可能であり、この場合のVS−EBG構造は図4cのような形態を有することになるだろう。
金属層410は金属板430−1,430−2とは異なる平面に位置すると共に、複数の金属板と電気的に分離されて存在する。すなわち、金属層410は基板内で金属板430−1,430−2とは電気信号的に異なる層を構成する。例えば、金属層410が電源層である場合、金属板430−1,430−2は接地層と電気的に接続され、金属層410が接地層である場合、金属板430−1,430−2は電源層と電気的に接続されることができる。また、金属層410が信号層(signal layer)である場合、金属板430−1,430−2は接地層と電気的に接続され、金属層410が接地層である場合、金属板430−1,430−2は信号層と電気的に接続されることができる。
VS−EBG構造において、ステッチングビアは複数の金属板のうちの2つの金属板間を電気的に接続させる。本明細書に添付されている全ての図面は、ステッチングビアにより、隣接した2つの金属板間が電気的に接続される方式を採用しているが、何れか1つのステッチングビアを介して接続される2つの金属板が必ずしも隣接して位置する金属板とは限らない。また、何れか1つの金属板を基準にして他の1つの金属板が1つのステッチングビアを介して接続される場合を例示しているが、2つの金属板間を接続するステッチングビアの個数に特に制限はない。
また、本明細書には、何れか1つの金属板を基準にして、それと隣接する四方の金属板間がそれぞれ1つのステッチングビアにより、全ての金属板が電気的に接続する形態(図4a及び5a参照)を例示しているが、全ての金属板が電気的に1つに繋がって閉ループ(closed loop)を形成することができれば、ステッチングビアを介した金属板間の接続方式は如何なる方式を適用してもよい。
図4aを参照すると、ステッチングビア440は、第1ビア441、第2ビア442、及び接続パターン443を含むことにより、隣接する2つの金属板間を電気的に接続させる機能をする。
このために、第1ビア441は第1金属板430−1と接続された一端441aから誘電層420を貫通して形成され、第2ビア442は第2金属板430−2と接続された一端442aから誘電層420を貫通して形成される。また、接続パターン443は金属層410と同一平面上に位置してその一端が第1ビア441の他端441bと接続され、他端が第2ビア442の他端442bと接続される。各ビアの一端及び他端には、ビア形成時のドリル工程による位置の誤差を克服するために、ビアランドがビアの断面積より大きく形成されるが、これは自明な事項であるので、その詳細な説明は省略する。
ここで、金属板430−1,430−2と金属層410と間の電気的な接続を防止するために、ステッチングビア440の接続パターン443の周縁にはクリアランスホール(clearance hole)450を形成してもよい。
具体的に、VS−EBG構造において、隣接する2つの金属板430−1,430−2は、同一平面上で接続することではなく、ステッチングビア440を介して他の平面、すなわち、金属層410を経由して接続される。したがって、VS−EBG構造によれば、同一条件下の隣接する金属板間を同一平面上で接続することに比べて、インダクタンス成分をより容易にかつより長く確保できるという利点がある。それだけでなく、本発明で隣接する金属板はステッチングビア440により接続されるため、金属板間を電気的に接続するためのパターンを金属板間に別途に形成する必要がない。これにより、金属板間の離隔間隔を減らすことができて、隣接する金属板間に形成されるキャパシタンス成分を増加できるという利点もある。
上述したVS−EBG構造が特定周波数帯域の信号を遮蔽する機能を行う原理は次の通りである。
VS−EBG構造においては、金属層410と金属板430−1,430−2との間に誘電層420が介在され、これにより、金属層410と金属板430−1,430−2との間、及び隣接する2つの金属板間に形成されるキャパシタンス(capacitance)成分が存在する。また、ステッチングビア440により隣接する2つの金属板間には第1ビア441→接続パターン443→第2ビア442を経由するインダクタンス(inductance)成分も存在する。
キャパシタンス成分は金属層410と金属板430−1,430−2との間、及び隣接する2つの金属板間の離隔間隔、誘電層420を構成する誘電物質の誘電率、金属板の大きさ、形状、面積などのような要素によりその値が異なる。インダクタンス成分も、第1ビア441、第2ビア442、及び接続パターン443の形状、長さ、厚さ、幅、断面積などのような要素によりその値が変化する。したがって、上述した様々な要素を適切に調整、設計すれば、図4aに示されている構造物を、目的周波数帯域の特定信号または特定ノイズの除去や、遮蔽するための電磁気バンドギャップ構造(electro bandgap structure、一種の帯域阻止フィルタとして機能)として活用することができる。これは図4bの等価回路図から容易に理解することができる。
図4bの等価回路図で、インダクタンス成分L1は第1ビア441に該当し、インダクタンス成分L2は第2ビア442に該当し、インダクタンス成分L3は接続パターン443に該当する。C1は金属板430−1,430−2とその上部に位置する他の任意の誘電層及び金属層によるキャパシタンス成分であり、C2及びC3は接続パターン443を基準としてそれと同一平面に位置している金属層410とその下部に位置する他の任意の誘電層及び金属層によるキャパシタンス成分である。
上記の等価回路図によって示されるように、VS−EBG構造は特定周波数帯域の信号を遮蔽する帯域阻止フィルタとしての機能を行う。すなわち、図4bの等価回路図から分かるように、低周波数帯域の信号(x)及び高周波数帯域の信号(y)はVS−EBG構造を通過し、その中間の特定周波数帯域の信号(z1),(z2),(z3)についてはVS−EBG構造により遮蔽される。
したがって、図5a、図5b、図5c、図5dのように、VS−EBG構造を基板内部の任意の層面全体に、あるいは図5eのようにその一部面に繰り返し配列すれば、特定周波数帯域の信号伝達を遮蔽できるようになる。
以上では、図面図示の便宜上、それぞれの金属板が同一面積の四角形状を有すると示したが、それ以外にも様々な変形が可能であることは明らかである。また、VS−EBG構造は様々な形態で配列可能である。これについては、図5aから図5eを参照しながら説明する。
例えば、金属板は、図5aの四角形、図5bの三角形の形状以外にも、六角形、八角形などの様々な多角形の形状や、円形または楕円形などの形状を有することができる。また、金属板は、図5a、図5b、図5eに示すように、すべてが同じサイズ(面積、厚さ)を有してもよく、図5c及び図5dに示すように、異なるサイズを有して、複数の異なるサイズ別に配置されてもよい。
図5cを参照すると、相対的に大きいサイズの大金属板Bと相対的に小さいサイズの小金属板Cとが交互に配列されており、図5dでは、相対的に大きいサイズの大金属板Dと相対的に小さいサイズの小金属板E1,E2,E3,E4が配列されている。小金属板E1,E2,E3,E4が2×2で配列されることにより、全体的に大金属板Dとほぼ同じ面積を占めるようになっている。
また、電磁気バンドギャップ構造物は、図5aから図5dのように、印刷回路基板内部の一面全体に電磁気バンドギャップ構造物のセルが密に繰り返し配置・配列されてもよく、図5eのように、一部経路にだけ配置・配列されてもよい。例えば、図5eで「11」をノイズ源(noise source point)と仮定し、「12」をノイズ遮蔽先と仮定する場合、その間の経路にセルを1列以上繰り返して配置することにより、その経路に沿って伝導される伝導ノイズを遮蔽することができる。これは図5eで「21」をノイズ源と仮定し、「22」をノイズ遮蔽先と仮定する場合も同様である。
但し、本発明におけるEMIノイズ遮蔽基板は、基板内部のから発生した「伝導ノイズ」そのものを遮蔽するだけでなく、その伝導ノイズが基板の下部面(本明細書では電子部品が搭載されていない面を意味する。以下、同一)まで伝達されて基板外部へ放射されることを防止(すなわち、「放射ノイズ」の遮蔽)することを目的とする。
したがって、本発明のEMIノイズ遮蔽基板に適用される電磁気バンドギャップ構造は、上述したVS−EBG構造と類似の構造及び特徴を有しながらも、上記図5aから図5eの配列及び挿入構造とは異なる配列及び挿入構造を有する。以下、上述したVS−EBG構造の説明と重複する内容や、ほぼ同様な構造的特徴を有する部分についてはその詳細な説明を省略し、本発明の実施例によるEMIノイズ遮蔽基板の特徴を中心に説明する。
また、以下では基板下部領域にVS−EBG構造が挿入された場合を中心に説明するが、これに限らず、基板下部領域に挿入可能なEBG構造としては、上述したMT−EBG、PT−EBGは勿論、これらと類似の原理によりEMIノイズ遮蔽構造を有することができる構造物であれば、如何なる構造物を適用してもよい。
図6は、本発明によりEBG構造が挿入されたEMIノイズ遮蔽基板の一実施形態を示す垂直断面図であり、図7は、本発明によりEBG構造が挿入されたEMIノイズ遮蔽基板の他の実施形態を示す垂直断面図であり、図8は、本発明によりEBG構造が挿入されたEMIノイズ遮蔽基板のまた他の実施形態を示す垂直断面図である。
本発明によるEMIノイズ遮蔽基板は、図6から図8に示すように、機能的な側面から大きく2つの部分で構成される。
具体的に、本発明によるEMIノイズ遮蔽基板は、上面に電子製品が搭載され、上記電子製品への信号伝達及び電力伝達を行うための回路が形成される一般回路用PCB領域(以下、これを第1基板領域という)と、上記第1基板領域の下面に位置し、上記第1基板領域から伝達されるEMIノイズが基板外部に放射されることを遮蔽するEMI遮蔽用PCB領域(以下、これを第2基板領域という)とを含む。
上記第2基板領域には、上述の図2aから図4cに示したようなEBG構造が挿入可能である。しかし、図6から図8の実施例では、上述のVS−EBG構造が第2基板領域内に挿入された場合を示している。
具体的に、図6から図8に示すように、第2基板領域に挿入されたEBG構造は、第1平面に位置する複数の導電板(図6から図8におけるEBGプレートまたはEBGセルを参照)と、隣接する2つの導電板間を夫々電気的に接続させるステッチングビアと、を含むVS−EBG構造を有することができる。
上記ステッチングビアは、誘電層を貫通し、一端が上記隣接する2つの導電板のうちの1つと接続する第1ビアと、誘電層を貫通し、一端が上記隣接する2つの導電板のうちの他の1つと接続する第2ビアと、上記導電板とは異なる平面に位置し、一端が上記第1ビアの他端と接続し、他端が上記第2ビアの他端と接続する導電性接続パターンと、を含むことができる。
上記第2基板領域に挿入されるそれぞれのEBGセルを構成するそれぞれの導電板は、全て同一の形状、面積、大きさで製作されてもよく、上述したように、遮蔽しようとするEMIノイズのバンドギャップ周波数帯域あるいはEMIノイズ遮蔽レベルに応じて、一部の導電板がその他の導電板とは、形状、面積、大きさのうちの少なくとも1つが異なるように製作されてもよい。
特に、上記EBG構造を形成する際に、上記導電板は、上記第2基板領域における上記導電性接続パターンが形成される位置に比べ上記第1基板領域の上面からより遠く離れて位置することができる。例えば、図6から図8を参照すると、EBG構造においてそれぞれのEBGセルを構成する導電板(EBG plate)が、第2基板領域の最底部(すなわち、全体EMIノイズ遮蔽基板の最下面)に位置している。すなわち、図6から図8の場合は、図4cに示されたEBG構造をひっくり返した形態を成している。
上記導電性接続パターンは、遮蔽しようとするEMIノイズのバンドギャップ周波数帯域またはEMIノイズ遮蔽レベルに応じて、直線、曲線、螺旋状など様々なトレース状に製作することが可能である。
また、図7に示すように、上記導電板と上記導電性接続パターンとの間に介在される誘電層はEMI遮蔽特性を向上させるために高誘電性物質(すなわち、高誘電体)で形成されることができる。
図7に示すように、上記EBG構造において、上記導電板は上記第2基板領域の内部に位置し、上記導電性接続パターンは上記第1基板領域の内部の一平面に位置することができる。あるいは、上記第1基板領域と上記第2基板領域との境界面に位置してもよい。このように、上記導電性接続パターンが上記第1基板領域との境界面または上記第1基板領域の内部に位置されると、上記導電板と上記導電性接続パターンとの間を電気的に接続させるビア(すなわち、ステッチングビアを構成する第1ビア及び第2ビア)の長さを増加さえることができ、これに比例してインダクタンス値を増加させることができる。
通常、上記第2基板領域に挿入されるEBG構造は、上記第2基板領域の厚さを最小化するために、図6に示すように、上記導電板を第1層とし、上記導電性接続パターンを第2層とする2層構造に形成することができる。
しかし、これに限らず、基板デザイン上で基板の厚さをあまり考慮しなくてもよい場合、あるいは遮蔽しようとするEMIノイズのバンドギャップ周波数帯域または/及びノイズ遮蔽レベルに応じて必要である場合には、図8に示すように、上記EBG構造を3層以上に製作することも可能である。
また、上記2層構造のEBG構造を基板の厚さ、すなわち、高さ方向に繰り返し積層することにより、2の倍数層の構造で製作することも可能である。
上記EBG構造の配列形態は、上述の図5aから図5eのように、様々な形態を有することができる。上述したように、上記EBG構造は、上記第1基板領域から伝達されるEMIノイズの外部への放射を防止するために上記第2基板領域の全体領域にわたって配列されてもよく、一部領域にだけ配列されてもよい。
例えば、第2基板領域において上記EBG構造を一部領域にだけ配列する場合、上記一部領域は、上記第1基板領域から伝達されるEMIノイズの主要伝達経路(例えば、EMIノイズが主に放射される領域と関連した伝達経路)を含むように選定することが可能である。
また、図6から図8は、第1基板領域の下面にEBG構造の挿入された領域が1箇所(すなわち、第2基板領域)だけ存在することを例に挙げているが、上記EBG構造の挿入された領域は2箇所以上存在することもある。
すなわち、第2基板領域の下面にまた他の第3基板領域が存在し、上記第3基板領域にも、上述したように、EBG構造が配列挿入されることもできる。このような場合、2重、3重の遮蔽領域を設けることになり、EMIノイズの放射をより密に遮蔽することができる。
図9は、本発明によりEBG構造の挿入されたEMIノイズ遮蔽基板におけるEMIノイズ遮蔽性能を確認できる測定結果グラフである。
図9の測定結果グラフにおいて、既存サンプルとは、一般回路用PCB領域だけ存在するPCBを例示したものであり、提案構造とは、一般回路用PCB領域の下面にEMI遮蔽用PCB領域が存在するPCBを例示したものである。
図9の測定結果グラフを参照すると、100〜800MHz帯域において、上記既存サンプルに比べて、提案構造であるEBG構造の挿入されたPCB領域を含むEMIノイズ遮蔽基板の場合が、EMIノイズが約10dB程度低減したことが分かる。
このように、本発明によれば、EBG構造の挿入されたEMI遮蔽用PCB領域を有するEMIノイズ遮蔽基板により、電子部品が搭載されていない面を介して外部に放射される放射ノイズを遮蔽できるという効果がある。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
410 第1金属層
420 第1誘電層
430 金属板
440 ステッチングビア
441 第1ビア
442 第2ビア
443 接続パターン
450 第1クリアランスホール

Claims (11)

  1. 上面に電子製品が搭載され、前記電子製品への信号伝達及び電力伝達のための回路が形成される第1基板領域と、
    前記第1基板領域の下面に位置し、前記第1基板領域から伝達されるEMIノイズの基板外部への放射を遮蔽するように帯域阻止周波数特性を有する電磁気バンドギャップ構造が挿入される第2基板領域と、
    を含むEMIノイズ遮蔽基板。
  2. 前記電磁気バンドギャップ構造は、
    第1平面に位置する複数の導電板と、前記導電板のうちの隣接する2つの導電板間を夫々電気的に接続させるステッチングビアと、を含み、
    前記ステッチングビアは、
    誘電層を貫通し、一端が前記隣接する2つの導電板のうちの1つと接続する第1ビアと、
    誘電層を貫通し、一端が前記隣接する2つの導電板のうちの他の1つと接続する第2ビアと、
    前記導電板とは異なる平面に位置し、一端が前記第1ビアの他端と接続し、他端が前記第2ビアの他端と接続する導電性接続パターンと、
    を含むことを特徴とする請求項1に記載のEMIノイズ遮蔽基板。
  3. 前記第1平面は、前記導電性接続パターンが位置する平面に比べ前記第1基板領域の上面からより遠く離れて位置することを特徴とする請求項2に記載のEMIノイズ遮蔽基板。
  4. 前記第1ビア及び前記第2ビアのうちの少なくとも1つが貫通する前記誘電層は、高誘電体からなることを特徴とする請求項2または3に記載のEMIノイズ遮蔽基板。
  5. 前記導電板は、前記第2基板領域の内部に位置し、
    前記導電性接続パターンは、前記第1基板領域と前記第2基板領域との境界面または前記第1基板領域の内部の一平面に位置することを特徴とする請求項2から4の何れか1項に記載のEMIノイズ遮蔽基板。
  6. 前記電磁気バンドギャップ構造は、前記導電板が位置する前記第1平面を第1層とし、前記導電性接続パターンが位置する平面を第2層とする2層構造を有し、
    前記2層構造の電磁気バンドギャップ構造は、前記第2基板領域の内部に、高さ方向に繰り返し積層形成されることにより、2の倍数層の構造に拡張されることを特徴とする請求項2から5の何れか1項に記載のEMIノイズ遮蔽基板。
  7. 前記電磁気バンドギャップ構造は、前記導電板が位置する前記第1平面と、前記導電性接続パターンが位置する平面との間に少なくとも1つの導電層を介在することにより3層以上の構造を有することを特徴とする請求項2から6の何れか1項に記載のEMIノイズ遮蔽基板。
  8. 前記導電板のうちの一部は、その他の導電板とは面積、形状、大きさのうちの少なくとも1つが異なるように製作されることを特徴とする請求項2から7の何れか1項に記載のEMIノイズ遮蔽基板。
  9. 前記導電板は、前記第2基板領域の全体領域にわたって配列位置されることを特徴とする請求項2から8の何れか1項に記載のEMIノイズ遮蔽基板。
  10. 前記導電板は、前記第2基板領域の一部領域に配列位置し、
    前記導電板が配列位置する前記第2基板領域の前記一部領域は、前記第1基板領域から伝達されるEMIノイズの主要伝達経路を含むことを特徴とする請求項2から9の何れか1項に記載のEMIノイズ遮蔽基板。
  11. 前記第2基板領域の下面に位置し、前記第2基板領域から伝達されるEMIノイズの基板外部への放射を遮蔽するように帯域阻止周波数特性を有する電磁気バンドギャップ構造が挿入される第3基板領域をさらに含むことを特徴とする請求項1から10の何れか1項に記載のEMIノイズ遮蔽基板。
JP2010203868A 2010-06-08 2010-09-13 電磁気バンドギャップ構造物を含むemiノイズ遮蔽基板 Pending JP2011258910A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100054057A KR20110134200A (ko) 2010-06-08 2010-06-08 전자기 밴드갭 구조물을 포함하는 emi 노이즈 차폐 기판
KR10-2010-0054057 2010-06-08

Publications (1)

Publication Number Publication Date
JP2011258910A true JP2011258910A (ja) 2011-12-22

Family

ID=45064329

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010203868A Pending JP2011258910A (ja) 2010-06-08 2010-09-13 電磁気バンドギャップ構造物を含むemiノイズ遮蔽基板

Country Status (4)

Country Link
US (1) US8699234B2 (ja)
JP (1) JP2011258910A (ja)
KR (1) KR20110134200A (ja)
CN (1) CN102281748B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017034086A (ja) * 2015-07-31 2017-02-09 株式会社東芝 半導体装置および半導体装置の製造方法
JP2019080029A (ja) * 2017-10-19 2019-05-23 サムソン エレクトロ−メカニックス カンパニーリミテッド. 半導体パッケージ
WO2020213122A1 (ja) * 2019-04-18 2020-10-22 三菱電機株式会社 信号伝送回路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007288B1 (ko) * 2009-07-29 2011-01-13 삼성전기주식회사 인쇄회로기판 및 전자제품
CN103296008B (zh) * 2012-02-22 2016-06-01 华进半导体封装先导技术研发中心有限公司 Tsv或tgv转接板,3d封装及其制备方法
CN103296009B (zh) * 2012-02-22 2016-02-03 华进半导体封装先导技术研发中心有限公司 带有ebg的屏蔽结构、3d封装结构及其制备方法
JP5710558B2 (ja) * 2012-08-24 2015-04-30 株式会社東芝 無線装置、それを備えた情報処理装置及び記憶装置
US10403973B2 (en) * 2014-04-22 2019-09-03 Intel Corporation EBG designs for mitigating radio frequency interference
CN104105388B (zh) * 2014-05-29 2017-03-15 北京宇航系统工程研究所 一种测量综合控制器的电磁屏蔽系统
KR102252382B1 (ko) * 2014-07-22 2021-05-14 엘지이노텍 주식회사 레이더 장치
KR102528687B1 (ko) * 2016-09-06 2023-05-08 한국전자통신연구원 전자기 밴드갭 구조물 및 그 제조 방법
JP6809600B2 (ja) * 2017-04-03 2021-01-06 株式会社村田製作所 高周波モジュール
US20240196525A1 (en) * 2022-12-12 2024-06-13 Rolls-Royce North American Technologies Inc. Circuit board assembly having a security shield

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010859A (ja) * 2006-06-02 2008-01-17 Renesas Technology Corp 半導体装置
JP2009044151A (ja) * 2007-08-07 2009-02-26 Samsung Electro Mech Co Ltd 電磁気バンドギャップ構造物及び印刷回路基板
JP2009141326A (ja) * 2007-12-07 2009-06-25 Samsung Electro Mech Co Ltd 電磁気バンドギャップ構造物及び印刷回路基板
WO2009082003A1 (ja) * 2007-12-26 2009-07-02 Nec Corporation 電磁バンドギャップ素子及びそれを用いたアンテナ並びにフィルタ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3058121B2 (ja) * 1997-05-19 2000-07-04 日本電気株式会社 プリント基板
TW434821B (en) * 2000-02-03 2001-05-16 United Microelectronics Corp Allocation structure of via plug to connect different metal layers
US7136029B2 (en) * 2004-08-27 2006-11-14 Freescale Semiconductor, Inc. Frequency selective high impedance surface
US7636242B2 (en) * 2006-06-29 2009-12-22 Intel Corporation Integrated inductor
JP4844883B2 (ja) * 2006-07-20 2011-12-28 日本電気株式会社 電子機器及びプリント基板のgnd接続方法
KR101265245B1 (ko) * 2006-11-01 2013-05-16 에이전시 포 사이언스, 테크놀로지 앤드 리서치 이중적층형 ebg 구조체
US8514147B2 (en) * 2006-11-22 2013-08-20 Nec Tokin Corporation EBG structure, antenna device, RFID tag, noise filter, noise absorptive sheet and wiring board with noise absorption function
US8169790B2 (en) * 2007-08-07 2012-05-01 Samsung Electro-Mechanics Co., Ltd. Electromagnetic bandgap structure and printed circuit board
JP2010080744A (ja) * 2008-09-26 2010-04-08 Fujitsu Ltd プリント基板および電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010859A (ja) * 2006-06-02 2008-01-17 Renesas Technology Corp 半導体装置
JP2009044151A (ja) * 2007-08-07 2009-02-26 Samsung Electro Mech Co Ltd 電磁気バンドギャップ構造物及び印刷回路基板
JP2009141326A (ja) * 2007-12-07 2009-06-25 Samsung Electro Mech Co Ltd 電磁気バンドギャップ構造物及び印刷回路基板
WO2009082003A1 (ja) * 2007-12-26 2009-07-02 Nec Corporation 電磁バンドギャップ素子及びそれを用いたアンテナ並びにフィルタ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017034086A (ja) * 2015-07-31 2017-02-09 株式会社東芝 半導体装置および半導体装置の製造方法
JP2019080029A (ja) * 2017-10-19 2019-05-23 サムソン エレクトロ−メカニックス カンパニーリミテッド. 半導体パッケージ
US10756023B2 (en) 2017-10-19 2020-08-25 Samsung Electronics Co., Ltd. Semiconductor package
WO2020213122A1 (ja) * 2019-04-18 2020-10-22 三菱電機株式会社 信号伝送回路
JPWO2020213122A1 (ja) * 2019-04-18 2021-09-13 三菱電機株式会社 信号伝送回路

Also Published As

Publication number Publication date
US8699234B2 (en) 2014-04-15
KR20110134200A (ko) 2011-12-14
CN102281748B (zh) 2014-06-25
US20110299264A1 (en) 2011-12-08
CN102281748A (zh) 2011-12-14

Similar Documents

Publication Publication Date Title
JP2011258910A (ja) 電磁気バンドギャップ構造物を含むemiノイズ遮蔽基板
JP5160528B2 (ja) 電磁気バンドギャップ構造を用いたemiノイズ低減基板
KR100998720B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
KR101007288B1 (ko) 인쇄회로기판 및 전자제품
JP4808755B2 (ja) 電磁気バンドギャップ構造物及び印刷回路基板
KR101044789B1 (ko) 전자기 밴드갭 구조물 및 회로 기판
JP5164965B2 (ja) Emiノイズ低減印刷回路基板
US8952265B2 (en) Electromagnetic interference noise reduction package board
KR101023541B1 (ko) Emi 노이즈 저감 인쇄회로기판
KR101018796B1 (ko) 전자기 밴드갭 구조물 및 회로 기판
KR101046716B1 (ko) 전자기 밴드갭 구조물 및 회로 기판
KR101018807B1 (ko) 전자기 밴드갭 구조물 및 회로 기판
KR101018785B1 (ko) 전자기 밴드갭 구조물 및 회로 기판
KR100998718B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
US20110061925A1 (en) Printed circuit board having electromagnetic bandgap structure
KR100999518B1 (ko) 전자기 밴드갭 구조물 및 회로 기판
KR101092590B1 (ko) 전자기 밴드갭 구조를 구비하는 인쇄회로기판
US8314341B2 (en) Printed circuit board having electromagnetic bandgap structure
KR100999526B1 (ko) 전자기 밴드갭 구조물 및 회로 기판

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131008

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140617