JP2011160370A - プログラマブルロジックデバイスおよびそれを用いた電子機器 - Google Patents

Abstract

【課題】複数の機能を短時間で切りかえ可能なＰＬＤを提供する。
【解決手段】ＰＬＤ１００は、ｎ（ｎは２以上の整数）個のコンテキストを切りかえ可能である。マルチコンテキストメモリ２０は、ｎ個のコンテキストを定義するｎ個のコンフィギュレーションデータＣＯＮＦ_１〜ＣＯＮＦ_ｎを不揮発的に記憶する。（ｍ×ｎ）個のメモリセルＭはそれぞれが対応する制御ラインＣＬおよび対応するビットラインＢＬに割り当てられている。メモリセルＭは、対応する制御ラインＣＬが選択されたとき、対応するビットラインＢＬを介してアクセス可能となる。ｍ個のセンスアンプは、対応するビットラインＢＬに生ずる信号を、リコンフィギュアラブル回路１０に出力する。
【選択図】図２

Description

本発明は、プログラマブルロジックデバイスに関する。

その機能を、半導体チップの製造者ではなく、ユーザによって自由に設計、変更可能なデバイスとして、プログラマブルロジックデバイス（以下、ＰＬＤと称す）が知られている。ＰＬＤは、回路のコンフィギュレーション（あるいはコンテキストとも称される）を変更することで、設計変更や修正が可能であるため、設計コストを低減することができる。

ＰＬＤの代表として、ＦＰＧＡ（Field Programmable Gate Array）が広く利用される。ＦＰＧＡは、ユーザが独自の論理回路を設計できるゲートアレイであり、任意の論理を構成可能な多入力の組み合わせ回路および順序回路からなる論理ブロックが、マトリクス状に配置されている。各論理ブロック間の結線態様は、スイッチによって自由に変更可能となっている。

ＰＬＤに所望の機能を実行させるためには、ＰＬＤに設けられた複数のメモリセルに対して、コンフィギュレーションデータをロードする必要がある。ＰＬＤ内の論理ブロックの機能および結線態様は、ロードされたコンフィギュレーションデータに応じて設定される。

特開２００３−３０９４５９号公報 特開平７−２４４１２０号公報 特表２００５−５３５１７８号公報 特開２００２−０６３０３１号公報

従来のＰＬＤは、外部に設けられたホストプロセッサやフラッシュ、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの不揮発性メモリからコンフィギュレーションデータを受け、それをメモリセルに格納する構成となっている。メモリセルは、揮発性メモリであるため、ＰＬＤの電源が遮断されると、コンフィギュレーションデータが消失する。そのため従来では、電源が投入される度に、コンフィギュレーションデータをメモリセルにロードする必要があった。

またＰＬＤに複数の異なる処理を切りかえて実行させたい場合がある。従来の揮発性メモリにコンフィギュレーションデータをロードする構成の場合、外部の不揮発性メモリから、実行させたい機能に応じたコンフィギュレーションデータをその都度読み出す必要があるため、時間的オーバーヘッドの問題が生ずる。

この問題は、複数の機能に対応するコンフィギュレーションデータごとに、揮発性メモリを設けることにより幾分解消することができる。しかしながらそれと引き替えに回路面積が増大するというデメリットが生ずる。また電源が遮断される度に揮発性メモリのデータが消失するため、動作復帰までの時間が長くなるという問題は依然として残る。

本発明は係る課題に鑑みてなされたものであり、そのある態様の目的のひとつは、複数の機能を短時間で切りかえ可能なＰＬＤの提供にある。

本発明のある態様は、ｎ（ｎは２以上の整数）個のコンテキストを切りかえ可能なプログラマブルロジックデバイスに関する。プログラマブルロジックデバイスは、ｎ個のコンテキストを定義するｎ個のコンフィギュレーションデータを記憶するマルチコンテキストメモリと、マルチコンテキストメモリから供給されたコンフィギュレーションデータに応じて回路形態が設定可能に構成されたリコンフィギュアラブル回路と、を備える。マルチコンテキストメモリは、それぞれがｎ個のコンフィギュレーションデータに割り当てられたｎ本の制御ラインと、ｍ（ｍは２以上の）ビットからなるコンフィギュレーションデータのビットごとに設けられたｍ本のビットラインと、ｎ個のコンフィギュレーションデータの各ビットを保持する（ｍ×ｎ）個の不揮発性メモリセルと、それぞれがｍ本のビットラインごとに設けられ、対応するビットラインに生ずる信号を、リコンフィギュアラブル回路に出力するｍ個のセンスアンプと、を含む。ｍ×ｎ個の不揮発性メモリセルはそれぞれ、対応する制御ラインおよび対応するビットラインに割り当てられており、対応する制御ラインが選択されたとき、対応するビットラインを介してアクセス可能となる。

この態様によると、コンフィギュレーションデータを取得するために、外部のＲＯＭにアクセスする必要がなくなる。そして設定すべきコンテキストに応じた制御ラインを選択することにより、短時間でプログラマブルロジックデバイスを動作可能な状態に設定することができる。

マルチコンテキストメモリは、それぞれがｍ本のビットラインごとに設けられたｍ個の入力側揮発性記憶素子と、それぞれがｍ本のビットラインごとに設けられ、対応する入力側揮発性記憶素子の出力信号を、対応するビットラインに印加可能に構成されたｍ個のビットラインドライバと、をさらに含んでもよい。
この場合、入力側揮発性記憶素子に格納したデータを、対応するメモリセルに書き込むことができる。なお本明細書において、「揮発性記憶素子」とは、ＳＲＡＭ（Static Random Access Memory）、フリップフロップ、ラッチなど、値を保持可能な素子をいう。

ｍ個の入力側揮発性記憶素子は、カスケードに接続されてもよい。
この場合、ｍ個の入力側揮発性記憶素子をいわゆるデイジーチェインとして利用し、シリアル形式のコンフィギュレーションデータをｍ個の入力側揮発性記憶素子に格納することができる。

マルチコンテキストメモリは、それぞれがｍ本のビットラインごとに設けられたｍ個の出力側揮発性記憶素子であって、それぞれに対応するセンスアンプの出力信号が入力可能に構成されるｍ個の出力側揮発性記憶素子をさらに含んでもよい。
この態様では、センスアンプの出力信号を一旦、出力側揮発性記憶素子に格納し、出力側揮発性記憶素子に格納されたデータを使用する。したがって、データ読み出しを行わないときにセンスアンプをオフできるため、消費電力を低減できる。

出力側揮発性記憶素子は、その入力端子にセンスアンプの出力信号を受け、そのクロック端子に、タイミング信号を受けるフリップフロップを含んでもよい。
この場合、メモリアクセスをタイミング信号に対して同期制御することが可能となる。

出力側揮発性記憶素子は、そのセット端子およびリセット端子にセンスアンプの出力信号に応じた信号を受けるフリップフロップを含んでもよい。
この場合、メモリアクセスを外部と非同期で制御することが可能となる。

マルチコンテキストメモリは、それぞれがｍ本のビットラインごとに設けられ、対応する出力側揮発性記憶素子の出力信号を、対応するビットラインに印加可能に構成されたｍ個のビットラインドライバをさらに含んでもよい。
この場合、出力側揮発性記憶素子に格納したデータを、対応するメモリセルに書き込むことができる。

ｍ個の出力側揮発性記憶素子は、カスケードに接続されていてもよい。
この場合、ｍ個の出力側揮発性記憶素子をいわゆるデイジーチェインとして利用し、シリアル形式のコンフィギュレーションデータをｍ個の出力側揮発性記憶素子に格納することができる。

初段の出力側揮発性記憶素子は、対応するセンスアンプの出力信号と外部からの信号とが、選択的に入力可能に構成され、２段目以降の出力側揮発性記憶素子は、対応するセンスアンプの出力信号と前段の出力側揮発性記憶素子の出力信号とが選択的に入力可能に構成されてもよい。

ある態様において、ｎ個のコンテキストのひとつに割り当てられたｍ個の不揮発性メモリセルは、本プログラマブルロジックデバイスが動作中において、リコンフィギュアラブル回路に供給されているコンフィギュレーションデータを保持するためのリカバリ領域として利用されてもよい。本プログラマブルロジックデバイスの電源が遮断され、次の電源投入時において、マルチコンテキストメモリは、リカバリ領域に格納されるコンフィギュレーションデータを再度供給してもよい。
この場合、電源復帰後において、プログラマブルロジックデバイスを、自律的にもとの状態に復帰させることができる。

各不揮発性メモリセルは、強誘電体素子と、対応するビットラインと強誘電体素子との間に設けられ、対応する制御ラインに印加される信号に応じてオン、オフが制御されるスイッチと、を含んでもよい。

本発明の別の態様は、電子機器に関する。この電子機器は、上述のいずれかの態様のプログラマブルロジックデバイスを備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るＰＬＤによれば、複数の機能を短時間で切りかえることができる。

図１（ａ）、（ｂ）は、本発明の実施の形態に係るＰＬＤの構成を示すブロック図である。 第１の実施の形態に係るマルチコンテキストメモリの構成を示す回路図である。 第２の実施の形態に係るマルチコンテキストメモリの構成を示す回路図である。 図４（ａ）、（ｂ）は、マルチコンテキストメモリの変形例を示す回路図である。 図１のＰＬＤを用いた電子機器の構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１（ａ）、（ｂ）は、本発明の実施の形態に係るＰＬＤ１００の構成を示すブロック図である。図１（ａ）は、ＰＬＤ１００の全体構成を示す。ＰＬＤ１００は、複数ｎ（ｎは２以上の整数）個のコンテキスト（回路形態）を切りかえ可能である。

ＰＬＤ１００は、リコンフィギュアラブル回路１０と、リコンフィギュアラブル回路１０と付随して設けられたマルチコンテキストメモリ（コンフィギュレーションメモリ）２０を備える。リコンフィギュアラブル回路１０およびマルチコンテキストメモリ２０は、同じ半導体基板に集積化される。あるいはリコンフィギュアラブル回路１０およびマルチコンテキストメモリ２０は、別々の半導体チップに集積化され、それらがワンパッケージ化され、単一のモジュールとして提供されてもよい。

リコンフィギュアラブル回路１０は、マルチコンテキストメモリ２０から供給されたコンフィギュレーションデータＣＯＮＦに応じて回路形態が設定可能に構成される。たとえばリコンフィギュアラブル回路１０は、ブロックエレメントＢＥを単位として構成されており、各ブロックエレメントＢＥ１〜ＢＥｋの機能（演算内容）が、付随するコンフィギュレーションメモリＣＭ１〜ＣＭｋに格納されるコンフィギュレーションデータＣＯＮＦに応じて設定可能となっている。また、各ブロックエレメントＢＥ間の結線態様も、図示しないマトリクススイッチなどによって任意に切りかえ可能となっており、これらのスイッチの接続状態も、図示しないコンフィギュレーションメモリに格納されている。

マルチコンテキストメモリ２０は、ｎ個のコンテキストを定義するｎ個のコンフィギュレーションデータＣＯＮＦ_１〜ＣＯＮＦ_ｎを不揮発的に記憶する。ユーザは、所望の機能に応じた複数のコンフィギュレーションデータＣＯＮＦを設計ツールなどを用いて生成し、マルチコンテキストメモリ２０に書き込む。複数のコンフィギュレーションデータＣＯＮＦ_１〜ＣＯＮＦ_ｎのうち、いずれかを選択的にリコンフィギュアラブル回路１０に供給することにより、リコンフィギュアラブル回路１０の機能が切りかえられる。

図１（ｂ）は、ブロックエレメントＢＥの構成の一例を示す回路図である。このブロックエレメントＢＥは、３入力１出力の演算ユニットである。ブロックエレメントＢＥは、４つのセレクタＳＥＬ１〜ＳＥＬ４と、論理演算装置（ＡＬＵ：Arithmetic Logic Unit）を備える。また、このブロックエレメントＢＥには、対応するコンフィギュレーションメモリＣＭから供給されたデータＤ１〜Ｄ４が入力される。データＤ１〜Ｄ４は、対応するセレクタＳＥＬ１〜ＳＥＬ４の状態を指示するデータである。セレクタＳＥＬ１〜ＳＥＬ４は、３入力Ａ〜Ｃのうち、任意の２つを選択するマトリクススイッチである。論理演算装置ＡＬＵは、マトリクススイッチによって選択された２つの信号に対して、所定の演算を施す。たとえば論理演算装置ＡＬＵが乗算を行う場合、ブロックエレメントＢＥは、コンフィギュレーションデータＤ１〜Ｄ４に応じて、６通りの演算（Ａ×Ｂ、Ｂ×Ｃ、Ｃ×Ａ、Ａ×Ａ、Ｂ×Ｂ、Ｃ×Ｃ）のいずれかを実行することができる。なおブロックエレメントＢＥの構成は例示であり、本発明はこれに限定されない。

以上がＰＬＤ１００に関する一般的な説明である。続いて、マルチコンテキストメモリ２０の構成を説明する。

（第１の実施の形態）
図２は、第１の実施の形態に係るマルチコンテキストメモリ２０の構成を示す回路図である。マルチコンテキストメモリ２０が記憶するｎ個のコンフィギュレーションデータＣＯＮＦ_１〜ＣＯＮＦ_ｎはそれぞれ、ｍ（ｍは２以上の整数）ビットからなる。マルチコンテキストメモリ２０は、ｎ本の制御ライン（コンテキストラインともいう）ＣＬ_１〜ＣＬ_ｎと、ｍ本のビットラインＢＬ_１〜ＢＬ_ｍと、ｍ×ｎ個の不揮発性メモリセル（以下、単にメモリセルという）Ｍ_１，１〜Ｍ_ｎ，ｍと、ｍ個のセンスアンプＳＡ_１〜ＳＡ_ｍと、を備える。

ｎ本の制御ラインＣＬ_１〜ＣＬ_ｎはそれぞれ、ｎ個のコンフィギュレーションデータＣＯＮＦの対応するひとつに割り当てられる。
ｍ本のビットラインＢＬ_１〜ＢＬ_ｍは、ｍビットのコンフィギュレーションデータＣＯＮＦのビットごとに設けられる。

（ｍ×ｎ）個の不揮発性メモリＭは、マトリクス状に配置され、ｎ個のコンフィギュレーションデータＣＯＮＦの各ビットを不揮発的に記憶する。ｉ行目の不揮発性メモリＭ_ｉ，１〜Ｍ_ｉ，ｍは、ｉ番目のコンフィギュレーションデータＣＯＮＦ_ｉを格納する。

たとえば不揮発性メモリＭとしては、ＦｅＲＡＭが好適に利用できる。ｉ行ｊ列目の不揮発性メモリＭ_ｉ，ｊは、対応する制御ラインＣＬ_ｉおよび対応するビットラインＢＬ_ｊに割り当てられている。ここで１≦ｉ≦ｎ、１≦ｊ≦ｍである。不揮発性メモリＭ_ｉ，ｊは、対応する制御ラインＣＬ_ｉが選択されたとき、対応するビットラインＢＬ_ｊを介してアクセス（データ書き込み／データ読み出し）が可能となる。

たとえばメモリセルＭは、強誘電体素子２２と、スイッチ２４を含む。スイッチ２４は、対応するビットラインＢＬと強誘電体素子２２との間に設けられる。スイッチ２４は、対応する制御ラインＢＬと接続されており、それに印加される制御信号に応じてオン、オフが制御される。

ｍ個のセンスアンプＳＡ_１〜ＳＡ_ｍはそれぞれ、ｍ本のビットラインＢＬ_１〜ＢＬ_ｍごとに設けられる。ｊ番目のセンスアンプＳＡ_ｊは、対応するビットラインＢＬ_ｊに生ずる信号を、リコンフィギュアラブル回路（不図示）に出力する。

以上がマルチコンテキストメモリ２０のリード（読み出し）に関する基本構成である。続いてその読み出し動作を説明する。ｉ行目の制御ラインＣＬ_ｉがアサートされると、同じｉ行目に配置されるメモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍのスイッチ２４がオンし、メモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍがビットラインＢＬ_１〜ＢＬ_ｍと接続される。この状態でアクセス制御ラインＲ／Ｗにある電圧を与えると、センスアンプＳＡ_１〜ＳＡ_ｎによってメモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍに格納されたコンフィギュレーションデータＣＯＮＦ_ｉを読み出し、リコンフィギュアラブル回路１０へと供給することができる。

続いて、コンフィギュレーションデータＣＯＮＦをマルチコンテキストメモリ２０に書き込むための構成を説明する。

マルチコンテキストメモリ２０は、上述の構成に加えてさらに、ｍ個の入力側揮発性記憶素子ＦＦｉ_１〜ＦＦｉ_ｍと、ｍ個のビットラインドライバＤＲ_１〜ＤＲ_ｍを備える。

ｍ個の入力側揮発性記憶素子ＦＦｉ_１〜ＦＦｉ_ｍは、フリップフロップやＳＲＡＭ、ラッチなどで構成することができる。図２には、入力側揮発性記憶素子ＦＦがＤフリップフロップである場合が示される。以下、入力側揮発性記憶素子ＦＦｉをフリップフロップと称する。

フリップフロップＦＦｉ_１〜ＦＦｉ_ｍはそれぞれ、ｍ本のビットラインＢＬ_１〜ＢＬ_ｍごとに設けられる。ｍ個のビットラインドライバＤＲ_１〜ＤＲ_ｍも、ｍ本のビットラインＢＬ_１〜ＢＬ_ｍごとに設けられている。ｊ番目のビットラインドライバＤＲ_ｊは、対応するフリップフロップＦＦｉ_ｊの出力信号（Ｑ）を受け、それに応じた電圧を対応するビットラインＢＬ_ｉに印加する。

以上がマルチコンテキストメモリ２０のライト（書き込み）に関する基本構成である。続いてその書き込み動作を説明する。まず、マルチコンテキストメモリ２０に書き込むべきコンフィギュレーションデータＣＯＮＦ_Ｗを、フリップフロップＦＦｉ_１〜ＦＦｉ_ｍにロードする。そうするとビットラインドライバＤＲ_１〜ＤＲ_ｍによって、フリップフロップＦＦｉ_１〜ＦＦｉ_ｍに格納されたデータに応じた駆動電圧が、ビットラインＢＬ_１〜ＢＬ_ｍに印加される。ｉ行目の制御ラインＣＬ_ｉがアサートされると、同じｉ行目に配置されるメモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍのスイッチ２４がオンし、メモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍがビットラインＢＬ_１〜ＢＬ_ｍと接続される。この状態でアクセス制御ラインＲ／Ｗにある電圧を与えると、ビットラインＢＬ_１〜ＢＬ_ｍに生じている駆動電圧が、対応するメモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍに印加される。その結果、メモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍには、フリップフロップＦＦｉ_１〜ＦＦｉ_ｍに格納されたコンフィギュレーションデータが書き込まれる。

ここでｍ個のフリップフロップＦＦｉ_１〜ＦＦｉ_ｍは、デイジーチェインを形成するようにカスケードに接続される。各フリップフロップＦＦｉ_１〜ＦＦｉ_ｍのクロック端子には、共通のタイミング信号（同期クロック）ＴＳが入力されている。
この構成とすることにより、初段のフリップフロップＦＦｉ_１に対し、コンフィギュレーションデータＣＯＮＦ_Ｗをシリアル形式で入力するとともに、フリップフロップＦＦｉ_１〜ＦＦｉ_ｍのクロック端子に、コンフィギュレーションデータＣＯＮＦ_Ｗと同期したタイミング信号ＴＳを与えることで、フリップフロップＦＦｉ_１〜ＦＦｉ_ｍに対して、マルチコンテキストメモリ２０に書き込むべきコンフィギュレーションデータＣＯＮＦ_Ｗを格納することができる。

この実施の形態に係るＰＬＤ１００によれば、複数のコンフィギュレーションデータＣＯＮＦ_１〜ＣＯＮＦ_ｎをＲＯＭでは無く、ＰＬＤ１００内部の不揮発性のメモリに格納することができる。従来ではコンテキストを変更する度に、ＰＬＤ１００と外部のＲＯＭとのデータ通信が必要であったため、ＰＬＤ１００が動作可能となるセットアップ時間が長かった。これに対して実施の形態に係るＰＬＤ１００では、外部からはコンテキストを指示するデータのみを与えればよいため、セットアップ時間を大幅に短縮できる。

（第２の実施の形態）
図３は、第２の実施の形態に係るマルチコンテキストメモリ２０ａの構成を示す回路図である。以下、マルチコンテキストメモリ２０ａの構成を第１の実施の形態との相違点を中心に説明する。

マルチコンテキストメモリ２０ａは、図２のフリップフロップＦＦｉ_１〜ＦＦｉ_ｍに代えて、ｍ個の出力側揮発性記憶素子（以下、フリップフロップという）ＦＦｏ_１〜ＦＦｏ_ｍを備える。フリップフロップＦＦｏ_１〜ＦＦｏ_ｍは、ｍ本のビットラインＢＬ_１〜ＢＬ_ｍごとに設けられる。ｊ番目のフリップフロップＦＦｏ_ｊのデータ端子には、対応するセンスアンプＳＡ_ｊの出力信号が入力される。フリップフロップＦＦｏ_１〜ＦＦｏ_ｍの出力信号（Ｑ）は、コンフィギュレーションデータＣＯＮＦ_Ｒとしてリコンフィギュアラブル回路１０へと供給される。

図２のマルチコンテキストメモリ２０では、センスアンプＳＡの出力信号を直接リコンフィギュアラブル回路１０へと供給する構成であった。これに対して、図３のマルチコンテキストメモリ２０ａでは、センスアンプＳＡ_１〜ＳＡ_ｍの出力信号をフリップフロップＦＦｏ１〜ＦＦｏ_ｍに格納し、フリップフロップＦＦｏ１〜ＦＦｏ_ｍからコンフィギュレーションデータＣＯＮＦ_Ｒを供給する。この構成では、センスアンプＳＡをそれが不要なときにオフすることができ、消費電力を低減できる。またリコンフィギュアラブル回路１０は、フリップフロップに格納されたデータを参照するため、他の回路とのタイミング同期が容易である。

図３において、ｊ番目のビットラインドライバＤＲ_ｊは、対応するフリップフロップＦＦｏ_ｊの出力信号を受け、それを対応するビットラインＢＬ_ｊに印加するように構成されている。つまり、フリップフロップＦＦｏに格納されたコンフィギュレーションデータを、メモリセルＭに書き込む構成となっている。

つまりフリップフロップＦＦｏは、図２のフリップフロップＦＦｉと同様に、マルチコンテキストメモリ２０に格納すべきコンフィギュレーションデータを保持する機能も有している。この機能を実現するために、複数のフリップフロップＦＦｏは、図２のフリップフロップＦＦｉと同様にカスケードに接続されている。そして、初段のフリップフロップＦＦｏ_１には、対応するセンスアンプＳＡ_１の出力信号と外部からの信号ＣＯＮＦ_Ｗとが、選択的に入力可能となっている。ｊ段目（ｊ≧２）のフリップフロップＦＦｏ_ｊには、対応するセンスアンプＳＡ_ｊの出力信号と、前段のフリップフロップＦＦｏ_ｊ−１の出力信号とが選択的に入力可能となっている。フリップフロップＦＦｏ_１〜ＦＦｏ_ｍに入力する信号を切りかえるために、マルチプレクサＭＵＸ_１〜ＭＵＸ_ｍが設けられる。

以上がマルチコンテキストメモリ２０ａの構成である。続いてその動作を説明する。

はじめにマルチコンテキストメモリ２０ａに対するコンフィギュレーションデータＣＯＮＦの書き込み動作を説明する。ここでは、コンフィギュレーションデータＣＯＮＦ_Ｒを、ｉ番目のコンフィギュレーションデータＣＯＮＦ_ｉに設定する場合を説明する。

まず、マルチプレクサＭＵＸ_１〜ＭＵＸ_ｍが、第１入力端子（０）側の信号を選択するように制御される。この状態で、シリアル形式のコンフィギュレーションデータＣＯＮＦ_ＲをマルチプレクサＭＵＸ_１に供給し、フリップフロップＦＦｏ_１〜ＦＦｏ_ｍにコンフィギュレーションデータＣＯＮＦに同期したタイミング信号を供給すると、コンフィギュレーションデータＣＯＮＦ_Ｒの各ビットが、フリップフロップＦＦｏ_１〜ＦＦｏ_ｍに格納される。

続いて、そのコンフィギュレーションデータＣＯＮＦ_Ｒを書き込むべきコンテキスト番号ｉに対応した制御ラインＣＬ_ｉをアサートし、アクセス制御ラインＲ／Ｗにある電圧を与えると、メモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍにフリップフロップＦＦｏ_１〜ＦＦｏ_ｍに格納されたコンフィギュレーションデータＣＯＮＦ_Ｒが書き込まれる。

この処理を繰り返し行うことにより、マルチコンテキストメモリ２０に複数のコンフィギュレーションデータＣＯＮＦを記憶することができる。

続いて読み出し動作を説明する。ｉ行目の制御ラインＣＬ_ｉがアサートされると、同じｉ行目に配置されるメモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍのスイッチ２４がオンし、メモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍがビットラインＢＬ_１〜ＢＬ_ｍと接続される。この状態でアクセス制御ラインＲ／Ｗにある電圧を与えると、センスアンプＳＡ_１〜ＳＡ_ｎによってメモリセルＭ_ｉ，１〜Ｍ_ｉ，ｍに格納されたコンフィギュレーションデータＣＯＮＦ_ｉが読み出される。

そしてマルチプレクサＭＵＸ_１〜ＭＵＸ_ｍが、第２入力端子（１）側の信号を選択するように制御され、フリップフロップＦＦｏ_１〜ＦＦｏ_ｍにタイミング信号ＴＳが１回、与えられる。そうすると、センスアンプＳＡからのコンフィギュレーションデータＣＯＮＦ_ｉがフリップフロップＦＦｏ_１〜ＦＦｏ_ｍに格納され、リコンフィギュアラブル回路１０に供給される。

以上が図３のマルチコンテキストメモリ２０ａの動作である。図３のマルチコンテキストメモリ２０ａを備えるＰＬＤ１００においても、図２の場合と同様に、従来に比べてセットアップ時間を短縮できる。

図３のマルチコンテキストメモリ２０ａは、以下で説明する電源遮断後の自動復帰が可能となる。

図３のマルチコンテキストメモリ２０ａにおいて、ひとつのコンフィギュレーションデータＣＯＮＦ_ｎに割り当てられるｍ個の不揮発性メモリセルＭ_ｎ，１〜Ｍ_ｎ，ｍをリカバリ領域として利用してもよい。このリカバリ領域には、ＰＬＤ１００が動作中において、リコンフィギュアラブル回路１０にロードされているコンフィギュレーションデータＣＯＮＦが保持される。

具体的には、ｉ番目のコンテキストデータＣＯＮＦ_ｉをフリップフロップＦＦｏに格納し、リコンフィギュアラブル回路１０に供給した後、フリップフロップＦＦｏに格納されたコンフィギュレーションデータＣＯＮＦを、ｎ番目のコンテキストラインの不揮発性メモリセルＭ_ｎ，１〜Ｍ_ｎ，ｍに書き戻す処理を行う。

その後、ＰＬＤ１００の電源が遮断され、次に電源が投入されると、マルチコンテキストメモリ２０ａは、リカバリ領域に格納されるコンフィギュレーションデータを、自動的にフリップフロップＦＦｏに読み出し、リコンフィギュアラブル回路１０へと供給する。

この自動復帰処理によれば、電源遮断後にＰＬＤ１００に対して、コンテキストの再設定を行う必要がなくなるため、制御が容易となる。
ここでマルチコンテキストメモリ２０ａは、自動復帰処理を行うか否かを制御可能に構成することが望ましい。ユーザによっては、電源遮断後に別のコンテキストを選択したい場合もあるからである。

図４（ａ）、（ｂ）は、マルチコンテキストメモリの変形例を示す回路図である。図３のマルチコンテキストメモリ２０ａでは、タイミング信号ＴＳと同期したメモリアクセスが可能となる。

これに対して、図４（ａ）のマルチコンテキストメモリ２０ｂは、非同期アクセスを提供する。図４（ａ）では簡略化のため、単一のメモリセルＭのみを示す。図４（ａ）において、出力側揮発性記憶素子としては、セット端子とリセット端子を有するフリップフロップ（ＲＳフリップフロップ）が利用される。フリップフロップＦＦｏのセット端子（反転論理＃Ｓ）には、センスアンプＳＡ_ｊの出力信号（反転論理）と外部からのコンフィギュレーションデータＣＯＮＦ_Ｒが、マルチプレクサＭＵＸａを介して選択的に入力される。同様にフリップフロップＦＦｏのリセット端子（反転論理＃Ｒ）には、センスアンプＳＡ_ｊの出力信号とコンフィギュレーションデータＣＯＮＦ_Ｒが、マルチプレクサＭＵＸｂを介して選択的に入力される。この構成によれば、非同期アクセスを提供できる。

図２および図３では、メモリセルＭがシングルエンド形式で構成される場合を示したが、図４（ｂ）に示すように、メモリセルＭおよびセンスアンプＳＡを差動形式で構成してもよい。

図５は、図１のＰＬＤ１００を用いた電子機器２００の構成を示すブロック図である。電子機器２００は、入力信号ＳＩＮに所定の信号処理を施し、出力信号ＳＯＵＴとして出力する。本実施の形態において、電子機器２００はデジタルエンコードされたオーディオ信号ＳＩＮをデコードして再生する。

入力信号ＳＩＮは、複数種類のフォーマットのいずれかでエンコードされている。本実施の形態では、入力信号ＳＩＮは、ＭＰ３（MPEG Audio Layer-3）、ＡＡＣ（Advanced Audio Coding）、ＷＭＡ（Windows Media Audio：登録商標）のいずれかのフォーマットでエンコードされているものとする。

電子機器２００は、図１のＰＬＤ１００に加えて、入力バッファ２０２、アンプ２０４、スピーカ２０６、フォーマット検出部２０８を備える。

フォーマット検出部２０８は入力信号ＳＩＮを受け、そのエンコードフォーマットを判定する。フォーマット検出部２０８は、検出したフォーマットを示すデータ（フォーマットデータ）を、ＰＬＤ１００へと供給する。このフォーマットデータは、リコンフィギュアラブル回路１０に対して供給すべきコンフィギュレーションデータＣＯＮＦの番号を示すデータである。マルチコンテキストメモリ２０は、フォーマットデータに応じたコンフィギュレーションデータＣＯＮＦをリコンフィギュアラブル回路１０へと供給する。

入力バッファ２０２は入力信号ＳＩＮを一時的に格納する。ＰＬＤ１００は入力バッファ２０２に格納された入力信号ＳＩＮに対し、適切な信号処理を施してデコードする。アンプ２０４は、デコードされた出力信号ＳＯＵＴを増幅し、スピーカ（あるいはヘッドホン）２０６を駆動する。

この電子機器２００によれば、単一のＰＬＤ１００において、複数のコンフィギュレーションデータを選択的にロードすることにより、様々なフォーマットの入力信号ＳＩＮをデコードすることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

図５のＰＬＤ１００は、オーディオ信号のデコーダであったが、本発明はそれに限定されず、デコーダであってもよいし、処理対象は画像信号であってもよい。
あるいはＰＬＤ１００は、通信用の変調器、フィルタ、復調器などであってもよい。この場合、複数の変調方式、複数のフィルタのカットオフ周波数やＱ値、複数の復調方式を実行することができる。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…ＰＬＤ、１０…リコンフィギュアラブル回路、２０…マルチコンテキストメモリ、Ｍ…メモリセル、ＢＥ…ブロックエレメント、ＣＭ…コンフィギュレーションメモリ、ＣＯＮＦ…コンフィギュレーションデータ、ＳＡ…センスアンプ、ＤＲ…ビットラインドライバ、ＦＦｉ，ＦＦｏ…フリップフロップ。

Claims (12)

1. ｎ（ｎは２以上の整数）個のコンテキストを切りかえ可能なプログラマブルロジックデバイスであって、
   前記ｎ個のコンテキストを定義するｎ個のコンフィギュレーションデータを記憶するマルチコンテキストメモリと、
   前記マルチコンテキストメモリからロードされた前記コンフィギュレーションデータに応じて回路形態が設定可能に構成されたリコンフィギュアラブル回路と、
   を備え、
   前記マルチコンテキストメモリは、
   それぞれが前記ｎ個のコンフィギュレーションデータに割り当てられたｎ本の制御ラインと、
   ｍ（ｍは２以上の）ビットからなる前記コンフィギュレーションデータのビットごとに設けられたｍ本のビットラインと、
   前記ｎ個のコンフィギュレーションデータの各ビットを保持する（ｍ×ｎ）個の不揮発性メモリセルであって、それぞれが対応する制御ラインおよび対応するビットラインに割り当てられており、対応する制御ラインが選択されたとき、対応するビットラインを介してアクセス可能となる、ｍ×ｎ個の不揮発性メモリセルと、
   それぞれが前記ｍ本のビットラインごとに設けられ、対応するビットラインに生ずる信号を、前記リコンフィギュアラブル回路に出力するｍ個のセンスアンプと、
   を含むことを特徴とするプログラマブルロジックデバイス。
2. 前記マルチコンテキストメモリは、
   それぞれが前記ｍ本のビットラインごとに設けられたｍ個の入力側揮発性記憶素子と、
   それぞれが前記ｍ本のビットラインごとに設けられ、対応する入力側揮発性記憶素子の出力信号を、対応するビットラインに印加可能に構成されたｍ個のビットラインドライバと、
   をさらに含むことを特徴とする請求項１に記載のプログラマブルロジックデバイス。
3. 前記ｍ個の入力側揮発性記憶素子は、カスケードに接続されることを特徴とする請求項２に記載のプログラマブルロジックデバイス。
4. 前記マルチコンテキストメモリは、
   それぞれが前記ｍ本のビットラインごとに設けられたｍ個の出力側揮発性記憶素子であって、それぞれに対応するセンスアンプの出力信号が入力可能に構成されるｍ個の出力側揮発性記憶素子
   をさらに含むことを特徴とする請求項１に記載のプログラマブルロジックデバイス。
5. 前記マルチコンテキストメモリは、
   それぞれが前記ｍ本のビットラインごとに設けられ、対応する出力側揮発性記憶素子の出力信号を、対応するビットラインに印加可能に構成されたｍ個のビットラインドライバ
   をさらに含むことを特徴とする請求項４に記載のプログラマブルロジックデバイス。
6. 前記ｍ個の出力側揮発性記憶素子は、カスケードに接続されていることを特徴とする請求項５に記載のプログラマブルロジックデバイス。
7. 初段の出力側揮発性記憶素子は、対応するセンスアンプの出力信号と外部からの信号とが、選択的に入力可能に構成され、
   ２段目以降の出力側揮発性記憶素子は、対応するセンスアンプの出力信号と前段の出力側揮発性記憶素子の出力信号とが選択的に入力可能に構成されることを特徴とする請求項６に記載のプログラマブルロジックデバイス。
8. 前記出力側揮発性記憶素子は、その入力端子に前記センスアンプの出力信号を受け、そのクロック端子に、タイミング信号を受けるフリップフロップを含むことを特徴とする請求項４に記載のプログラマブルロジックデバイス。
9. 前記出力側揮発性記憶素子は、そのセット端子およびリセット端子に前記センスアンプの出力信号に応じた信号を受けるフリップフロップを含むことを特徴とする請求項４に記載のプログラマブルロジックデバイス。
10. 前記ｎ個のコンテキストのひとつに割り当てられたｍ個の不揮発性メモリセルは、本プログラマブルロジックデバイスが動作中において、前記リコンフィギュアラブル回路にロードされているコンフィギュレーションデータを保持するためのリカバリ領域として利用され、
    本プログラマブルロジックデバイスの電源が遮断され、次の電源投入時において、前記マルチコンテキストメモリは、前記リカバリ領域に格納されるコンフィギュレーションデータを供給することを特徴とする請求項１から９のいずれかに記載のプログラマブルロジックデバイス。
11. 各不揮発性メモリセルは、
    強誘電体素子と、
    対応するビットラインと前記強誘電体素子との間に設けられ、対応する制御ラインに印加される信号に応じてオン、オフが制御されるスイッチと、
    を含むことを特徴とする請求項１から１０のいずれかに記載のプログラマブルロジックデバイス。
12. 請求項１から１１のいずれかに記載のプログラマブルロジックデバイスを備えることを特徴とする電子機器。

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