JP2009124060A

JP2009124060A - Manufacturing method of semiconductor device

Info

Publication number: JP2009124060A
Application number: JP2007298937A
Authority: JP
Inventors: Masaki Koide; 優樹小出
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-11-19
Filing date: 2007-11-19
Publication date: 2009-06-04

Abstract

【課題】ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐ。
【解決手段】ヒューズ配線６上の開口部１７下にて、ＳｉＣＮ膜からなる保護膜１１とプラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる保護膜１８とが積層された構造を形成することにより、ヒューズ配線６上のシード膜２３およびバリア導電膜２２をウエットエッチングする際の洗浄液のヒューズ配線６への浸入を保護膜１８にて防ぐ。
【選択図】図７An object of the present invention is to prevent a fuse wiring from being cut by being damaged in an opening process of a fuse wiring portion.
A structure in which a protective film 11 made of a SiCN film and a protective film 18 made of a silicon nitride film or a silicon oxide film formed by a plasma CVD method are stacked under an opening 17 on a fuse wiring 6. The protective film 18 prevents the cleaning liquid from entering the fuse wiring 6 when the seed film 23 and the barrier conductive film 22 on the fuse wiring 6 are wet-etched.
[Selection] Figure 7

Description

本発明は、半導体装置の製造技術に関し、特に、ヒューズ配線を備えた半導体装置の製造工程に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to a manufacturing process of a semiconductor device having a fuse wiring.

特開２００６−７３８９１号公報（特許文献１）には、メモリ部救済用の金属製のヒューズ配線上にＳｉＣＮ膜、ビア層間絶縁膜およびパッシベーション膜を形成後、パッシベーション膜をエッチングで除去し、次いでビア層間絶縁膜をエッチバックして除去することによって、ヒューズ配線上にはＳｉＣＮ膜のみが備えられた構造を形成し、ＬＴ法での歩留まり低下を防止し、ヒューズ部構造の信頼性を確保する技術が開示されている。
特開２００６−７３８９１号公報 Japanese Patent Laid-Open No. 2006-73891 (Patent Document 1) discloses that after a SiCN film, a via interlayer insulating film and a passivation film are formed on a metal fuse wiring for memory portion relief, the passivation film is removed by etching. By removing the via interlayer insulating film by etching back, a structure provided with only the SiCN film is formed on the fuse wiring, the yield reduction by the LT method is prevented, and the reliability of the fuse structure is ensured. Technology is disclosed.
JP 2006-73891 A

電子機器の小型・軽量化に伴い、半導体装置のパッケージについても薄型化や小型・軽量化が求められている。ＣＳＰ（Chip Size Package）は、半導体チップ（以下、単にチップと記す）のサイズと同等またはわずかに大きいパッケージの総称であり、小型・軽量化を実現できる上、内部の配線長を短くすることができるので、信号遅延や雑音等を低減できるパッケージ構造として実用化されている。 As electronic devices become smaller and lighter, semiconductor device packages are also required to be thinner and smaller and lighter. CSP (Chip Size Package) is a general term for a package that is the same size as or slightly larger than the size of a semiconductor chip (hereinafter simply referred to as a chip). In addition, it is possible to reduce the size and weight and shorten the internal wiring length. Therefore, it has been put to practical use as a package structure that can reduce signal delay and noise.

このようなＣＳＰの製造技術として、ウエハプロセスパッケージ（Wafer Process Package；以下、ＷＰＰと略す）技術がある。この技術は、ウエハプロセスを経て半導体ウエハ（以下、単にウエハと記す）に形成された複数のチップを、ウエハの状態のまま一括して樹脂封止した後、そのウエハから個々の半導体装置を切り出す技術である。この技術においては、製造工程を簡略化でき、製造コストを低減でき、さらに、ＣＳＰを大幅に小型化することができるという優れた特徴がある。 As such a CSP manufacturing technique, there is a wafer process package (hereinafter referred to as WPP) technique. In this technique, a plurality of chips formed on a semiconductor wafer (hereinafter simply referred to as a wafer) through a wafer process are encapsulated with resin in the wafer state, and then individual semiconductor devices are cut out from the wafer. Technology. This technique has excellent features that the manufacturing process can be simplified, the manufacturing cost can be reduced, and the CSP can be greatly reduced in size.

ＷＰＰ技術においては、チップ表面のボンディングパッドと実装基板表面のボンディングパッドとをボンディングワイヤを用いて電気的に接続するのではなく、チップ表面のボンディングパッドと電気的に接続するバンプ電極をチップ表面にエリア配置し、このバンプ電極を実装基板表面のボンディングパッドと接続することによって、チップ表面のボンディングパッドと実装基板表面のボンディングパッドとを電気的に接続している。 In the WPP technology, the bonding pads on the chip surface and the bonding pads on the mounting substrate surface are not electrically connected using bonding wires, but bump electrodes that are electrically connected to the bonding pads on the chip surface are formed on the chip surface. By arranging the areas and connecting the bump electrodes to the bonding pads on the surface of the mounting substrate, the bonding pads on the surface of the chip and the bonding pads on the surface of the mounting substrate are electrically connected.

本発明者は、上記ＷＰＰ技術によってＳＲＡＭを含むチップの製造技術について検討しており、特に冗長救済のためのヒューズ配線の製造技術について検討している。その中で、本発明者は、以下のような課題を見出した。この課題について図１６を用いて説明する。 The present inventor is studying a manufacturing technology of a chip including an SRAM by the WPP technology, and in particular, a manufacturing technology of a fuse wiring for redundancy relief. Among them, the present inventors have found the following problems. This problem will be described with reference to FIG.

図１６に示すように、本発明者が検討したヒューズ配線１０１は、絶縁膜に形成した配線形成用の溝１０２にＣｕ（銅）またはＣｕ合金を埋め込んで形成したものであり、同じ配線層の配線１０３と同じ工程で形成したものである。配線１０３が形成された溝１０４の底部には下層の配線１０５に達する接続孔１０６が形成されており、溝１０４を埋め込むＣｕまたはＣｕ合金が接続孔１０６も埋め込むことによって、配線１０３は下層の配線１０５と接続する構造となっている。ヒューズ配線１０１および配線１０３が形成された配線層上には、ＳｉＣＮ膜１０７および酸化シリコン膜１０８を介して配線１０９が形成され、配線１０９とその下部の配線１０３とは、プラグ１１０を介して電気的に接続されている。配線１０９上には酸化シリコン膜１１１および窒化シリコン膜１１２が形成されている。さらに、上層に配線の形成されていないヒューズ配線１０２上では、ヒューズ配線１０２を保護するＳｉＣＮ膜１０７を残し、窒化シリコン膜１１２、酸化シリコン膜１１１および酸化シリコン膜１０８が除去されている。ＳｉＣＮ膜１０７でヒューズ配線１０２を保護するのは、配線のエレクトロマイグレーションや径時絶縁破壊（Time Dependent Dielectric Breakdown；ＴＤＤＢ）を防止するという目的があるからである。また、配線１０９上の窒化シリコン膜１１２および酸化シリコン膜１１１には、配線１０９に達する開口部１１３が形成されている。 As shown in FIG. 16, the fuse wiring 101 examined by the present inventor is formed by embedding Cu (copper) or a Cu alloy in a wiring forming groove 102 formed in an insulating film, and has the same wiring layer. It is formed in the same process as the wiring 103. A connection hole 106 that reaches the lower layer wiring 105 is formed at the bottom of the groove 104 in which the wiring 103 is formed. Cu or a Cu alloy that embeds the groove 104 also embeds the connection hole 106, so that the wiring 103 becomes a lower layer wiring. 105 is connected. On the wiring layer in which the fuse wiring 101 and the wiring 103 are formed, a wiring 109 is formed through a SiCN film 107 and a silicon oxide film 108. The wiring 109 and the wiring 103 therebelow are electrically connected through a plug 110. Connected. A silicon oxide film 111 and a silicon nitride film 112 are formed on the wiring 109. Further, on the fuse wiring 102 where no wiring is formed in the upper layer, the silicon nitride film 112, the silicon oxide film 111, and the silicon oxide film 108 are removed while leaving the SiCN film 107 protecting the fuse wiring 102. The reason why the fuse wiring 102 is protected by the SiCN film 107 is to prevent the electromigration of the wiring and the time dependent dielectric breakdown (TDDB). An opening 113 reaching the wiring 109 is formed in the silicon nitride film 112 and the silicon oxide film 111 on the wiring 109.

上記開口部１１３が形成された窒化シリコン膜１１２上では、ポリイミド膜１１４がパターニングされ、このポリイミド膜１１４には、配線１０９に達する開口部１１５が設けられている。この開口部１１５上（開口部１１５内を含む）には、窒化チタン膜からなるバリア導電性膜１１６およびＣｕ膜からなるシード膜１１７を介して、下層からＣｕ膜１１８およびＮｉ（ニッケル）膜１１９を積層してなるボンディングパッド１２０が形成されている。なお、図示は省略するが、ボンディングパッド１２０上には、チップ実装用のバンプ電極が設けられる。 On the silicon nitride film 112 in which the opening 113 is formed, the polyimide film 114 is patterned, and the polyimide film 114 is provided with an opening 115 reaching the wiring 109. On the opening 115 (including the inside of the opening 115), a Cu film 118 and a Ni (nickel) film 119 are formed from the lower layer through a barrier conductive film 116 made of a titanium nitride film and a seed film 117 made of a Cu film. A bonding pad 120 is formed by stacking layers. Although illustration is omitted, bump electrodes for chip mounting are provided on the bonding pads 120.

ここで、ＳｉＣＮ膜１０７は、膜質が有孔性である。そのため、ヒューズ配線１０２上の窒化シリコン膜１１２、酸化シリコン膜１１１および酸化シリコン膜１０８を除去する際のエッチング処理、およびポリイミド膜１１４のパターニング時のアッシング処理によって、ヒューズ配線１０２上のＳｉＣＮ膜１０７に物理的にダメージが加えられ、さらにバリア導電性膜１１６およびシード膜１１７の成膜前のスパッタエッチング処理によって、そのダメージが進行する。ボンディングパッド１２０の形成後に、ボンディングパッド１２０下のバリア導電性膜１１６およびシード膜１１７を残し、それ以外のバリア導電性膜１１６およびシード膜１１７をウエットエッチング処理によって除去するが、その際に用いるメタルエッチング洗浄液がそのＳｉＣＮ膜１０７のダメージ部に浸入してしまうことになる。さらにそのダメージ部から浸入したメタルエッチング洗浄液は、ＳｉＣＮ膜１０７を透過してヒューズ配線１０１に達し、ヒューズ配線１０１をエッチングしてしまい、ヒューズ配線１０１を切断してしまうことになる。その結果、冗長救済のための切断が行われないはずのヒューズ配線１０１が切断されてしまった場合には、誤切断による製造歩留まりの低下を招く課題が生じる。 Here, the film quality of the SiCN film 107 is porous. Therefore, the SiCN film 107 on the fuse wiring 102 is formed by an etching process when removing the silicon nitride film 112, the silicon oxide film 111, and the silicon oxide film 108 on the fuse wiring 102 and an ashing process when patterning the polyimide film 114. Damage is physically applied, and the damage progresses by the sputter etching process before the formation of the barrier conductive film 116 and the seed film 117. After the bonding pad 120 is formed, the barrier conductive film 116 and the seed film 117 under the bonding pad 120 are left, and the other barrier conductive film 116 and the seed film 117 are removed by wet etching. The etching cleaning liquid enters the damaged portion of the SiCN film 107. Further, the metal etching cleaning liquid that has entered from the damaged portion passes through the SiCN film 107 and reaches the fuse wiring 101, which etches the fuse wiring 101 and cuts the fuse wiring 101. As a result, when the fuse wiring 101 that should not be cut for redundancy relief is cut, there arises a problem that the manufacturing yield is lowered due to erroneous cutting.

本発明の目的は、ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐことのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of preventing the fuse wiring from being damaged and being cut erroneously in the opening process of the fuse wiring portion.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

（１）本発明による半導体装置の製造方法は、
（ａ）半導体基板上に第１配線およびヒューズ配線を含む第１配線層を形成する工程、
（ｂ）前記第１配線層上に絶縁性かつ膜質が有孔性の第１保護膜を形成する工程、
（ｃ）前記第１保護膜上に第１絶縁膜を形成する工程、
（ｄ）前記ヒューズ配線上の前記第１絶縁膜をエッチングし除去する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に絶縁性かつ膜質が前記第１保護膜より緻密な第２保護膜を形成する工程、
（ｆ）前記第２保護膜上に第２絶縁膜を形成し、前記第２絶縁膜をパターニングする工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に第１導電性膜を成膜する工程、
（ｈ）前記第１導電性膜上にて、前記第１導電性膜を介して前記第１配線と電気的に接続する第２配線を形成する工程、
（ｉ）前記第２配線をマスクとして前記第１導電性膜をウエットエッチングする工程、
を含み、
前記（ｉ）工程によって、前記ヒューズ配線上の前記第１導電性膜は除去されるものである。 (1) A method of manufacturing a semiconductor device according to the present invention includes:
(A) forming a first wiring layer including a first wiring and a fuse wiring on a semiconductor substrate;
(B) forming a first protective film having an insulating and porous film quality on the first wiring layer;
(C) forming a first insulating film on the first protective film;
(D) etching and removing the first insulating film on the fuse wiring;
(E) after the step (d), forming a second protective film having an insulating property and a finer film quality than the first protective film on the semiconductor substrate;
(F) forming a second insulating film on the second protective film and patterning the second insulating film;
(G) After the step (f), a step of forming a first conductive film on the semiconductor substrate;
(H) forming a second wiring electrically connected to the first wiring via the first conductive film on the first conductive film;
(I) a step of performing wet etching on the first conductive film using the second wiring as a mask;
Including
In the step (i), the first conductive film on the fuse wiring is removed.

（２）また、本発明による半導体装置の製造方法は、
（ａ）半導体基板上に第１配線およびヒューズ配線を含む第１配線層を形成する工程、
（ｂ）前記第１配線層上に絶縁性かつ膜質が有孔性の第１保護膜を形成する工程、
（ｃ）前記第１保護膜上に絶縁性かつ膜質が前記第１保護膜より緻密な第２保護膜を形成する工程、
（ｄ）前記第２保護膜上に第１絶縁膜を形成する工程、
（ｅ）前記ヒューズ配線上の前記第１絶縁膜をエッチングし除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板上に第２絶縁膜を形成し、前記第２絶縁膜をパターニングする工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に第１導電性膜を成膜する工程、
（ｈ）前記第１導電性膜上にて、前記第１導電性膜を介して前記第１配線と電気的に接続する第２配線を形成する工程、
（ｉ）前記第２配線をマスクとして前記第１導電性膜をウエットエッチングする工程、
を含み、
前記（ｉ）工程によって、前記ヒューズ配線上の前記第１導電性膜は除去されるものである。 (2) A method of manufacturing a semiconductor device according to the present invention includes:
(A) forming a first wiring layer including a first wiring and a fuse wiring on a semiconductor substrate;
(B) forming a first protective film having an insulating and porous film quality on the first wiring layer;
(C) forming a second protective film having an insulating property and a denser film quality than the first protective film on the first protective film;
(D) forming a first insulating film on the second protective film;
(E) etching and removing the first insulating film on the fuse wiring;
(F) After the step (e), a step of forming a second insulating film on the semiconductor substrate and patterning the second insulating film;
(G) After the step (f), a step of forming a first conductive film on the semiconductor substrate;
(H) forming a second wiring electrically connected to the first wiring via the first conductive film on the first conductive film;
(I) a step of performing wet etching on the first conductive film using the second wiring as a mask;
Including
In the step (i), the first conductive film on the fuse wiring is removed.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐことができる。 In the opening process of the fuse wiring portion, it is possible to prevent the fuse wiring from being damaged and erroneously cut.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Needless to say. In addition, when referring to the constituent elements in the embodiments, etc., “consisting of A” and “consisting of A” do not exclude other elements unless specifically stated that only the elements are included. Needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。 In addition, when referring to materials, etc., unless specified otherwise, or in principle or not in principle, the specified material is the main material, and includes secondary elements, additives It does not exclude additional elements. For example, unless otherwise specified, the silicon member includes not only pure silicon but also an additive impurity, a binary or ternary alloy (for example, SiGe) having silicon as a main element.

また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。 In addition, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
本実施の形態１の半導体装置の製造工程について、図１〜図９を用いて説明する。 (Embodiment 1)
A manufacturing process of the semiconductor device according to the first embodiment will be described with reference to FIGS.

まず、図１に示すように、半導体基板（以下、単に基板と記す）１の主面にＳＲＡＭ（Static Random Access Memory）等の半導体素子を形成する。 First, as shown in FIG. 1, a semiconductor element such as an SRAM (Static Random Access Memory) is formed on a main surface of a semiconductor substrate (hereinafter simply referred to as a substrate) 1.

上記半導体素子の形成後、半導体素子が形成された基板１上に上記半導体素子と電気的に接続する配線２を形成する。この配線２は、たとえば基板１上に堆積された酸化シリコン膜等からなる層間絶縁膜３に配線形成用の溝４を形成し、この溝４にＣｕまたはＣｕ合金を主成分とする導電性膜を埋め込み、溝４外の導電性膜をＣＭＰ（Chemical Mechanical Polishing）法等によって除去することで形成することができる。また、その導電性膜を堆積する前には、溝４内を含む層間絶縁膜３上にＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）またはＴａＮ（窒化タンタル）等からなる薄い単層膜または積層膜を堆積して、層間絶縁膜中へのＣｕの拡散を防ぐバリア導電性膜を形成する。 After the formation of the semiconductor element, a wiring 2 electrically connected to the semiconductor element is formed on the substrate 1 on which the semiconductor element is formed. For the wiring 2, a wiring forming groove 4 is formed in an interlayer insulating film 3 made of, for example, a silicon oxide film deposited on the substrate 1, and a conductive film mainly composed of Cu or Cu alloy is formed in the groove 4. And the conductive film outside the trench 4 can be removed by CMP (Chemical Mechanical Polishing) or the like. Before the conductive film is deposited, a thin single layer made of Ti (titanium), TiN (titanium nitride), Ta (tantalum), TaN (tantalum nitride) or the like is formed on the interlayer insulating film 3 including the inside of the trench 4. A layer film or a laminated film is deposited to form a barrier conductive film that prevents diffusion of Cu into the interlayer insulating film.

次に、配線２が形成された配線層の上層に配線（第１配線）５およびヒューズ配線６を形成する。配線５およびヒューズ配線６は、同一の配線層（第１配線層）で形成され、それぞれ配線２を含む下層の配線と接続しているが、図１においては、ヒューズ配線６と下層の配線との接続状況の図示は省略している。本実施の形態１において、これら配線５およびヒューズ配線６は、前述の配線２と同様にＣｕまたはＣｕ合金を主導電層とするものであり、前記層間絶縁膜３と同様の層間絶縁膜７に形成した配線形成用の溝９にＣｕまたはＣｕ合金を主成分とする導電性膜を埋め込むことで形成する。また、溝９の底部の層間絶縁膜８には、下層の配線２に達する接続孔１０を形成し、溝９および接続孔１０を一括して前記導電性膜で埋め込むことで、配線５は、下層の配線２と接続するプラグも備えた構造とすることができる。 Next, the wiring (first wiring) 5 and the fuse wiring 6 are formed in the upper layer of the wiring layer in which the wiring 2 is formed. The wiring 5 and the fuse wiring 6 are formed of the same wiring layer (first wiring layer) and are connected to the lower wiring including the wiring 2, respectively. In FIG. Illustration of the connection status is omitted. In the first embodiment, the wiring 5 and the fuse wiring 6 have Cu or a Cu alloy as a main conductive layer like the wiring 2 described above, and are formed on the interlayer insulating film 7 similar to the interlayer insulating film 3. It is formed by embedding a conductive film containing Cu or Cu alloy as a main component in the formed wiring forming groove 9. Further, in the interlayer insulating film 8 at the bottom of the trench 9, a connection hole 10 reaching the lower wiring 2 is formed, and the trench 9 and the connection hole 10 are collectively filled with the conductive film, whereby the wiring 5 A structure including a plug connected to the lower wiring 2 can also be provided.

図１中では、１つのヒューズ配線６のみ図示しているが、実際には一定の間隔毎に複数形成されるものである。ヒューズ配線６は、図１では図示されていない配線を介して冗長救済回路に電気的に接続され、特定のヒューズ配線６を切断することによって、欠陥メモリセルを選択するアドレス信号を、冗長救済用のメモリセルに対応するアドレス信号に変える。 Although only one fuse wiring 6 is shown in FIG. 1, a plurality of fuse wirings 6 are actually formed at regular intervals. The fuse wiring 6 is electrically connected to the redundant relief circuit via a wiring not shown in FIG. 1, and by cutting a specific fuse wiring 6, an address signal for selecting a defective memory cell is used for redundancy relief. To the address signal corresponding to the memory cell.

次に、基板１上に、膜厚１７０ｎｍ程度のＳｉＣＮ膜を堆積し、ヒューズ配線６を保護する保護膜（第１保護膜）１１を形成する。また、保護膜１１は、ＣｕまたはＣｕ合金を主導電層とする配線５およびヒューズ配線６からＣｕが層間絶縁膜７、８や上層の層間絶縁膜等へ拡散してしまうのを防ぐキャップ絶縁膜としても機能する。配線５およびヒューズ配線６のキャップ絶縁膜としてＳｉＣＮ膜からなる保護膜１１を用いることにより、たとえばＳｉＮ膜を保護膜１１とした場合に比べて、保護膜１１の経時絶縁破壊（ＴＤＤＢ；Time Dependent Dielectric Breakdown）耐性と、配線５およびヒューズ配線６のエレクトロマイグレーション耐性とを向上することができる。 Next, a SiCN film having a thickness of about 170 nm is deposited on the substrate 1 to form a protective film (first protective film) 11 that protects the fuse wiring 6. The protective film 11 is a cap insulating film that prevents Cu from diffusing from the wiring 5 and the fuse wiring 6 having Cu or Cu alloy as the main conductive layer to the interlayer insulating films 7 and 8, the upper interlayer insulating film, or the like. Also works. By using a protective film 11 made of a SiCN film as a cap insulating film for the wiring 5 and the fuse wiring 6, for example, compared with the case where the SiN film is used as the protective film 11, the time-dependent dielectric breakdown (TDDB) Breakdown) resistance and electromigration resistance of the wiring 5 and the fuse wiring 6 can be improved.

続いて、たとえばプラズマＣＶＤ法にて保護膜１１上に酸化シリコン膜（第１絶縁膜）１２を堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜１２および保護膜１１をドライエッチングし、配線５に達する接続孔を形成し、さらにその接続孔内にプラグ１３を形成する。プラグ１３は、Ｔｉ膜、ＴｉＮ膜またはそれらの積層膜をバリア導電膜として接続孔内を含む酸化シリコン膜１２上に堆積し、次いでＷ（タングステン）膜で接続孔内を埋め込んだ後に、接続孔外のＷ膜およびバリア導電膜をＣＭＰ法等で除去することによって形成することができる。 Subsequently, a silicon oxide film (first insulating film) 12 is deposited on the protective film 11 by plasma CVD, for example. Next, the silicon oxide film 12 and the protective film 11 are dry-etched using a photoresist film (not shown) patterned by a photolithography technique as a mask to form a connection hole reaching the wiring 5, and a plug is further inserted into the connection hole. 13 is formed. The plug 13 is deposited on the silicon oxide film 12 including the inside of the connection hole as a barrier conductive film using a Ti film, a TiN film, or a laminated film thereof, and then the connection hole is filled with a W (tungsten) film. It can be formed by removing the outer W film and the barrier conductive film by a CMP method or the like.

次に、プラグ１３と接続する配線（第３配線）１４を形成する。配線１４は、たとえばＡｌ（アルミニウム）を主導電層とするもので、主導電層となるＡｌ膜の上下をＴｉ膜およびＴｉＮ膜の積層膜からなるバリア導電膜で挟んだ構造とするものである。このような配線は、下のバリア導電膜、Ａｌ膜および上のバリア導電膜を順次堆積した後に、これらの積層膜をフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてドライエッチングすることで形成することができる。 Next, a wiring (third wiring) 14 connected to the plug 13 is formed. The wiring 14 has, for example, Al (aluminum) as a main conductive layer, and has a structure in which an upper and lower sides of an Al film serving as a main conductive layer are sandwiched between barrier films made of a laminated film of a Ti film and a TiN film. . Such wiring is formed by sequentially depositing a lower barrier conductive film, an Al film, and an upper barrier conductive film, and then dry-etching these laminated films using a photoresist film patterned by photolithography as a mask. can do.

次に、上記配線１４が形成された酸化シリコン膜１２上に薄い酸化シリコン膜（第１絶縁膜、第３絶縁膜）１５および窒化シリコン膜（第１絶縁膜、第３絶縁膜）１６を順次堆積する。これら酸化シリコン膜１５および窒化シリコン膜１６は、たとえばプラズマＣＶＤで成膜することができる。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ヒューズ配線６上の窒化シリコン膜１６、酸化シリコン膜１５および酸化シリコン膜１２をエッチングし、開口部１７を形成する。この開口部１７下では、ヒューズ配線６上の保護膜１１が露出する。 Next, a thin silicon oxide film (first insulating film, third insulating film) 15 and silicon nitride film (first insulating film, third insulating film) 16 are sequentially formed on the silicon oxide film 12 on which the wiring 14 is formed. accumulate. These silicon oxide film 15 and silicon nitride film 16 can be formed by plasma CVD, for example. Subsequently, using the photoresist film patterned by the photolithography technique as a mask, the silicon nitride film 16, the silicon oxide film 15 and the silicon oxide film 12 on the fuse wiring 6 are etched to form an opening 17. Under this opening 17, the protective film 11 on the fuse wiring 6 is exposed.

次に、プラズマＣＶＤ法によって基板１上に膜厚５０ｎｍ程度の窒化シリコン膜または酸化シリコン膜を堆積し、ヒューズ配線６を保護する保護膜（第２保護膜）１８を形成する。プラズマＣＶＤ法によって保護膜１８を成膜することによって、保護膜１８の膜質を緻密にすることができる。また、このような保護膜１８を形成することによって、上記開口部１７の形成時に開口部１７下の保護膜１１に生じたダメージを補うことができる。また、開口部１７を形成する際のオーバーエッチング処理によってＳｉＣＮ膜からなる保護膜１１の膜厚が薄くなってしまうような場合でも、保護膜１１上に保護膜１８を成膜することによって、開口部膜１７下では、保護膜１１および保護膜１８の総膜厚を調整することができる。 Next, a silicon nitride film or silicon oxide film having a thickness of about 50 nm is deposited on the substrate 1 by plasma CVD, and a protective film (second protective film) 18 for protecting the fuse wiring 6 is formed. By forming the protective film 18 by plasma CVD, the quality of the protective film 18 can be made dense. Further, by forming such a protective film 18, it is possible to compensate for damage caused to the protective film 11 below the opening 17 when the opening 17 is formed. Even when the protective film 11 made of the SiCN film is thinned by the over-etching process in forming the opening 17, the protective film 18 is formed on the protective film 11 to form the opening. Under the partial film 17, the total film thickness of the protective film 11 and the protective film 18 can be adjusted.

また、保護膜１８は、ＳｉＣＮ膜からなる保護膜１１より薄くすることが好ましい。保護膜１８を保護膜１１より薄くすることによって、保護膜１１のキャップ絶縁膜としての信頼性と、保護膜１１の経時絶縁破壊（ＴＤＤＢ）耐性と、配線５およびヒューズ配線６のエレクトロマイグレーション耐性とを所望の状態に保つことができる。 The protective film 18 is preferably thinner than the protective film 11 made of a SiCN film. By making the protective film 18 thinner than the protective film 11, the reliability of the protective film 11 as a cap insulating film, the temporal breakdown (TDDB) resistance of the protective film 11, and the electromigration resistance of the wiring 5 and the fuse wiring 6 are improved. Can be maintained in a desired state.

次に、図３に示すように、基板１上にフォトレジスト膜１９を塗布する。続いて、そのフォトレジスト膜１９をフォトリソグラフィ技術によりパターニングし、配線１４上のフォトレジスト膜１９を除去する。次いで、そのパターニングされたフォトレジスト膜（第２マスキング層）１９をマスクとして保護膜１８、窒化シリコン膜１６および酸化シリコン膜１５をドライエッチングし、配線１４に達する開口部２０を形成する。 Next, as shown in FIG. 3, a photoresist film 19 is applied on the substrate 1. Subsequently, the photoresist film 19 is patterned by a photolithography technique, and the photoresist film 19 on the wiring 14 is removed. Next, using the patterned photoresist film (second masking layer) 19 as a mask, the protective film 18, the silicon nitride film 16 and the silicon oxide film 15 are dry-etched to form an opening 20 reaching the wiring 14.

次に、図４に示すように、上記フォトレジスト膜１９をアッシング（炭化処理）により除去する。ところで、ＳｉＣＮ膜からなる保護膜１１は、プラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる上層の保護膜１８に比べて空隙を多く含む膜質である。そのため、開口部１７下に保護膜１１が露出していると、保護膜１１にアッシング時のダメージが生じ、保護膜１１中の空隙が拡大してしまう虞があるが、保護膜１１上はより緻密な膜質の保護膜１８によって保護されていることから、保護膜１１にアッシング時のダメージが生じてしまうことを防ぐことができる。 Next, as shown in FIG. 4, the photoresist film 19 is removed by ashing (carbonization treatment). By the way, the protective film 11 made of SiCN film has a film quality including more voids than the upper protective film 18 made of a silicon nitride film or a silicon oxide film formed by the plasma CVD method. Therefore, if the protective film 11 is exposed under the opening 17, the protective film 11 may be damaged during ashing and the voids in the protective film 11 may be enlarged. Since the protective film 18 is protected by a dense film quality, it is possible to prevent the protective film 11 from being damaged during ashing.

続いて、基板１上に、感光性のポリイミド膜（第２絶縁膜）２１を成膜する。続いて、そのポリイミド膜２１を感光処理およびアッシング処理によってパターニングし、開口部１７、２０上のポリイミド膜２１を除去する。前述したように、ＳｉＣＮ膜からなる保護膜１１は、プラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる上層の保護膜１８に比べて空隙を多く含む膜質であることから、開口部１７下に保護膜１１が露出していると、ポリイミド膜２１のアッシング処理によって保護膜１１にダメージが生じ、保護膜１１中の空隙が拡大してしまう虞がある。そこで、本実施の形態１のように、保護膜１１上をより緻密な膜質の保護膜１８によって保護することによって、保護膜１１にポリイミド膜２１のアッシング処理時のダメージが生じてしまうことを防ぐことができる。 Subsequently, a photosensitive polyimide film (second insulating film) 21 is formed on the substrate 1. Subsequently, the polyimide film 21 is patterned by a photosensitive process and an ashing process, and the polyimide film 21 on the openings 17 and 20 is removed. As described above, since the protective film 11 made of the SiCN film has a film quality including more voids than the upper protective film 18 made of the silicon nitride film or the silicon oxide film formed by the plasma CVD method, If the protective film 11 is exposed under the portion 17, the protective film 11 may be damaged by the ashing process of the polyimide film 21, and the voids in the protective film 11 may be enlarged. Therefore, as in the first embodiment, by protecting the protective film 11 with a denser protective film 18, the protective film 11 is prevented from being damaged during the ashing process of the polyimide film 21. be able to.

次に、図５に示すように、基板１の表面に対してスパッタエッチング処理を施した後に、スパッタリング法により基板１上にＴｉＮ膜およびＴｉ膜を順次堆積し、バリア導電膜（第１導電性膜）２２を形成する。前述したように、ＳｉＣＮ膜からなる保護膜１１は、プラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる上層の保護膜１８に比べて空隙を多く含む膜質であることから、開口部１７下に保護膜１１が露出していると、バリア導電膜２２の成膜前のスパッタエッチング処理によって保護膜１１にダメージが生じ、保護膜１１中の空隙が拡大してしまう虞がある。そこで、本実施の形態１のように、保護膜１１上をより緻密な膜質の保護膜１８によって保護することによって、保護膜１１にスパッタエッチング処理時のダメージが生じてしまうことを防ぐことができる。 Next, as shown in FIG. 5, after the surface of the substrate 1 is sputter-etched, a TiN film and a Ti film are sequentially deposited on the substrate 1 by a sputtering method, and a barrier conductive film (first conductive property) is formed. Film) 22 is formed. As described above, since the protective film 11 made of the SiCN film has a film quality including more voids than the upper protective film 18 made of the silicon nitride film or the silicon oxide film formed by the plasma CVD method, If the protective film 11 is exposed under the portion 17, the protective film 11 may be damaged by the sputter etching process before forming the barrier conductive film 22, and the voids in the protective film 11 may be enlarged. Thus, as in the first embodiment, by protecting the protective film 11 with a denser protective film 18, it is possible to prevent the protective film 11 from being damaged during the sputter etching process. .

続いて、上記バリア導電膜２２上に、スパッタリング法によってＣｕ膜を堆積し、シード膜（第１導電性膜）２３を形成する。このシード膜２３は、次の工程で開口部２０上にめっき法で配線を形成する際のシード層となる。 Subsequently, a Cu film is deposited on the barrier conductive film 22 by sputtering to form a seed film (first conductive film) 23. This seed film 23 becomes a seed layer when a wiring is formed on the opening 20 by plating in the next step.

次に、図６に示すように、基板１上にフォトレジスト膜２４を塗布する。続いて、そのフォトレジスト膜２４をフォトリソグラフィ技術によりパターニングし、開口部２０上のフォトレジスト膜２４を除去する。次いで、そのパターニングされたフォトレジスト膜（第１マスキング層）２４をマスクとした電解めっき法により、Ｃｕ膜２５およびＮｉ膜２６を順次堆積し、Ｃｕ膜２５およびＮｉ膜２６からなる配線（第２配線）２７を形成する。Ｃｕ膜２５は、シード膜２３を負電極に固定した状態でＣｕ用のめっき液に基板１を浸漬し、フォトレジスト膜２４で覆われていない領域のシード膜２３上にＣｕ膜２５を析出させることで堆積できる。また、Ｎｉ膜２６は、シード膜２３を負電極に固定した状態でＮｉ用のめっき液に基板１を浸漬し、フォトレジスト膜２４で覆われていない領域のシード膜２３上にＮｉ膜２６を析出させることで堆積できる。 Next, as shown in FIG. 6, a photoresist film 24 is applied on the substrate 1. Subsequently, the photoresist film 24 is patterned by a photolithography technique, and the photoresist film 24 on the opening 20 is removed. Next, a Cu film 25 and a Ni film 26 are sequentially deposited by an electrolytic plating method using the patterned photoresist film (first masking layer) 24 as a mask, and a wiring (second wiring) made of the Cu film 25 and the Ni film 26 is formed. Wiring) 27 is formed. The Cu film 25 is obtained by immersing the substrate 1 in a Cu plating solution with the seed film 23 fixed to the negative electrode, and depositing the Cu film 25 on the seed film 23 in a region not covered with the photoresist film 24. Can be deposited. Further, the Ni film 26 is formed by immersing the substrate 1 in a Ni plating solution with the seed film 23 fixed to the negative electrode, and forming the Ni film 26 on the seed film 23 in a region not covered with the photoresist film 24. It can be deposited by precipitation.

次に、図７に示すように、アッシング処理によってフォトレジスト膜２４を除去する。続いて、図８に示すように、配線２７をマスクとしてシード膜２３およびバリア導電膜２２に対してウエットエッチング（洗浄）処理を施すことにより、配線２７下のシード膜２３およびバリア導電膜２２を残し、それ以外のシード膜２３およびバリア導電膜２２を除去する。 Next, as shown in FIG. 7, the photoresist film 24 is removed by an ashing process. Subsequently, as shown in FIG. 8, the seed film 23 and the barrier conductive film 22 under the wiring 27 are removed by performing wet etching (cleaning) processing on the seed film 23 and the barrier conductive film 22 using the wiring 27 as a mask. The remaining seed film 23 and barrier conductive film 22 are removed.

前述したように、ＳｉＣＮ膜からなる保護膜１１は、プラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる上層の保護膜１８に比べて空隙を多く含む膜質である。そのため、開口部１７下において、保護膜１１が保護膜１８に覆われていないと、シード膜２３およびバリア導電膜２２のウエットエッチング時に用いた洗浄液が保護膜１１を透過してヒューズ配線６に達し、ヒューズ配線６がエッチングされ、切断するヒューズ配線６とは異なるヒューズ配線６が切断されてしまった場合には、誤切断により製品の歩留まりが低下してしまう虞がある。 As described above, the protective film 11 made of the SiCN film has a film quality having more voids than the upper protective film 18 made of the silicon nitride film or the silicon oxide film formed by the plasma CVD method. Therefore, if the protective film 11 is not covered with the protective film 18 below the opening 17, the cleaning liquid used during wet etching of the seed film 23 and the barrier conductive film 22 passes through the protective film 11 and reaches the fuse wiring 6. If the fuse wiring 6 is etched and a fuse wiring 6 different from the fuse wiring 6 to be cut is cut, there is a possibility that the yield of the product is lowered due to erroneous cutting.

一方、本実施の形態１によれば、開口部１７下において、保護膜１１がより緻密な膜質の保護膜１８に覆われている。それにより、シード膜２３およびバリア導電膜２２のウエットエッチング時に用いた洗浄液が保護膜１１に達してしまうことを防ぐことができる。その結果、ヒューズ配線６がその洗浄液によってエッチングされてしまうことを防ぐことができるので、ヒューズ配線６が誤切断されてしまう不具合を防ぐことができる。すなわち、ヒューズ配線６の誤切断による製品歩留まりの低下を防ぐことができる。 On the other hand, according to the first embodiment, the protective film 11 is covered with the denser protective film 18 under the opening 17. Thereby, it is possible to prevent the cleaning liquid used during wet etching of the seed film 23 and the barrier conductive film 22 from reaching the protective film 11. As a result, it is possible to prevent the fuse wiring 6 from being etched by the cleaning liquid, and thus it is possible to prevent a problem that the fuse wiring 6 is erroneously cut. That is, it is possible to prevent a decrease in product yield due to erroneous cutting of the fuse wiring 6.

次に、図９に示すように、基板１上に、感光性のポリイミド膜２８を成膜する。続いて、そのポリイミド膜２８を感光処理およびアッシング処理によってパターニングし、開口部１７および配線２７上のポリイミド膜２８を除去する。この時、配線２７上のポリイミド膜２８には、開口部２９が形成される。 Next, as shown in FIG. 9, a photosensitive polyimide film 28 is formed on the substrate 1. Subsequently, the polyimide film 28 is patterned by a photosensitive process and an ashing process, and the polyimide film 28 on the opening 17 and the wiring 27 is removed. At this time, an opening 29 is formed in the polyimide film 28 on the wiring 27.

続いて、無電解めっき法により、開口部２９下の配線２７上にＡｕ（金）膜３０を形成する。次いで、はんだ印刷技術により基板１上にはんだペーストを印刷した後、リフロー処理によりはんだペーストを溶融および再結晶化させ、Ａｕ膜３０上にバンプ電極３１を形成する。そのはんだペーストとしては、たとえばＳｎ（錫）、Ａｇ（銀）およびＣｕから形成されたＰｂ（鉛）フリーはんだを用いることができる。また、はんだペーストを用いる代わりに、予め球状に成形されたはんだボールを開口部２９上に供給した後に、基板１に対してリフロー処理を施すことによってもバンプ電極３１を形成することができる。なお、図９での図示とは異なるが、前記はんだペーストのリフロー処理によって、Ａｕ膜３０は、バンプ電極３１に拡散してなくなってしまう。 Subsequently, an Au (gold) film 30 is formed on the wiring 27 under the opening 29 by electroless plating. Next, after the solder paste is printed on the substrate 1 by the solder printing technique, the solder paste is melted and recrystallized by a reflow process, and the bump electrode 31 is formed on the Au film 30. As the solder paste, for example, Pb (lead) -free solder formed from Sn (tin), Ag (silver) and Cu can be used. Further, instead of using the solder paste, the bump electrode 31 can also be formed by supplying a solder ball previously formed into a spherical shape onto the opening 29 and then performing a reflow process on the substrate 1. Although not shown in FIG. 9, the Au film 30 is not diffused into the bump electrode 31 by the reflow process of the solder paste.

ところで、実際の開口部２９の配置間隔は、下層の開口部２０の配置間隔より広く再配置してある。それにより、開口部２０上に配線２７および開口部２９を再配置せずにバンプ電極３１を形成する場合に比べて、バンプ電極３１を搭載しやすくできる。すなわち、本実施の形態１によれば、狭ピッチでバンプ電極３１を配置しなければならない場合でも、対応しやすくすることが可能となる。 By the way, the actual arrangement interval of the openings 29 is rearranged wider than the arrangement interval of the lower openings 20. This makes it easier to mount the bump electrode 31 than when the bump electrode 31 is formed without rearranging the wiring 27 and the opening 29 on the opening 20. That is, according to the first embodiment, it is possible to easily cope with the case where the bump electrodes 31 must be arranged at a narrow pitch.

次に、ウエハ状態の基板１に区画された各チップ領域が所望の動作を行うか否かの検査を行う。たとえば、ＳＲＡＭのメモリセルに欠陥が検出された場合には、そのメモリセルを有するメモリセル列（または行）を冗長救済用のメモリセル列（または行）に置き換えるように、所定のヒューズ配線６をレーザーにより切断する。前述したように、本実施の形態１によれば、開口部１７を形成する際のオーバーエッチング処理によってＳｉＣＮ膜からなる保護膜１１の膜厚が薄くなってしまうような場合でも、保護膜１１上に保護膜１８を成膜することによって、保護膜１１および保護膜１８の総膜厚を調整することが可能となっている。そのため、開口部１７下では、保護膜１１および保護膜１８の総膜厚を所望の値とすることができるので、レーザーによるヒューズ配線６の切断処理を安定させることができる。 Next, it is inspected whether or not each chip area partitioned on the wafer-like substrate 1 performs a desired operation. For example, when a defect is detected in an SRAM memory cell, a predetermined fuse wiring 6 is arranged so that the memory cell column (or row) having the memory cell is replaced with a memory cell column (or row) for redundancy relief. Is cut with a laser. As described above, according to the first embodiment, even when the film thickness of the protective film 11 made of the SiCN film becomes thin due to the over-etching process when the opening 17 is formed, the upper surface of the protective film 11 is formed. The total film thickness of the protective film 11 and the protective film 18 can be adjusted by forming the protective film 18 on the surface. Therefore, the total film thickness of the protective film 11 and the protective film 18 can be set to a desired value under the opening 17, so that the cutting process of the fuse wiring 6 by the laser can be stabilized.

その後、ウエハ状態の基板１を区画されたチップ領域間のスクライブ（ダイシング）領域に沿って切断し、個々のチップに分割する。分割されたチップは、実装基板上にバンプ電極３１を介して実装することができる。チップを実装基板上に配置した後、バンプ電極３１をリフローし、次いでチップと実装基板との間にアンダーフィル樹脂を充填し、本実施の形態１の半導体装置を製造する。 Thereafter, the substrate 1 in a wafer state is cut along a scribe (dicing) region between the divided chip regions, and divided into individual chips. The divided chips can be mounted on the mounting substrate via the bump electrodes 31. After disposing the chip on the mounting substrate, the bump electrode 31 is reflowed, and then an underfill resin is filled between the chip and the mounting substrate to manufacture the semiconductor device of the first embodiment.

（実施の形態２）
次に、本実施の形態２の半導体装置の製造工程について、図１０〜図１２を用いて説明する。 (Embodiment 2)
Next, the manufacturing process of the semiconductor device according to the second embodiment will be described with reference to FIGS.

本実施の形態２の半導体装置の製造工程は、前記実施の形態１で説明した窒化シリコン膜１６を成膜する工程（図１も参照）までは、前記実施の形態１と同様である。その後、図１０に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ヒューズ配線６および配線１４上の窒化シリコン膜１６、酸化シリコン膜１５および酸化シリコン膜１２をエッチングし、開口部１７、２０を形成する。この工程により、開口部１７下ではヒューズ配線６上の保護膜１１が露出し、開口部２０下では配線１４が露出する。 The manufacturing process of the semiconductor device of the second embodiment is the same as that of the first embodiment up to the step of forming the silicon nitride film 16 described in the first embodiment (see also FIG. 1). Thereafter, as shown in FIG. 10, the silicon nitride film 16, the silicon oxide film 15 and the silicon oxide film 12 on the fuse wiring 6 and the wiring 14 are etched using the photoresist film patterned by the photolithography technique as a mask to open the openings. Portions 17 and 20 are formed. By this step, the protective film 11 on the fuse wiring 6 is exposed under the opening 17, and the wiring 14 is exposed under the opening 20.

次に、図１１に示すように、プラズマＣＶＤ法によって基板１上に膜厚５０ｎｍ程度の窒化シリコン膜または酸化シリコン膜を堆積し、ヒューズ配線６を保護する保護膜１８を形成する。この時、保護膜１８は、開口部２０内にも堆積される。前記実施の形態１でも説明したように、プラズマＣＶＤ法によって保護膜１８を成膜することによって、保護膜１８の膜質を緻密にすることができる。また、このような保護膜１８を形成することによって、上記開口部１７の形成時に開口部１７下の保護膜１１に生じたダメージを補うことができる。また、開口部１７を形成する際のオーバーエッチング処理によってＳｉＣＮ膜からなる保護膜１１の膜厚が薄くなってしまうような場合でも、保護膜１１上に保護膜１８を成膜することによって、開口部膜１７下では、保護膜１１および保護膜１８の総膜厚を調整することができる。 Next, as shown in FIG. 11, a silicon nitride film or a silicon oxide film having a thickness of about 50 nm is deposited on the substrate 1 by plasma CVD, and a protective film 18 for protecting the fuse wiring 6 is formed. At this time, the protective film 18 is also deposited in the opening 20. As described in the first embodiment, the film quality of the protective film 18 can be made dense by forming the protective film 18 by plasma CVD. Further, by forming such a protective film 18, it is possible to compensate for damage caused to the protective film 11 below the opening 17 when the opening 17 is formed. Even when the protective film 11 made of the SiCN film is thinned by the over-etching process in forming the opening 17, the protective film 18 is formed on the protective film 11 to form the opening. Under the partial film 17, the total film thickness of the protective film 11 and the protective film 18 can be adjusted.

次に、図１２に示すように、基板１上にフォトレジスト膜１９を塗布する。続いて、そのフォトレジスト膜１９をフォトリソグラフィ技術によりパターニングし、開口部２０上のフォトレジスト膜１９を除去する。次いで、そのパターニングされたフォトレジスト膜（第３マスキング層）１９をマスクとして、開口部２０下の保護膜１８を異方的にドライエッチングし、開口部２０を配線１４に達するように拡張する。 Next, as shown in FIG. 12, a photoresist film 19 is applied on the substrate 1. Subsequently, the photoresist film 19 is patterned by a photolithography technique, and the photoresist film 19 on the opening 20 is removed. Next, using the patterned photoresist film (third masking layer) 19 as a mask, the protective film 18 under the opening 20 is anisotropically dry-etched so that the opening 20 reaches the wiring 14.

その後、前記実施の形態１において図４〜図９を用いて説明した工程と同様の工程を経て本実施の形態２の半導体装置を製造する。 Thereafter, the semiconductor device according to the second embodiment is manufactured through the same steps as those described with reference to FIGS. 4 to 9 in the first embodiment.

上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。たとえば、上記フォトレジスト膜１９をアッシングにより除去する工程においては、開口部１７下に保護膜１１が露出していると、空隙を多く含む膜質である保護膜１１（ＳｉＣＮ膜）にアッシング時のダメージが生じ、保護膜１１中の空隙が拡大してしまう虞があるが、保護膜１１上はより緻密な膜質の保護膜１８によって保護されていることから、保護膜１１にアッシング時のダメージが生じてしまうことを防ぐことができる。また、保護膜１１がより緻密な膜質の保護膜１８に覆われている状態を保つことができるので、以降の配線２７をマスクとしたシード膜２３およびバリア導電膜２２のウエットエッチング（洗浄）処理時（前記実施の形態１および図８参照）において、洗浄液が保護膜１１に達してしまうことを防ぐことができる。その結果、ヒューズ配線６がその洗浄液によってエッチングされてしまうことを防ぐことができるので、ヒューズ配線６が誤切断されてしまう不具合を防ぐことができる。すなわち、ヒューズ配線６の誤切断による製品歩留まりの低下を防ぐことができる。 According to the second embodiment as described above, the same effect as in the first embodiment can be obtained. For example, in the step of removing the photoresist film 19 by ashing, if the protective film 11 is exposed under the opening 17, damage to the protective film 11 (SiCN film), which is a film quality containing many voids, is caused during ashing. However, since the protective film 11 is protected by a denser protective film 18, the protective film 11 is damaged during ashing. Can be prevented. In addition, since the state in which the protective film 11 is covered with the denser protective film 18 can be maintained, wet etching (cleaning) processing of the seed film 23 and the barrier conductive film 22 using the wiring 27 as a mask thereafter. At this time (see Embodiment 1 and FIG. 8), the cleaning liquid can be prevented from reaching the protective film 11. As a result, it is possible to prevent the fuse wiring 6 from being etched by the cleaning liquid, and thus it is possible to prevent a problem that the fuse wiring 6 is erroneously cut. That is, it is possible to prevent a decrease in product yield due to erroneous cutting of the fuse wiring 6.

（実施の形態３）
次に、本実施の形態３の半導体装置の製造工程について、図１３〜図１５を用いて説明する。 (Embodiment 3)
Next, the manufacturing process of the semiconductor device according to the third embodiment will be described with reference to FIGS.

本実施の形態３の半導体装置の製造工程は、前記実施の形態１で説明した保護膜１１を成膜する工程（図１も参照）までは、前記実施の形態１と同様である。その後、図１３に示すように、プラズマＣＶＤ法によって基板１上に膜厚５０ｎｍ程度の窒化シリコン膜または酸化シリコン膜を堆積し、ヒューズ配線６を保護する保護膜１８を形成する。プラズマＣＶＤ法によって保護膜１８を成膜することによって、保護膜１８の膜質を緻密にすることができる。保護膜１８は、ＳｉＣＮ膜からなる保護膜１１より薄くすることが好ましい。保護膜１８を保護膜１１より薄くすることによって、保護膜１１のキャップ絶縁膜としての信頼性と、保護膜１１の経時絶縁破壊（ＴＤＤＢ）耐性と、配線５およびヒューズ配線６のエレクトロマイグレーション耐性とを所望の状態に保つことができる。 The manufacturing process of the semiconductor device of the third embodiment is the same as that of the first embodiment until the step of forming the protective film 11 described in the first embodiment (see also FIG. 1). Thereafter, as shown in FIG. 13, a silicon nitride film or a silicon oxide film having a thickness of about 50 nm is deposited on the substrate 1 by plasma CVD to form a protective film 18 for protecting the fuse wiring 6. By forming the protective film 18 by plasma CVD, the quality of the protective film 18 can be made dense. The protective film 18 is preferably thinner than the protective film 11 made of a SiCN film. By making the protective film 18 thinner than the protective film 11, the reliability of the protective film 11 as a cap insulating film, the temporal breakdown (TDDB) resistance of the protective film 11, and the electromigration resistance of the wiring 5 and the fuse wiring 6 are improved. Can be maintained in a desired state.

次に、図１４に示すように、前記実施の形態１で説明した工程と同様の工程によって、酸化シリコン膜１２、プラグ１３、配線１４、酸化シリコン膜１５および窒化シリコン膜１６を順次形成する。 Next, as shown in FIG. 14, the silicon oxide film 12, the plug 13, the wiring 14, the silicon oxide film 15, and the silicon nitride film 16 are sequentially formed by the same process as that described in the first embodiment.

続いて、基板１上にフォトレジスト膜（第４マスキング層）１９を塗布する。次いで、そのフォトレジスト膜１９をフォトリソグラフィ技術によりパターニングし、配線１４およびヒューズ配線６上のフォトレジスト膜１９を除去する。次いで、そのパターニングされたフォトレジスト膜１９をマスクとして窒化シリコン膜１６および酸化シリコン膜１５、１２をドライエッチングし、配線１４に達する開口部２０と、ヒューズ配線６上の保護膜１８に達する開口部１７とを形成する。 Subsequently, a photoresist film (fourth masking layer) 19 is applied on the substrate 1. Next, the photoresist film 19 is patterned by a photolithography technique, and the photoresist film 19 on the wiring 14 and the fuse wiring 6 is removed. Next, the silicon nitride film 16 and the silicon oxide films 15 and 12 are dry-etched using the patterned photoresist film 19 as a mask, and an opening 20 reaching the wiring 14 and an opening reaching the protective film 18 on the fuse wiring 6. 17.

その後、前記実施の形態１において図４〜図９を用いて説明した工程と同様の工程を経て、本実施の形態１の半導体装置を製造する（図１５参照）。 Thereafter, the semiconductor device of the first embodiment is manufactured through the same steps as those described in the first embodiment with reference to FIGS. 4 to 9 (see FIG. 15).

上記のような本実施の形態３によっても、前記実施の形態１、２と同様の効果を得ることができる。たとえば、上記フォトレジスト膜１９をアッシングにより除去する工程においては、開口部１７下に保護膜１１が露出していると、空隙を多く含む膜質である保護膜１１（ＳｉＣＮ膜）にアッシング時のダメージが生じ、保護膜１１中の空隙が拡大してしまう虞があるが、保護膜１１上はより緻密な膜質の保護膜１８によって保護されていることから、保護膜１１にアッシング時のダメージが生じてしまうことを防ぐことができる。また、保護膜１１がより緻密な膜質の保護膜１８に覆われている状態を保つことができるので、以降の配線２７をマスクとしたシード膜２３およびバリア導電膜２２のウエットエッチング（洗浄）処理時（前記実施の形態１および図８参照）において、洗浄液が保護膜１１に達してしまうことを防ぐことができる。その結果、ヒューズ配線６がその洗浄液によってエッチングされてしまうことを防ぐことができるので、ヒューズ配線６が誤切断されてしまう不具合を防ぐことができる。すなわち、ヒューズ配線６の誤切断による製品歩留まりの低下を防ぐことができる。 According to the third embodiment as described above, the same effect as in the first and second embodiments can be obtained. For example, in the step of removing the photoresist film 19 by ashing, if the protective film 11 is exposed under the opening 17, damage to the protective film 11 (SiCN film), which is a film quality containing many voids, is caused during ashing. However, since the protective film 11 is protected by a denser protective film 18, the protective film 11 is damaged during ashing. Can be prevented. In addition, since the state in which the protective film 11 is covered with the denser protective film 18 can be maintained, wet etching (cleaning) processing of the seed film 23 and the barrier conductive film 22 using the wiring 27 as a mask thereafter. At this time (see Embodiment 1 and FIG. 8), the cleaning liquid can be prevented from reaching the protective film 11. As a result, it is possible to prevent the fuse wiring 6 from being etched by the cleaning liquid, and thus it is possible to prevent a problem that the fuse wiring 6 is erroneously cut. That is, it is possible to prevent a decrease in product yield due to erroneous cutting of the fuse wiring 6.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明の半導体装置の製造方法は、たとえば配線上を空隙を多く含む膜質の薄膜で覆い、さらにその薄膜上に形成した金属膜をウエットエッチングする工程を含む半導体装置の製造工程に広く適用することができる。 The method for manufacturing a semiconductor device of the present invention is widely applied to a semiconductor device manufacturing process including a process of covering a wiring with a film-like thin film containing a large amount of voids, and further wet-etching a metal film formed on the thin film. Can do.

本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。It is principal part sectional drawing explaining the manufacturing method of the semiconductor device which is Embodiment 1 of this invention. 図１に続く半導体装置の製造工程中の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 1; 図２に続く半導体装置の製造工程中の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2; 図３に続く半導体装置の製造工程中の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3; 図４に続く半導体装置の製造工程中の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4; 図５に続く半導体装置の製造工程中の要部断面図である。6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; FIG. 図６に続く半導体装置の製造工程中の要部断面図である。FIG. 7 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 6; 図７に続く半導体装置の製造工程中の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; 図８に続く半導体装置の製造工程中の要部断面図である。FIG. 9 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 8; 本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。It is principal part sectional drawing explaining the manufacturing method of the semiconductor device which is Embodiment 2 of this invention. 図１０に続く半導体装置の製造工程中の要部断面図である。FIG. 11 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 10; 図１１に続く半導体装置の製造工程中の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11; 本発明の実施の形態３である半導体装置の製造方法を説明する要部断面図である。It is principal part sectional drawing explaining the manufacturing method of the semiconductor device which is Embodiment 3 of this invention. 図１３に続く半導体装置の製造工程中の要部断面図である。FIG. 14 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 13; 図１４に続く半導体装置の製造工程中の要部断面図である。FIG. 15 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 14; 本発明者が検討したＷＰＰ技術によって形成したボンディングパッドおよびヒューズ配線を説明する要部断面図である。It is principal part sectional drawing explaining the bonding pad and fuse wiring which were formed by the WPP technique which this inventor examined.

Explanation of symbols

１半導体基板
２配線
３層間絶縁膜
４溝
５配線（第１配線）
６ヒューズ配線
７、８層間絶縁膜
９溝
１０接続孔
１１保護膜（第１保護膜）
１２酸化シリコン膜（第１絶縁膜）
１３プラグ
１４配線
１５酸化シリコン膜（第１絶縁膜、第３絶縁膜）
１６窒化シリコン膜（第１絶縁膜、第３絶縁膜）
１７開口部
１８保護膜（第２保護膜）
１９フォトレジスト膜（第２マスキング層、第３マスキング層、第４マスキング層）
２０開口部
２１ポリイミド膜（第２絶縁膜）
２２バリア導電膜（第１導電性膜）
２３シード膜（第１導電性膜）
２４フォトレジスト膜（第１マスキング層）
２５Ｃｕ膜
２６Ｎｉ膜
２７配線（第２配線）
２８ポリイミド膜
２９開口部
３０Ａｕ膜
３１バンプ電極
１０１ヒューズ配線
１０２、１０４溝
１０３、１０５配線
１０６接続孔
１０７ＳｉＣＮ膜
１０８酸化シリコン膜
１０９配線
１１０プラグ
１１１酸化シリコン膜
１１２窒化シリコン膜
１１３開口部
１１４ポリイミド膜
１１５開口部
１１６バリア導電性膜
１１７シード膜
１１８Ｃｕ膜
１１９Ｎｉ膜
１２０ボンディングパッド DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Wiring 3 Interlayer insulation film 4 Groove 5 Wiring (1st wiring)
6 Fuse wiring 7, 8 Interlayer insulating film 9 Groove 10 Connection hole 11 Protective film (first protective film)
12 Silicon oxide film (first insulating film)
13 Plug 14 Wiring 15 Silicon oxide film (first insulating film, third insulating film)
16 Silicon nitride film (first insulating film, third insulating film)
17 Opening 18 Protective film (second protective film)
19 Photoresist film (second masking layer, third masking layer, fourth masking layer)
20 Opening 21 Polyimide film (second insulating film)
22 Barrier conductive film (first conductive film)
23 Seed film (first conductive film)
24 Photoresist film (first masking layer)
25 Cu film 26 Ni film 27 Wiring (second wiring)
28 polyimide film 29 opening 30 Au film 31 bump electrode 101 fuse wiring 102, 104 groove 103, 105 wiring 106 connection hole 107 SiCN film 108 silicon oxide film 109 wiring 110 plug 111 silicon oxide film 112 silicon nitride film 113 opening 114 polyimide Film 115 Opening 116 Barrier conductive film 117 Seed film 118 Cu film 119 Ni film 120 Bonding pad

Claims

(A) forming a first wiring layer including a first wiring and a fuse wiring on a semiconductor substrate;
(B) forming a first protective film having an insulating and porous film quality on the first wiring layer;
(C) forming a first insulating film on the first protective film;
(D) etching and removing the first insulating film on the fuse wiring;
(E) after the step (d), forming a second protective film having an insulating property and a finer film quality than the first protective film on the semiconductor substrate;
(F) forming a second insulating film on the second protective film and patterning the second insulating film;
(G) After the step (f), a step of forming a first conductive film on the semiconductor substrate;
(H) forming a second wiring electrically connected to the first wiring via the first conductive film on the first conductive film;
(I) a step of performing wet etching on the first conductive film using the second wiring as a mask;
Including
The method of manufacturing a semiconductor device, wherein the first conductive film on the fuse wiring is removed by the step (i).

In the manufacturing method of the semiconductor device according to claim 1,
The second wiring is formed by a plating method using a first masking layer patterned on the first conductive film as a mask and the first conductive film as a seed layer. Manufacturing method.

In the manufacturing method of the semiconductor device according to claim 1,
The method (g) includes a step of performing a sputter etching process on the surface of the semiconductor substrate before forming the first conductive film.

In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the first protective film is a SiCN film.

In the manufacturing method of the semiconductor device according to claim 4,
The semiconductor device manufacturing method, wherein the first protective film is thicker than the second protective film.

In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the second protective film is a silicon nitride film or a silicon oxide film formed by a plasma CVD method.

In the manufacturing method of the semiconductor device according to claim 1,
After the step (c) and before the step (d),
(J) forming a third wiring electrically connected to the first wiring on the first insulating film;
(K) after the step (j), a step of forming a third insulating film on the semiconductor substrate;
Including
In the step (d), the third insulating film on the fuse wiring is also removed by etching,
An opening reaching the third wiring is formed in the second protective film and the third insulating film after the step (e) and before the step (f).

The method of manufacturing a semiconductor device according to claim 7.
The opening is formed by etching using a second masking layer patterned on the semiconductor substrate as a mask,
The method of manufacturing a semiconductor device, wherein the second masking layer is removed by carbonization after the opening is formed.

In the manufacturing method of the semiconductor device according to claim 1,
After the step (c) and before the step (d),
(J) forming a third wiring electrically connected to the first wiring on the first insulating film;
(K) after the step (j), a step of forming a third insulating film on the semiconductor substrate;
Including
In the step (d), the third insulating film is also selectively etched to remove the third insulating film on the fuse wiring, and the third insulating film on the third wiring is added to the third insulating film. Forming an opening to reach the wiring,
The step (e) includes a step of etching the second protective film under the opening.

In the manufacturing method of the semiconductor device according to claim 9,
The etching of the second protective film under the opening in the step (e) is performed by etching using a third masking layer patterned on the semiconductor substrate as a mask,
The method of manufacturing a semiconductor device, wherein the third masking layer is removed by carbonization after the step (e).

In the manufacturing method of the semiconductor device according to claim 1,
The second insulating film is a photosensitive polyimide film,
The patterning of the second insulating film in the step (f) is performed by selectively carbonizing the second insulating film, and removing at least the second insulating film on the fuse wiring. A method of manufacturing a semiconductor device.

(A) forming a first wiring layer including a first wiring and a fuse wiring on a semiconductor substrate;
(B) forming a first protective film having an insulating and porous film quality on the first wiring layer;
(C) forming a second protective film having an insulating property and a denser film quality than the first protective film on the first protective film;
(D) forming a first insulating film on the second protective film;
(E) etching and removing the first insulating film on the fuse wiring;
(F) After the step (e), a step of forming a second insulating film on the semiconductor substrate and patterning the second insulating film;
(G) After the step (f), a step of forming a first conductive film on the semiconductor substrate;
(H) forming a second wiring electrically connected to the first wiring via the first conductive film on the first conductive film;
(I) a step of performing wet etching on the first conductive film using the second wiring as a mask;
Including
The method of manufacturing a semiconductor device, wherein the first conductive film on the fuse wiring is removed by the step (i).

In the manufacturing method of the semiconductor device according to claim 12,
The second wiring is formed by a plating method using a first masking layer patterned on the first conductive film as a mask and the first conductive film as a seed layer. Manufacturing method.

In the manufacturing method of the semiconductor device according to claim 12,
The method (g) includes a step of performing a sputter etching process on the surface of the semiconductor substrate before forming the first conductive film.

In the manufacturing method of the semiconductor device according to claim 12,
The method for manufacturing a semiconductor device, wherein the first protective film is a SiCN film.

In the manufacturing method of the semiconductor device according to claim 15,
The semiconductor device manufacturing method, wherein the first protective film is thicker than the second protective film.

In the manufacturing method of the semiconductor device according to claim 12,
The method for manufacturing a semiconductor device, wherein the second protective film is a silicon nitride film or a silicon oxide film formed by a plasma CVD method.

In the manufacturing method of the semiconductor device according to claim 12,
After the step (d) and before the step (e),
(J) forming a third wiring electrically connected to the first wiring on the first insulating film;
(K) after the step (j), a step of forming a third insulating film on the semiconductor substrate;
Including
In the step (e), the third insulating film is also selectively etched to remove the third insulating film on the fuse wiring, and the third insulating film on the third wiring is added to the third insulating film. A method of manufacturing a semiconductor device, wherein an opening reaching a wiring is formed.

The method of manufacturing a semiconductor device according to claim 18.
The step (e) is performed by etching using a fourth masking layer patterned on the semiconductor substrate as a mask,
The method of manufacturing a semiconductor device, wherein the fourth masking layer is removed by carbonization after the step (e).

In the manufacturing method of the semiconductor device according to claim 12,
The second insulating film is a photosensitive polyimide film,
The patterning of the second insulating film in the step (f) is performed by selectively carbonizing the second insulating film, and removing at least the second insulating film on the fuse wiring. A method of manufacturing a semiconductor device.