JP2009194362A - ナノワイヤーを含む薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】ナノワイヤーを含む薄膜トランジスタおよびその製造方法を提供する。
【解決手段】半導体チャネル層３８として、ソース／ドレイン電極４１、４２の対向する側面から基板に対して水平方向に整列されたナノワイヤーを含む薄膜トランジスタおよびその製造方法を提供する。
【選択図】図１

Description

本発明は、ナノワイヤーを含む薄膜トランジスタおよびその製造方法に関し、より詳細には、半導体チャネル層として、ソース／ドレイン電極の対向する側面から基板に対して水平方向に整列されたナノワイヤー（ｎａｎｏ ｗｉｒｅ）を含む薄膜トランジスタおよびその製造方法に関するものである。

ナノワイヤー（ｎａｎｏ ｗｉｒｅ）とは、直径がナノメートル領域であり、長さが数百ナノメートル、マイクロメートルまたはミリメートル単位を有する極微細線であって、直径および長さに応じてその物性が変わる。このようなナノワイヤーは、大きさが小さいため、微細素子に多様に応用できるだけでなく、特定方向への電子移動および偏光現象を示す光学特性を利用できるという長所がある。

最近では、素子の小型化および高性能化に対する要求によりナノスケールの素子が登場し、そのようなナノスケールの素子にナノワイヤーを活用する試みが活発に進行している。

現在までに開発された半導体物質としてナノワイヤーを用いた素子としては、基板上にナノ操作、流体力学的整列、インプリント（ｉｍｐｒｉｎｔ）による整列ならびに液体の親水性および／または疎水性を利用した整列などの方法でナノワイヤーを配列したものが知られている。しかし、このようにナノワイヤーを配列した半導体物質では、必ずしもチャネル層の電子移動度が高くはない。
韓国特許公開公報１０−２００７−００３２３８９号 韓国特許公開公報１０−２００６−０１０７１０７号 米国特許出願０６／２８４１７１号 特開２００６−１４７８４３号 特開２００７−００５６８４号

そこで、本発明はこのような問題点に鑑みてなされたもので、本発明の一つの目的は、チャネル層の電子移動度に優れた薄膜トランジスタを提供することにある。

本発明の他の目的は、チャネル層の電子移動度に優れた薄膜トランジスタを含むディスプレー素子を提供することにある。

本発明の別の目的は、チャネル層としてナノワイヤーを含む薄膜トランジスタの製造方法を提供することにある。

上記目的を達成するための本発明の一つの態様は、半導体チャネル層として、ソース／ドレイン電極の対向する側面の間に基板に対して水平方向に整列されたナノワイヤー（ｎａｎｏ ｗｉｒｅ）を含む薄膜トランジスタに関する。

本発明の他の態様は、上記薄膜トランジスタを含むディスプレー素子に関する。

本発明の別の態様は、ソースおよびドレインのうちのいずれか一つ以上の電極にシードの結晶面を形成する段階と、前記形成されたシードの結晶面から基板に対して水平方向にナノワイヤーをエピタキシャル成長させる段階とを含む薄膜トランジスタの製造方法に関する。

基板に対して水平方向に整列されてソース／ドレイン電極の間に一方向に伸長されたナノワイヤーを半導体チャネルとして含むことで、電子移動度の高い薄膜トランジスタを提供することができる。

以下、添付図面を参考して本発明の具現例によるナノワイヤーを含む薄膜トランジスタの好ましい実施例を詳細に説明する。ここで、図面に示されている層や領域の厚さは明細書の明確性のために誇張して示した。

本発明の一具現例による薄膜トランジスタは、半導体チャネル層として、ソース／ドレイン電極の対向する側面の間に基板に対して水平方向に整列されたナノワイヤー（ｎａｎｏ ｗｉｒｅ）を含むことができる。前記半導体チャネル層は、多数のナノワイヤー束からなることができる。

本発明の他の具現例によると、前記ナノワイヤーは、ソース／ドレイン電極の対向する側面に形成された結晶面から基板に対して水平方向にエピタキシャル成長した形態であることができる。

図１は、本発明の一具現例による薄膜トランジスタの断面図であり、全体のアレー（ａｒｒａｙ）で一つのセル（ｃｅｌｌ）の薄膜トランジスタを示したものである。図１に示したように、本発明の一具現例による薄膜トランジスタは、半導体チャネル層６としてソース／ドレイン電極４，５の間に切れずに一方向に伸長されたナノワイヤーを含み、前記ナノワイヤーは、ソース／ドレイン電極４，５の側面から基板１に対して水平方向に整列されている。また、前記半導体チャネル層６は、ナノワイヤー束を含むことができる。本発明の具現例においては、基板１に対して水平方向に整列されてソース／ドレイン電極４，５の間に一方向に伸長されたナノワイヤーを半導体チャネルとして含むことで、電子移動度の高い薄膜トランジスタを提供することができる。本発明の具現例による薄膜トランジスタは、半導体チャネル層としてナノワイヤーを用いた従来技術の薄膜トランジスタが多数のナノワイヤー間の電子移動を用いることで電子の連続的な流れがスムーズでないこととは違って、ソース／ドレイン電極４，５の間に一つに連結されたナノワイヤーでソース／ドレイン電極４，５を連結して半導体チャネルとして用いることで電子の流れが切れずに高い電子移動度を具現することができる。

前記ナノワイヤーは、シードを用いたナノワイヤーの結晶成長誘導法を用いて製造することができるが、これに制限されるものではない。一例として、シードを用いる場合は、ナノワイヤーが結晶面に対して垂直方向に優れた結晶成長特性（エピタキシャル成長）を有し、ソース／ドレイン電極４，５の側面に結晶成長のためのシードを処理した後、これを結晶化して生成された結晶面から基板１に対して水平方向にナノワイヤー６をエピタキシャル成長させて製造することができる。

前記ナノワイヤーとしては、結晶成長が可能で半導体特性を有するものであれば制限なく用いることができるが、電子移動度の高いものが好ましい。約１０００ｃｍ^２／Ｖｓの電子移動度まで具現するものとしては、たとえば、Ｓｉ、ＧａＮ、ＧａＡｓ、ＺｎＯナノワイヤーが挙げられるが、これらに限定されるものではない。前記ソース／ドレイン電極４，５は、特に制限されなく、当該技術分野で一般的に使用されるものを用いることができるが、好ましくは、半導体チャネル層のナノワイヤーおよびオーム接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）に優れたものがよい。前記ソース／ドレイン電極４，５の例としては、ニオブ（Ｎｂ）、白金（Ｐｔ）などが挙げられる。

本発明の一具現例によると、前記薄膜トランジスタの構造は、特に制限されないが、ボトムゲートまたはトップゲート構造を有することができる。また、前記薄膜トランジスタの一具現例は、アンダーカット構造を有することができる。図２は、本発明の一具現例による薄膜トランジスタの断面概略図であり、図２に示したように、アンダーカット構造の薄膜トランジスタの場合、別途のゲート絶縁膜がなくてもゲート電極２４がソース／ドレイン電極２５，２６と絶縁されることになり、ソース／ドレイン電極２５，２６の間の電流漏れを防ぐことができる。

本発明の具現例による薄膜トランジスタの製造方法としては、特に制限なく一般的に使用される方法を用いることができる。

本発明の具現例による薄膜トランジスタは、ソースおよびドレインのうちのいずれか一つ以上の電極の対向する側面にシードの結晶面を形成する段階と、形成されたシードの結晶面から基板に対して水平方向にナノワイヤーをエピタキシャル成長させる段階とを含む方法により製造されることができる。このとき、シードの結晶面は、ナノワイヤーの成長方向に垂直であることが好ましい。

一例として、本発明の一具現例によるアンダーカット構造の薄膜トランジスタの製造方法は次の通りである。

アンダーカット構造の薄膜トランジスタの製造方法は、まず、基板上２１，３１部に絶縁層２２，３２、スペーサ２３，３３および電極層３４を順に形成する段階と、電極層３４上部にフォトレジスト３５をコーティングした後、フォトレジスト３５をパターニングする段階と、電極層３４をアンダーカットエッチングしてソース電極２５，４１およびドレイン電極２６，４２を形成する段階と、スペーサ２３，３３をアンダーカットエッチングする段階と、上記段階で形成されたアンダーカット構造体にシード３６をコーティングしてシード層３６を形成する段階として、シード層３６がフォトレジスト３５の上部、ソース／ドレイン電極２５，４１，２６，４２とフォトレジスト３５の側面およびフォトレジスト３５により露出された絶縁層の上部に形成される段階と、上記段階で形成されたアンダーカット構造体に蒸着によりゲート電極２４，３７を形成する段階と、フォトレジスト３５をリフトオフする段階と、ソース／ドレイン電極２５，４１，２６，４２の対向する側面のシード層３６を結晶化して生成された結晶面から基板２１，３１に対して水平方向にナノワイヤーをエピタキシャル成長させてソース／ドレイン電極２５，４１，２６，４２の対向する側面の間に半導体チャネル２７を形成する段階とを含む。

図３ａないし図３ｇは、本発明の一具現例による薄膜トランジスタの製造方法を示す工程フロー図であり、全体アレーで一つのセルの薄膜トランジスタを示したものである。

図３ａに示したように、まず、基板３１の上部に絶縁層３２、スペーサ３３および電極層３４を順に形成する。前記スペーサ３３としては、電極物質との選択的エッチングが可能な物質を用いることが好ましい。このとき、電極層３４および絶縁層３２は、スペーサ３３と違う物質を用いることが好ましい。このことは、各層のエッチング段階で他の層がエッチングされることを防ぐだめである。スペーサ３３の厚さは、約５０〜１００ｎｍになるようにすることが好ましく、スペーサとしては、モリブデン（Ｍｏ）を用いることができる。電極層３４の厚さは、約２００〜４００ｎｍになるようにすることが好ましい。次いで、電極層３４の上部にフォトレジストをコーティングした後、フォトマスクを用いてフォトレジストをパターニングする。フォトレジストのパターニング段階は、特に制限なく一般的な方法を用いることができる。一例を挙げて説明すると、電極層３４の上部にフォトレジスト組成物をコーティングした後、フォトマスクなどを用いてＵＶなどに選択的に露光した後に現像するフォトリソグラフィー工程を行ってパターンを形成することができる。

図３ｂに示したように、電極層３４のフォトレジスト３５により露出された部分を矢印方向にアンダーカットエッチングしてソース電極４１およびドレイン電極４２を形成する。電極層３４のアンダーカットエッチング段階は、乾式エッチング工程および湿式エッチング工程を順に行い、それぞれのソース電極４１およびドレイン電極４２を上部のフォトレジスト３５より約５０〜１００ｎｍ程度内側へ電極層３４の内側面をアンダーカットエッチングする。アンダーカットエッチングされる厚さは、エッチング工程の時間、エッチング液の濃度などを調節することで変更可能である。

図３ｃに示したように、スペーサ３３を矢印方向にアンダーカットエッチングする。スペーサのアンダーカットエッチングとしては、湿式エッチング工程が用いられることができ、それぞれのソース電極４１およびドレイン電極４２より約５００〜１０００ｎｍ程度内側へスペーサ３３の内側面をアンダーカットエッチングする。アンダーカットエッチングされる厚さは、エッチング工程の時間、エッチング液の濃度などを調節することで変更可能である。前記電極層３４およびスペーサ３３のアンダーカットエッチングを行うと、図３ｃのアンダーカット構造体を収得することになる。

図３ｄに示したように、上記段階で形成されたアンダーカット構造体にシードをコーティングしてシード層３６を形成する。このようなシード層３６のコーティング段階は、全体のアレーにシード液をスパッタリングするスパッタリング法、エバポレーション（ｅｖａｐｏｒａｔｉｏｎ）などの物理的気相蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、熱気相化学蒸着法、プラズマ気相化学蒸着法（Ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）などの化学気相蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）などにより行われることができ、特にステップカバレッジ（Ｓｔｅｐ Ｃｏｖｅｒａｇｅ）がいい方法を用いることができる。この段階でシードをコーティングすると、アンダーカット構造体においてフォトレジスト３５の上部、ソース／ドレイン電極４１，４２とフォトレジスト３５の側面、およびフォトレジスト３５により露出された絶縁層３２の上部にシード層３６がコーティングされることになり、スペーサ３３の側面およびフォトレジスト３５の下部に該当する電極層（ソース／ドレイン電極４１，４２）の上部にはシード層３６がコーティングされないようにすることが好ましい。シード層３６は、この次の段階で半導体チャネル層３８のナノワイヤーを成長させるためのものであって、Ｓｉ、ＧａＮ、ＧａＡｓ、ＺｎＯなどを用いることが好ましい。シード層３６の厚さは、約２０〜４０ｎｍ程度が好ましい。

図３ｅに示したように、シード層３６がコーティングされたアンダーカット構造体に蒸着によりゲート電極３７を形成する。ゲート電極３７の形成段階としては、全体のアレーに、直線性の強い蒸着方法であるエバポレーション（ｅｖａｐｏｒａｔｉｏｎ）を用いてゲート電極物質を蒸着することが好ましい。その結果、ゲート電極３７は、前記構造体の上部に露出された部分にだけ形成され、フォトレジスト下部のアンダーカット構造には形成されなくなる。ゲート電極３７としては、一般的に使用される物質を用いることができる。たとえば、クロム（Ｃｒ）、ニオブ（Ｎｂ）、金（Ａｕ）を用いることができるが、これらに限定されるものではない。ゲート電極の厚さは、約１００ｎｍが好ましく、エバポレーションの時間などを調節して変更可能である。

図３ｆに示したように、フォトレジスト３５をリフトオフして除去する。リフトオフ工程は、フォトレジスト３５を溶解させる溶液または有機溶剤（たとえば、アセトン）を用いてフォトレジスト３５を除去する工程である。その結果、フォトレジスト側面および上部にコーティングされたシード層とフォトレジスト上部に蒸着されたゲート電極とがすべて除去されて図３ｆの構造体が残ることになる。

すなわち、本発明の一具現例によると、アンダーカット構造を有することで、別途のゲート絶縁膜を含んでいなくてもゲート電極３７がソース／ドレイン電極４１，４２と絶縁されることになって、ソース／ドレイン電極４１，４２の間の電流漏れを防ぐことができ、また、別途の追加的なマスクなしにゲート電極３７を形成することになって、製造工程上の単価を著しく下げることができる。

図３ｇに示したように、最後に、シードを用いたナノワイヤーの結晶成長誘導法を用いてナノワイヤーを含む半導体チャネル層３８を形成して薄膜トランジスタを完成することができる。本発明の具現例においては、基板３１に対して水平方向に配列されてソース／ドレイン電極４１，４２の間に一方向に伸長されたナノワイヤーを半導体チャネルとして製造することで、電子移動度の高い薄膜トランジスタを提供することができる。半導体チャネル層３８の形成段階では、まず、ソース／ドレイン電極４１，４２の側面のシード層３６を結晶化処理した後、生成された結晶面から基板３１に対して水平方向にナノワイヤーをエピタキシャル成長させてソース／ドレイン電極４１，４２の側面の間に半導体チャネル層３８を形成する。シード層３６の結晶化処理は、Ｚｎシードを酸化させて結晶化させることで行われ、その結果、無定形（ａｍｏｒｐｈｏｕｓ）であるソース／ドレイン電極４１，４２の側面でナノワイヤーがよく生成される。

すなわち、上記製造方法によると、一つのセルの薄膜トランジスタを製造する場合、一つのマスクだけを用いてソース／ドレイン電極およびゲート電極だけでなく半導体チャネルのパターンを形成することができて、全体工程の単価を下げることができる。

本発明の他の態様は、薄膜トランジスタを含むディスプレー素子およびディスプレー電子機器に関する。本発明の具現例による薄膜トランジスタは、センサー、記憶素子、光素子、アクティブマトリックス型（ａｃｔｉｖｅ ｍａｔｒｉｘ，ＡＭ）平板ディスプレーなどでスイッチング素子または駆動素子として用いられることができる。

たとえば、本発明の具現例による薄膜トランジスタが用いられた有機発光ダイオード（ＯＬＥＤ）は、薄膜トランジスタの画素電極の上部または下部に電子注入層、電子輸送層、発光層、正孔輸送層、正孔注入層などを形成することになり、発光層で発光される。

また、液晶ディスプレーの場合、本発明の具現例により薄膜トランジスタが形成された基板と共通電極が形成されている基板との間に液晶が注入されており、液晶物質は、薄膜トランジスタの画素電極の上でだけコントロールされることができる。また、本発明の具現例よるディスプレー素子は、上記以外にプラズマディスプレーパネル（ＰＤＰ）、無機ＥＬ、電界放出ディスプレー（ＦＥＤ）などにも適用されることができる。

本発明の具現例によるディスプレー素子は、多様なディスプレー電子機器に適用されることができる。たとえば、液晶プロゼックター、テレビジョン、電子手帳、携帯電話、ＰＯＳ端末などの電子機器に適用されることができる。

以上、好適な実施例を参考として本発明を詳細に説明したが、これらの実施例は例示的なものに過ぎない。本発明に属する技術分野における通常の知識を有する者であれば、各種の変更例または均等な他の実施例に想到し得ることは明らかである。したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。

本発明の一具現例による薄膜トランジスタの断面概略図であり、 本発明の一具現例による薄膜トランジスタの断面概略図であり、 本発明の一具現例による薄膜トランジスタの製造方法を示す工程フロー図である。 本発明の一具現例による薄膜トランジスタの製造方法を示す工程フロー図である。 本発明の一具現例による薄膜トランジスタの製造方法を示す工程フロー図である。 本発明の一具現例による薄膜トランジスタの製造方法を示す工程フロー図である。 本発明の一具現例による薄膜トランジスタの製造方法を示す工程フロー図である。 本発明の一具現例による薄膜トランジスタの製造方法を示す工程フロー図である。 本発明の一具現例による薄膜トランジスタの製造方法を示す工程フロー図である。

符号の説明

１，２１，３１ 基板、
２，２４ ゲート電極、
３ ゲート絶縁膜、
３２ 絶縁膜、
３３ スペーサ、
３４ 電極層、
３５ フォトレジスト、
４，２５，４１ ソース電極、
５，２６，４２ ドレイン電極、
６，２７，３８・・・ナノワイヤー（半導体チャネル層）。

Claims (8)

1. 半導体チャネル層として、ソース／ドレイン電極の対向する側面の間に基板に対して水平方向に整列されたナノワイヤーを含む薄膜トランジスタ。
2. 前記薄膜トランジスタの半導体チャネル層が、ナノワイヤー束であることを特徴とする、請求項１に記載の薄膜トランジスタ。
3. 前記ナノワイヤーは、ソース／ドレイン電極の対向する側面に形成された結晶面から基板に対して水平方向にエピタキシャル成長した形態であることを特徴とする、請求項１または請求項２に記載の薄膜トランジスタ。
4. 前記ナノワイヤーが、Ｓｉ、ＧａＮ、ＧａＡｓまたはＺｎＯナノワイヤーであることを特徴とする、請求項１〜３のいずれか一項に記載の薄膜トランジスタ。
5. 前記薄膜トランジスタが、アンダーカット構造であることを特徴とする、請求項１〜４のいずれか一項に記載の薄膜トランジスタ。
6. 請求項１〜５のいずれか一項の薄膜トランジスタを含むディスプレー素子。
7. ソースおよびドレインのうちの少なくとも一方の電極の対向する側面にシードの結晶面を形成する段階と、
   前記形成されたシードの結晶面から基板に対して水平方向にナノワイヤーをエピタキシャル成長させる段階とを含む薄膜トランジスタの製造方法。
8. 前記シードの結晶面が、ナノワイヤーの成長方向に垂直であることを特徴とする、請求項７に記載の製造方法。