JP2009170498A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】
太幅配線と細幅配線を含む配線層の形成において新たに生じる問題を解決できる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、半導体素子を形成した半導体基板上に下層絶縁膜を形成し、下層絶縁膜に太幅配線溝、細幅配線溝を含む配線溝を形成し、太幅配線溝に導電体層、塗布型無機絶縁膜を埋め込み、細幅配線溝に導電体層を埋め込み、塗布型無機絶縁膜を覆って、上層絶縁膜を形成し、上層絶縁膜にビア孔をドライエッチングし、太幅配線溝で塗布型無機絶縁膜を露出し、ビア孔底の塗布型無機絶縁膜をウェットエッチングして除去する。
【選択図】 図４−３

Description

本発明は、半導体装置の製造方法に関し、特に太幅ダマシン配線と細幅ダマシン配線とを有する半導体装置の製造方法に関する。

高集積度の半導体装置の製造において、化学機械研磨（ＣＭＰ）が広く採用されている。例えば、層間絶縁膜を成膜し、トレンチやビア孔を層間絶縁膜にエッチングし、バリアメタル層、銅シード層をスパッタリングし、シード層の上に銅層をメッキし、層間絶縁膜上の不要メタル層をＣＭＰで除去してダマシン銅配線を形成する。同様の工程を繰り返して多層配線を形成する。

太幅銅配線をＣＭＰする場合、中央部が凹むディッシングが生じる。第１層間絶縁膜に表面に凹みを有する第１ダマシン銅配線を埋め込み、その上に一定膜厚の第２層間絶縁膜を形成すると、第２層間絶縁膜表面も第１ダマシン銅配線の凹みを反映した凹みを有することになる。この凹み部分にトレンチ、ビア孔を形成し、第２ダマシン銅配線を形成すると、凹みの外側では第２層間絶縁膜の表面が露出しているのに、凹み部分では第２層間絶縁膜の上に銅層が残る可能性がある。このような残留銅層は、配線間の短絡の原因となる。

特開平７−２９７１８３号は、層間絶縁膜に配線溝を形成し、配線溝を覆って、窒化膜等の研磨ストッパ膜を形成し、その上に導電性配線層をスパッタリングで形成した後、その上に平坦化層を塗布して、平坦化層によって表面を平坦化し、その後研磨を行うことを提案する。導電性配線層表面は配線溝の形状を反映して大きな凹みを有しても、その上に例えばスピンオングラス（ＳＯＧ）を塗布し、加熱硬化させることにより、平坦化された表面が得られる。平坦化層と導電性配線層とのポリッシングレートは余り差がないように選択する。平坦化層と導電性配線層をポリッシングして、配線溝に配線を埋め込む。

特開平１１−２７４１２２号は、有機ＳＯＧがＣｕ，Ａｌ，Ｗ等の金属層の化学機械研磨（ＣＭＰ）条件において、酸化シリコンや窒化シリコンより桁違いに小さな研磨速度しか示さず、有効な研磨ストッパとして作用することを発見し、例えば芳香族系ポリマ（アライドシグナル社製ＦＬＡＲＥ（商品名）やダウケミカル社製ＳｉＬＫ（商品名）等）の有機低誘電率絶縁膜の上に有機ＳＯＧ膜を形成して、層間絶縁膜とすることを提案する。この積層構成の層間絶縁膜上にトレンチ形成用レジストパターンを形成し、有機ＳＯＧ膜は（ＣＦ_４＋ＣＨ_２Ｆ_２＋Ａｒ）混合ガスでドライエッチングし、有機低誘電率絶縁膜は（Ｏ_２＋Ａｒ）混合ガスでエッチングして配線用トレンチを形成し、銅層を埋め込み、リフロー後不要部をＣＭＰで研磨する。有機ＳＯＧ膜が有効なＣＭＰストッパとして機能する。広幅配線においてはディッシングが生じる。

ディッシングが生じた銅配線を覆って芳香族系ポリマの有機低誘電率絶縁膜をスピン塗布すると、平坦な表面が得られる。平坦な表面を有する有機低誘電率絶縁膜の上にたとえば酸化シリコン膜を成膜する。ビア孔用レジストパターンを形成し、酸化シリコン膜は（ＣＦ_４＋ＣＨ_２Ｆ_２＋Ａｒ）混合ガスでドライエッチングし、有機低誘電率絶縁膜は（Ｏ_２＋Ａｒ）混合ガスでエッチングしてビア孔を形成する。ビア孔を埋め込んで銅層を形成し、リフロー後ＣＭＰを行って不要部を除去して導電性プラグを形成する。

再び、有機低誘電率絶縁膜と有機ＳＯＧ膜を積層して層間絶縁膜とし、トレンチをエッチングし、銅層を埋め込み、リフロー後不要部をＣＭＰで除去する。同様の工程を繰り返し、多層配線を形成する。銅層を露出するエッチングは（Ｏ_２＋Ａｒ）混合ガスで行われるので、銅層はエッチングされない。

太幅配線と細幅配線がある場合、細幅配線にはディッシングは生じなくても、太幅配線にはディッシングが生じることが多い。太幅配線にディッシングが生じ、その上に形成した層間絶縁膜に凹みが生じても、層間絶縁膜をＣＭＰして表面を平坦化することができる。ディッシングを有する下層配線の上に平坦な表面を有する上層絶縁膜を形成すると、ディッシングが生じたところと、ディッシングが生じていないところで、上層絶縁層の厚さが異なることになる。上層配線のビア孔をエッチングする際、細幅配線上のビア孔が上層絶縁膜を貫通しても、ディッシングを生じている太幅配線上のビア孔は上層絶縁層を未だ貫通しない。上層絶縁層が厚いところでも、下層配線層を露出してビア孔を形成するためには、オーバーエッチングが必要である。

特開平７−２９７１８３号公報 特開平１１−２７４１２２号公報

本発明の目的は、太幅配線と細幅配線を含む配線層の形成において新たに生じる問題を解決できる半導体装置の製造方法を提供することである。

本発明の１観点によれば、
（ａ）半導体素子を形成した半導体基板上に下層絶縁膜を形成する工程と、
（ｂ）前記下層絶縁膜に太幅配線溝、細幅配線溝を含む配線溝を形成する工程と、
（ｃ）前記太幅配線溝に導電体層、塗布型無機絶縁膜を埋め込み、前記細幅配線溝に導電体層を埋め込む工程と、
（ｄ）前記塗布型無機絶縁膜を覆って、上層絶縁膜を形成する工程と、
（ｅ）前記上層絶縁膜にビア孔をドライエッチングし、前記太幅配線溝で前記塗布型無機絶縁膜を露出する工程と、
（ｆ）前記ビア孔底の前記塗布型無機絶縁膜をウェットエッチングして除去する工程と、
を含む半導体装置の製造方法
が提供される。

ビア孔底でドライエッチングのプラズマダメージを受けた塗布型無機絶縁膜は、容易にウェットエッチできる。

本発明者は、ダマシン配線を用いた多層配線を種々考察した。広幅配線を形成するとディッシングの発生は避けがたい。ディッシングの形状を制御することは困難である。

図１は、ディッシングを生じた多層配線サンプルの電子顕微鏡写真のスケッチである。下層層間絶縁膜に下層ダマシン銅配線ＷＲ１を埋め込み、上層層間絶縁膜を形成し、上層層間絶縁膜に上層ダマシン銅配線ＷＲ２を埋め込んだ。埋め込み工程でＣＭＰを行っている。下層ダマシン銅配線ＷＲ１にはディッシングが生じており、その形状は不規則で、一部ではかなり深い。上層ダマシン銅配線ＷＲ２のビア導電体はディッシングが深い部分に配置されている。ディッシングが浅ければビア導電体は下層ダマシン銅配線に到達していたであろうが、ディッシングが不規則に深い領域に配置されているため、ビア導電体は下層ダマシン銅配線ＷＲ１には到達していない。配線ＷＲ１，ＷＲ２間はコンタクトオープンの状態となっている。より多くのオーバーエッチングを行えば、配線間のコンタクトオープンは防止できるとも考えられる。

図２は、オーバーエッチングを強く行ったチェーン配線サンプルの電子顕微鏡写真のスケッチである。下層層間絶縁膜に多数の電気的に分離した下層銅配線パターンＷＲ１を埋め込み、上層層間絶縁膜を成膜し、上層層間絶縁膜に埋め込んだデュアルダマシン上層銅配線パターンで下層銅配線パターン間を接続した。下層銅配線の中央のパターンがエッチングダメージにより破壊され、上下配線間のコンタクトオープンを生じている。オーバーエッチングを過度に行うと、配線の受けるダメージも大きくなり、ダメージによるコンタクトオープンも生じることが判る。このようなダメージの発生も不規則である。

図１のサンプルは、配線ＷＲ１，ＷＲ２間の絶縁膜の形状が示すように、上層層間絶縁膜形成に際して平坦化処理は行っていない。上層層間絶縁膜の表面を平坦化することも考えられる。しかし、図１において、上層層間絶縁膜の表面を平坦化することは、ディッシング部分の上層層間絶縁膜をより厚くすることにもなり、コンタクトオープン状態を更に強めてしまう。ディッシングが生じるとコンタクトオープンが避けがたいということになると、広幅配線は使用できないことにもなろう。

配線を覆う絶縁膜を有機絶縁膜で形成し、この有機絶縁膜のエッチングは酸素を用いて行えば、オーバーエッチングを強くしても配線の受けるダメージは小さくなろう。但し、信頼性などの点から有機絶縁膜の使用を控えたい場合もあり、また酸素プラズマが銅配線やＡｌ配線のコンタクト領域に接すると酸化が生じることが予想され、別の課題が生じうる。

本発明者は、塗布型無機絶縁膜を平坦化絶縁膜として利用することも検討した。塗布型無機絶縁膜として、触媒化成社より入手可能な、商品名「ナノクラスタリングシリカ（ＮＣＳ）」で呼ばれる塗布型無機絶縁膜を用いた。塗布型無機絶縁膜は、ドライエッチングによるプラズマダメージを受けると弗酸に対するエッチングレートが大きくなることが判った。

図３は、塗布型無機絶縁膜を用いたサンプルの電子顕微鏡写真のスケッチである。ＣＶＤによってＳｉＯＣ膜１０１を成膜し、その上にＮＣＳ膜１０２をスピンコートし、加熱処理後、ＮＣＳ膜１０２の上にＣＶＤでＳｉＯ膜１０３を成膜した。ホトレジストパターンを用いたドライエッチングで櫛歯状に加工した。ドライエッチングは、Ｃ_４Ｆ_６／Ｏ_２／Ａｒ＝１１／１０／１８０の混合ガスをエッチングガスとし、圧力３０ｍＴｏｒｒで、３０秒間行った。

サンプル形状に切り出し、０．５％希弗酸（体積％）で室温、３０秒のウエット処理を行なった。金属をコーティングした後、電子顕微鏡撮像した。ＳｉＯ膜１０３、ＳｉＯＣ膜１０１は希弗酸では殆どエッチングされていない。ＮＣＳ膜１０２表面は明らかに凹んでおり、希弗酸でエッチングされていることが判る。ドライエッチングの際プラズマダメージを受けた影響と考えられる。ダメージのないＮＣＳ膜、あるいはダメージを熱処理などで回復したＮＣＳ膜は、希弗酸では殆どエッチングされない。エッチングレートで示せば、５ｎｍ／ｍｉｎ以下である。ダメージを受けたＮＣＳ膜の希弗酸に対するエッチングレートは、４０ｎｍ／ｍｉｎ程度に増大する。エッチングレートは少なくとも５倍以上に増大すると言える。同様の現象は、ＮＣＳと同様の特性を有する他の塗布型無機絶縁膜にも期待できるであろう。

本発明者は、このプラズマダメージによる塗布型無機絶縁膜のウェットエッチング特性の変化を積極的に利用することを考えた。配線層を塗布型無機絶縁膜で覆い、その上に通常の絶縁膜を形成し、絶縁膜をドライエッチングして塗布型無機絶縁膜を露出すると、露出した無機絶縁膜はプラズマダメージを受けてエッチングレートが増大している。弗酸系薬液で塗布型無機絶縁膜のプラズマダメージを受けた部分のみエッチングすることができる。下の配線層は、ウェットエッチングでダメージを受けないであろう。

図４Ａ−４Ｉは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の一部断面図である。図４Ａ，４Ｂは、公知技術による半導体素子の形成、下層配線層の形成までを示す。

図４Ａに示すように、シリコン基板１に素子分離用シャロートレンチをエッチングし、酸化シリコン等の絶縁膜を埋め込んで、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成する。素子分離領域に画定された活性領域に、ｐ型ウェルＰＷ（ＮＭＯＳ領域），ｎ型ウェルＮＷ（ＰＭＯＳ領域）を形成する。活性領域表面の熱酸化等によりゲート絶縁膜３を形成し、その上に化学気相堆積（ＣＶＤ）により多結晶シリコン膜４を成膜する。ホトレジストパターンを利用したエッチングにより、多結晶シリコン膜４をゲート電極に加工する。

選択的にｎ型不純物、ｐ型不純物をゲート電極に整合してイオン注入し、ｎ型エクステンションＥｘｔｎ、ｐ型エクステンションＥｘｔｐを形成する。ゲート電極を覆って、酸化シリコン膜などの絶縁膜を基板上にＣＶＤで堆積する。リアクティブイオンエッチング（ＲＩＥ）などの異方性エッチングにより、平坦部上の絶縁膜を除去し、ゲート電極側壁上にのみ残し、サイドウォールスペーサＳＷを形成する。選択的にｎ型不純物、ｐ型不純物を高濃度で深くイオン注入し、ｎ型低抵抗ソース／ドレイン領域ＳＤｎ、ｐ型低抵抗ソース／ドレイン領域ＳＤｐを形成する。

ゲート電極を覆って、基板上にＳｉＣ，ＳｉＮ等のエッチングストッパ膜５と、ＰＳＧ等の絶縁膜６をＣＶＤで堆積し、下層層間絶縁膜を形成する。絶縁膜６上にレジストパターンを形成し、まずエッチングストッパ膜５をエッチングストッパとして絶縁膜６をドライエッチングし、続いてエッチングストッパ膜５をドライエッチングして、ＭＯＳトランジスタのコンタクト領域に達するコンタクト孔をエッチングする。ＴｉＮ等のバリアメタル膜をスパッタリングし、続いてＷ層をＣＶＤで成膜し、絶縁膜６上の不要金属層をＣＭＰで除去して、コンタクト孔内に導電性プラグ７を埋め込む。

導電性プラグ７を覆って、絶縁膜６上に、ＳｉＣ，ＳｉＮ等のエッチングストッパ膜８と、酸化シリコン等の絶縁膜９をＣＶＤで堆積し、第１層間絶縁膜を形成する。第１層間絶縁膜に配線溝をエッチングする。ＴｉＮ等のバリアメタル膜１０、Ｃｕシード膜１１をスパッタリングし、銅層１２を電解メッキし、絶縁膜９上の不要金属層をＣＭＰで除去してシングルダマシンの第１金属配線層を第１層間絶縁膜に埋め込む。

図４Ｂに示すように、第１金属配線層を覆って絶縁膜９上に、エッチングストッパ膜１４、絶縁膜１５、エッチングストッパ膜１６、絶縁膜１７を形成し、第２層間絶縁膜を形成する。絶縁膜１５，１７をＳｉＯＣ，ＳｉＯＦ，低誘電率有機絶縁膜等で形成することもできる。第２層間絶縁膜にビア孔、配線溝をエッチングし、バリアメタル膜１９、Ｃｕシード膜をスパッタリングし、銅層２０を電解メッキし、第２層間絶縁膜上の不要金属層をＣＭＰで除去し、デュアルダマシン構造の第２金属配線層を第２層間絶縁膜に埋め込む。同様の工程により多層配線を形成していく。上層配線には、広幅配線の必要性が生じる。

図４Ｃ−４Ｉは、ディッシングを生じる広幅配線を含む配線層の形成工程を示す。

図４Ｃに示すように、下層層間絶縁膜３０に配線溝（及びビア孔）をエッチングする。左側の配線溝３１の幅は広く、右側の配線溝３２の幅は狭い。配線溝を埋め込むように、層間絶縁膜３０上にバリアメタル膜３３、銅層３４を形成する。銅層３４は狭幅配線溝３２は完全に埋め込むが、広幅配線溝３１は完全には埋め込まず、上部に空所を残す。銅層３４の上にＮＣＳの塗布型無機絶縁膜３５を塗布し、加熱、硬化させる。平坦化した表面が得られる。塗布型無機絶縁膜３５上面からＣＭＰを行う。もし、銅層３４を完全に埋め込み、塗布型絶縁膜を塗布せず、ＣＭＰを行なった場合には、広幅配線溝上と層間絶縁膜上では銅層埋め込み後の段差が大きく、その段差の影響でＣＭＰ後のディッシングも大きくなる。銅層を埋め込み、塗布型絶縁膜を塗布すると、絶縁膜塗布後は広幅配線溝上でも層間絶縁膜上でも表面高さはほとんど変わらず、段差の抑制により、段差の影響による大きなディッシングを低減できる。また、ＣＭＰにおける塗布型絶縁膜の研磨量が銅の研磨量よりも小さい条件でＣＭＰを行うと、ディッシングが生じたとしても広幅配線全体でディッシングは生じず、広幅配線の縁付近で小さなディッシングが生じることになるため、大きなディッシングを抑制できる。

図４Ｄに示すように、下層層間絶縁膜３０上の不要金属層を除去して、ＣＭＰを終了する。広幅トレンチ３１内にはバリアメタル層３３、銅層３４、塗布型無機絶縁膜３５が埋め込まれる。狭幅トレンチ３２には、バリアメタル層３３、銅層３４が埋め込まれる。表面を平坦化した後、ＣＭＰを行うので、ディッシングは抑制される。

図４Ｅに示すように、ダマシン配線を形成した層間絶縁膜上にエッチングストッパ膜としてＳｉＣ膜３６を厚さ約７０ｎｍプラズマＣＶＤで成膜し、その上にＳｉＯＣ絶縁膜３７を厚さ約９００ｎｍプラズマＣＶＤで成膜し、上層層間絶縁膜を形成する。ＳｉＯＣ絶縁膜３７上にコンタクト孔用レジストパターンを形成し、ＳｉＣ膜３６をエッチングストッパとしてＳｉＯＣ膜３７を、Ｃ_４Ｆ_６／Ｎ_２／Ａｒ（流量比５／２３０／４００ｓｃｃｍ）をエッチングガスとし、圧力６０ｍＴｏｒｒ、パワー１８００Ｗでドライエッチングする。

図４Ｆに示すように、配線溝のエッチングを行う。ビア孔用レジストパターンを除去し、全面にレジストを埋め込み、エッチバックすることによりビア孔内にレジストを残す。その後、配線溝用レジストパターンを形成する。ＳｉＯＣ膜３７を、ＣＦ_４／Ｏ_２／ＣＨＦ_３／Ａｒ（流量比６０/５/１５/３００ｓｃｃｍ）をエッチングガスとし、圧力８００ｍＴｏｒｒ、パワー４００Ｗでドライエッチングし、アッシングして配線溝用のレジストパターンとビア孔内に埋め込んだレジストとを同時に除去し、配線溝４０，４１を形成する。

さらに、ビア孔底に露出しているＳｉＣ膜３６を、ＣＦ_４／Ｏ_２／Ａｒ（流量比５０/６/２００ｓｃｃｍ）をエッチングガスとし、圧力７０ｍＴｏｒｒ、パワー３００Ｗでドライエッチングする。このドライエッチングで、コンタクト孔底に露出する塗布型無機絶縁膜３５にプラズマダメージが入り、希弗酸に対するエッチングレートを大幅に増大させる。

図４Ｇに示すように、塗布型無機絶縁膜３５を弗酸系薬液でウェットエッチングする。塗布型無機絶縁膜３５のプラズマダメージを受けた部分のみが、優先的に除去される。

図４Ｈに示すように、バリアメタル層４３、Ｃｕシード層をスパッタリングし、銅層４４を電解メッキする。配線溝に配線層が埋め込まれる。以後、図４Ｃの工程同様に、塗布型無機絶縁膜をスピン塗布し、加熱、硬化して、表面を平坦化する。

図４Ｉに示すように、ＳｉＯＣ絶縁膜３７上の不要金属層をＣＭＰにより除去する。上層層間絶縁膜に埋め込まれたデュアルダマシン配線が得られる。

第１の実施例では、広幅配線溝内に積極的に塗布型無機絶縁膜を残したが、ＣＭＰ後に塗布型無機絶縁膜を形成することもできる。

図５Ａ−５Ｇは、第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の一部断面図である。図４Ａ，４Ｂ同様の工程により、下層構造を形成する。

図５Ａに示すように、層間絶縁膜３０に配線溝（及びビア孔）をエッチングする。左側の配線溝３１の幅は広く、右側の配線溝３２の幅は狭い。配線溝を埋め込むように、層間絶縁膜３０上にバリアメタル膜３３、銅層３４を形成する。

図５Ｂに示すように、層間絶縁膜３０上の不要金属層をＣＭＰで除去する。トレンチ３１，３２内にバリアメタル層３３、銅層３４が埋め込まれる。広幅配線にはディッシングが生じる。

図５Ｃに示すように、ディッシングを埋め込んで層間絶縁膜３０上に、ＮＣＳ等の塗布型無機絶縁膜液をスピン塗布し、加熱硬化して、厚さ約７０ｎｍの塗布型無機絶縁膜４５を形成し、平坦化した表面を形成する。塗布型無機絶縁膜４５は、エッチングストッパとしても機能する。塗布型無機絶縁膜４５上に、層間絶縁膜として、ＳｉＯＣ絶縁膜３７を例えば厚さ９００ｎｍ、プラズマＣＶＤで成膜する。ＳｉＯＣ絶縁膜３７上に、コンタクト孔用レジストパターンを形成する。塗布型無機絶縁膜４５をエッチングストッパとしてＳｉＯＣ膜３７を、Ｃ_４Ｆ_６／Ｎ_２／Ａｒ（流量比５／２３０／４００ｓｃｃｍ）をエッチングガスとし、圧力６０ｍＴｏｒｒ、パワー１８００Ｗでドライエッチングする。

図５Ｄに示すように、配線溝をエッチングする。ビア孔用レジストパターンを除去し、全面にレジストを埋め込み、エッチバックすることによりビア孔内にレジストを残す。その後、配線溝用レジストパターンを形成する。ＳｉＯＣ膜３７を、ＣＦ_４／Ｏ_２／ＣＨＦ_３／Ａｒ（流量比６０／５／１５／３００ｓｃｃｍ）をエッチングガスとし、圧力８００ｍＴｏｒｒ、パワー４００Ｗでドライエッチングし、その後アッシングして配線溝用のレジストパターンとビア孔内に埋め込んだレジストとを同時に除去し、配線溝４０，４１を形成する。

ビア孔底に露出している塗布型無機絶縁膜４５を、ＣＦ_４／ＣＨＦ_３／Ｎ_２（流量比１００/８５/１５ｓｃｃｍ）をエッチングガスとし、圧力１６５ｍＴｏｒｒ、パワー６８０Ｗでドライエッチングする。但し、このエッチングは細幅配線上のエッチングストッパ膜がエッチングされればよく、太幅配線のディッシング部にあるエッチングストッパ膜は残ってよい。このドライエッチングで、太幅配線のディッシング部に残るエッチングストッパ膜（塗布型無機絶縁膜）４５にプラズマダメージが入り、希弗酸に対するエッチングレートを大幅に増大させる。

図５Ｅに示すように、塗布型無機絶縁膜４５を弗酸系薬液でウェットエッチングする。塗布型無機絶縁膜４５のプラズマダメージを受けた部分のみが、優先的に除去される。

図５Ｆに示すように、バリアメタル層４３、Ｃｕシード層をスパッタリングし、銅層４４を電解メッキする。

図５Ｇに示すように、ＳｉＯＣ膜３７上の不要金属層をＣＭＰで除去する。配線溝に配線層が埋め込まれる。以後、同様の工程を繰り返して更に上層配線を形成する。

第２の実施例では、塗布型無機絶縁膜をエッチストッパとして利用したが、塗布型無機絶縁膜とは別にエッチストッパ膜を形成することもできる。

図６Ａ−６Ｄは、第３の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。図５Ａ、５Ｂ同様の工程により、層間絶縁膜に配線層を埋め込む。

図６Ａに示すように、配線溝３１，３２内にバリアメタル層３３、銅層３４を含む配線層が埋め込まれる。広幅配線にはディッシングが生じる。ディッシングを埋め込んで層間絶縁膜３０上に、ＮＣＳ等の塗布型無機絶縁膜液をスピン塗布し、加熱硬化して、厚さ約３０ｎｍの塗布型無機絶縁膜５５を形成し、平坦化した表面を形成する。塗布型無機絶縁膜５５上に、エッチングストッパ膜としてＳｉＣ膜５６を厚さ約７０ｎｍプラズマＣＶＤで成膜する。

図６Ｂに示すように、ＳｉＣ膜５６の上に、厚さ約９００ｎｍのＳｉＯＣ絶縁膜３７をプラズマＣＶＤで成膜する。ＳｉＯＣ絶縁膜３７上に、コンタクト孔用レジストパターンを形成し、ＳｉＣ膜５６をエッチングストッパとしてＳｉＯＣ膜３７を、Ｃ_４Ｆ_６／Ｎ_２／Ａｒ（流量比５／２３０／４００ｓｃｃｍ）をエッチングガスとし、圧力６０ｍＴｏｒｒ、パワー１８００Ｗでドライエッチングする。

図６Ｃに示すように、配線溝をエッチングする。ビア孔用レジストパターンを除去し、全面にレジストを埋め込み、エッチバックすることによりビア孔にレジストを残す。その後、配線溝用レジストパターンを形成する。ＳｉＯＣ膜３７を、ＣＦ_４／Ｏ_２／ＣＨＦ_３／Ａｒ（流量比６０／５／１５／３００ｓｃｃｍ）をエッチングガスとし、圧力８００ｍＴｏｒｒ、パワー４００Ｗでドライエッチングし、その後、アッシングして配線溝用のレジストパターンとビア孔内に埋め込んだレジストとを同時に除去し、配線溝４０，４１を形成する。さらに、ＳｉＣ膜５６を、ＣＦ_４／Ｏ_２／Ａｒ（流量比５０／６／２００ｓｃｃｍ）をエッチングガスとし、圧力７０ｍＴｏｒｒ、パワー３００Ｗでドライエッチングする。このドライエッチングで、塗布型無機絶縁膜５５にプラズマダメージが入り、希弗酸に対するエッチングレートを大幅に増大させる。

図６Ｄに示すように、ビア孔底に露出している塗布型無機絶縁膜５５を、弗酸系薬液でウェットエッチングする。塗布型無機絶縁膜５５のプラズマダメージを受けた部分のみが、優先的に除去される。続いて、図５Ｆ−５Ｇに示すような配線層形成工程を行う。

以上実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変形、置換、組み合わせ、改良が可能なことは当業者に自明であろう。

以下、本発明の特徴を付記する。

（付記１） （１）
（ａ）半導体素子を形成した半導体基板上に下層絶縁膜を形成する工程と、
（ｂ）前記下層絶縁膜に太幅配線溝、細幅配線溝を含む配線溝を形成する工程と、
（ｃ）前記太幅配線溝に導電体層、塗布型無機絶縁膜を埋め込み、前記細幅配線溝に導電体層を埋め込む工程と、
（ｄ）前記塗布型無機絶縁膜を覆って、上層絶縁膜を形成する工程と、
（ｅ）前記上層絶縁膜にビア孔をドライエッチングし、前記太幅配線溝で前記塗布型無機絶縁膜を露出する工程と、
（ｆ）前記ビア孔底の前記塗布型無機絶縁膜をウェットエッチングして除去する工程と、
を含む半導体装置の製造方法。

（付記２）
前記工程（ｅ）において、ドライエッチングのプラズマに曝された前記塗布型無機絶縁膜は、エッチングレートを著しく増加させる付記１記載の半導体装置の製造方法。

（付記３）
前記塗布型無機絶縁膜がＳＯＧである付記１または２記載の半導体装置の製造方法。

（付記４）
前記塗布型無機絶縁膜がシリカを含む液体から作成される塗布型無機絶縁膜である付記３記載の半導体装置の製造方法。

（付記５）
前記工程（ｆ）が希弗酸によるウェットエッチングである付記４記載の半導体装置の製造方法。

（付記６） （２）
前記工程（ｃ）が、前記配線溝を形成した前記下層絶縁膜上に、前記導電体層を形成し、その上に前記塗布型無機絶縁膜を形成し、化学機械研磨して前記下層絶縁膜を露出する付記１〜５のいずれか１項記載の半導体装置の製造方法。

（付記７）
前記工程（ｃ）における化学機械研磨を、前記塗布型無機絶縁膜の研磨量が前記導電体層の研磨量より小さい条件で行う付記６記載の半導体装置の製造方法。

（付記８） （３）
前記工程（ｃ）が、前記配線溝を形成した前記下層絶縁膜上に、前記導電体層を形成し、化学機械研磨して、前記太幅配線溝にはディッシングを有する配線層を形成し、前記細幅配線溝にはディッシングのない配線層を形成し、その後配線層を覆って前記下層絶縁層上に前記塗布型無機絶縁膜を形成する付記１〜５のいずれか１項記載の半導体装置の製造方法。

（付記９） （４）
前記工程（ｄ）が、前記塗布型無機絶縁膜を覆って絶縁性エッチングストッパ膜を形成し、その上に主絶縁膜を形成する付記１〜８のいずれか１項記載の半導体装置の製造方法。

（付記１０） （５）
前記工程（ｅ）が、前記エッチングストッパ膜をエッチングストッパとして第１のエッチング条件で前記主絶縁膜をエッチングし、第２のエッチング条件で前記エッチングストッパ膜をエッチングする付記４記載の半導体装置の製造方法。

図１は、ディッシングを生じた多層配線サンプルの電子顕微鏡写真のスケッチである。 図２は、オーバーエッチングを強く行ったチェーン配線サンプルの電子顕微鏡写真のスケッチである。 図３は、塗布型無機絶縁膜を用いたサンプルの電子顕微鏡写真のスケッチである。 ／ ／ 図４Ａ−４Ｉは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の一部断面図である。 ／ 図５Ａ−５Ｇは、第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の一部断面図である。 図６Ａ−６Ｄは、第３の実施例による半導体装置の製造方法の主要工程を示す半導体基板の一部断面図である。

符号の説明

１ シリコン基板、
２ 素子分離領域、
３ ゲート絶縁膜、
４ 多結晶シリコン膜（ゲート電極）、
５，８ エッチングストッパ膜、
６，９ 絶縁膜、
７ 導電性プラグ、
１０，１９ バリアメタル膜、
１１ Ｃｕシード膜、
１２，２０ 銅層、
１４，１６ エッチングストッパ膜、
１５，１７ 絶縁膜、
３３，４３ バリアメタル膜
３４，４４ 銅層、
３５，４５ 塗布型無機絶縁膜、
３６ ＳｉＣ（エッチングストッパ）膜、
３７ ＳｉＯＣ（絶縁）膜、
５５ 塗布型無機絶縁膜、
５６ エッチングストッパ膜、
Ｅｘｔ エクステンション、
ＳＷ サイドウォールスペーサ、
ＳＤ 低抵抗ソース/ドレイン領域。

Claims (5)

1. （ａ）半導体素子を形成した半導体基板上に下層絶縁膜を形成する工程と、
   （ｂ）前記下層絶縁膜に太幅配線溝、細幅配線溝を含む配線溝を形成する工程と、
   （ｃ）前記太幅配線溝に導電体層、塗布型無機絶縁膜を埋め込み、前記細幅配線溝に導電体層を埋め込む工程と、
   （ｄ）前記塗布型無機絶縁膜を覆って、上層絶縁膜を形成する工程と、
   （ｅ）前記上層絶縁膜にビア孔をドライエッチングし、前記太幅配線溝で前記塗布型無機絶縁膜を露出する工程と、
   （ｆ）前記ビア孔底の前記塗布型無機絶縁膜をウェットエッチングして除去する工程と、
   を含む半導体装置の製造方法。
2. 前記工程（ｃ）が、前記配線溝を形成した前記下層絶縁膜上に、前記導電体層を形成し、その上に前記塗布型無機絶縁膜を形成し、化学機械研磨して前記下層絶縁膜を露出する請求項１記載の半導体装置の製造方法。
3. 前記工程（ｃ）が、前記配線溝を形成した前記下層絶縁膜上に、前記導電体層を形成し、化学機械研磨して、前記太幅配線溝にはディッシングを有する配線層を形成し、前記細幅配線溝にはディッシングのない配線層を形成し、その後配線層を覆って前記下層絶縁層上に前記塗布型無機絶縁膜を形成する請求項１記載の半導体装置の製造方法。
4. 前記工程（ｄ）が、前記塗布型無機絶縁膜を覆って絶縁性エッチングストッパ膜を形成し、その上に主絶縁膜を形成する請求項１〜３にいずれか１項記載の半導体装置の製造方法。
5. 前記工程（ｅ）が、前記エッチングストッパ膜をエッチングストッパとして第１のエッチング条件で前記主絶縁膜をエッチングし、第２のエッチング条件で前記エッチングストッパ膜をエッチングする請求項４記載の半導体装置の製造方法。

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