JP2009140999A - 半導体集積回路 - Google Patents

Abstract

【課題】各ロジック回路に安定したクロック信号を供給する事が可能な半導体集積回路を提供する。
【解決手段】クロック信号が伝送されるクロック信号ライン上にツリー状に配置されてクロックツリーを形成する複数のクロックツリーセルと、前記クロックツリーセルに接続される第１電源ラインと、前記クロックツリーから供給されるクロック信号を受け取るロジック回路に接続される第２電源ラインと、前記第１電源ライン及び前記第２電源ラインに接続される複数の電源パッドとを備える。
【選択図】図２Ａ

Description

本発明は、半導体集積回路に関するものであり、いわゆるクロックツリーを含む半導体集積回路に関するものである。

半導体集積回路の各ロジック回路は、クロック信号の遅延時間ばらつきにより、ロジック機能にエラーが生じる可能性がある。そこで、クロック信号を供給する各回路までのクロック信号の遅延時間を均一にする為に、クロック信号上にクロックツリーセルをツリー状（以下クロックツリー）に配置し、均等な配線を実施する方法（特許文献１）が用いられている。しかし、この方法では、到達遅延時間のばらつきを抑制する事はできるが、クロックツリーセルが他のロジック回路で消費される電力により発生する電圧降下の影響を受け、ドライブするクロック信号の周期に影響を与えてしまう（すなわち、クロックスキューが大きくなる）という問題があった。近年の半導体集積回路の微細化の進展に伴い、クロック信号の周波数の増大、電源電圧の低下、及び回路の大規模化が進むと、この問題はより深刻なものとなる。
特開平１１−１９４８４８号公報

そこで、本発明は、各ロジック回路に安定したクロック信号を供給する事が可能な半導体集積回路を提供する事を目的とする。

本発明の一態様による半導体集積回路は、クロック信号が伝送されるクロック信号ライン上にツリー状に配置されてクロックツリーを形成する複数のクロックツリーセルと、前記クロックツリーセルに接続される第１電源ラインと、前記第１電源ラインに接続される複数の第１電源パッドと、前記クロックツリーから供給されるクロック信号を受け取るロジック回路に接続される第２電源ラインと、前記第２電源ラインに接続される複数の第２電源パッドとを備えることを特徴とする。

本発明によれば、各ロジック回路に安定したクロック信号を供給する事が可能な半導体集積回路を提供する事ができる。

次に、本発明の実施の形態に係る半導体集積回路を、図面に基づいて説明する。

[第１の実施の形態]
図１は本発明の第１の実施の形態に係る半導体集積回路１の概略構成を示すブロック図である。

この半導体集積回路１は、フリップフロップ回路１０や組み合わせ回路１１等のロジック回路２、クロック信号ライン１２、電源パッド１３、クロックツリーセル１４、クロックツリー用電源ライン１５及びロジック回路用電源ライン１６等により構成されている。

ロジック回路２は、データライン１７により転送されるデータを処理する役割を有しており、クロック信号ライン１２からクロック信号を供給される。クロック信号ライン１２はツリー状に配設され、クロック信号ライン１２上には複数のクロックツリーセル１４が配置される。クロックツリーセル１４は、クロックツリーの構築に使用できるセルのことであり、例えばバッファ、インバータ、クロックゲーティング回路等である。なお、実際の半導体集積回路１は、多数個（数百〜数万個）のフリップフロップ回路１０を有しているが、図１では、簡単のため、フリップフロップ回路１０を２個だけ図示している。また、クロックツリーセル１４も、実際は数十段の段数を有するが、この図１では、３つのクロックツリーセル１４により２段のツリーが形成される例を示している。この図１の例に本発明が限定されるものでないことは言うまでもない。

本実施の形態は、図１に示すように、クロックツリーセル１４に接続されるクロックツリー用電源ライン１５と、ロジック回路２に接続されるロジック回路用電源ライン１６とを、別々に備えている。また、電源パッド１３として、クロックツリー用電源ライン１５に接続されるクロックツリー用電源パッド１３Ａと、ロジック回路用電源ライン１６に接続されるロジック回路用電源パッド１３Ｂとを別々に備えている。

それにより、ロジック回路２での消費電力により発生する電圧降下の影響をクロックツリーセル１４が受けることがないため、クロックスキューの小さいクロック信号を各ロジック回路２へ供給することが可能となる。

図２Ａは、第１の実施の形態におけるクロックツリー用電源ライン１５、ロジック回路用電源ライン１６、クロックツリー用電源パッド１３Ａ、及びロジック回路用電源パッド１３Ｂの配線レイアウトを示している。

第１の実施の形態に係る半導体集積回路１は、図示しない半導体基板上の同一の階層上に格子状に形成されたクロックツリー用電源ライン１５と、同じく格子状に形成されたロジック回路用電源ライン１６と、それら電源ライン１５、１６が接続される電源パッド１３Ａ、１３Ｂを備えている。

電源ライン１５、１６は、図２Ａに示すように格子の端を繋ぐように形成される。その端を繋ぐ部分（以下外周）を電源ライン１５Ａ、１６Ａとする。

電源パッド１３Ａ、１３Ｂは、クロックツリー用電源ライン１５の外周１５Ａとロジック回路用電源ライン１６の外周１６Ａの外側に形成される。

クロックツリー用電源ライン１５とロジック回路用電源ライン１６との交差部では、両者が電気的に接触しないよう、電源ライン１５、１６のいずれか一方を他の階層へ迂回させている。図２Ｂに電源ライン１６を迂回させた例を示す。

従来の半導体集積回路においては、同一の階層に１つの格子状の電源ラインが形成され、この１つの格子状の電源ラインが、クロックツリーセルとロジック回路との両方への電源供給のために用いられていた。この場合、上述したような問題が生じることに鑑み、本実施の形態では、上述のように、同一階層の１つの電源ラインを２つの格子状の電源ライン１５、１６に分割している。換言すれば、従来、クロックツリーセルとロジック回路とに共通に用いられていた１つの電源ラインの一部を、クロックツリーセル１４のみを接続可能なクロックツリー用電源ライン１５に置き換え、残りの配線をロジック回路用電源ライン１６として、ロジック回路１１も接続可能としたものである。

この実施の形態でのクロックツリーセル１４は、格子状に形成されたクロックツリー用電源ライン１５の直下にのみ配置され、クロックツリー用電源ライン１５のみから電源電圧を供給される。すなわち、クロックツリーセル１４は、ロジック回路用電源ライン１６からは電源電圧の供給を受けない。一方、ロジック回路２はロジック回路用電源ライン１６のみに接続される。

クロックツリー用電源ライン１５はクロックツリー用電源パッド１３Ａに接続され、ロジック回路用電源ライン１６はロジック回路用電源パッド１３Ｂに接続される。よって、クロックツリーセル１４とロジック回路２は電気的に完全に分離独立した状態となる。

第１の実施の形態では、クロックツリーセル１４の全てがクロックツリー用電源ライン１５に接続されており、かつ電源パッド１３Ａもクロックツリー電源ライン１５用に別に用意されている。この為、クロックツリーセル１４は、ロジック回路２で消費される電力による電圧降下の影響を全く受けなくする事が可能となる。

[第２の実施の形態]
次に、本発明の第２の実施の形態に係る半導体集積回路１について図面に基づいて説明する。この実施の形態に係る半導体集積回路１の全体構成は、第１の実施の形態（図１）と同様である。ただし、電源ライン１５、１６の用いられ方の点で第１の実施の形態と異なっている。この点を、図３を参照して説明する。

図３は第２の実施の形態に係るクロックツリー用電源ライン１５、ロジック回路用電源ライン１６、クロックツリー用電源パッド１３Ａ、及びロジック回路用電源パッド１３Ｂの配線レイアウトを示している。第２の実施の形態に係る半導体集積回路１は、図示しない半導体基板上の同一の階層に格子状に形成されたクロックツリー用電源ライン１５と、同じく格子状に形成されたロジック回路用電源ライン１６と、それら電源ライン１５、１６が接続される電源パッド１３Ａ、１３Ｂを備えている。

電源ライン１５、１６は、図３に示すように格子の端を繋ぐように形成され、その外周を電源ライン１５Ａ、１６Ａとする。

電源パッド１３Ａ、１３Ｂは、クロックツリー用電源ライン１５の外周１５Ａとロジック回路用電源ライン１６の外周１６Ａの外側に形成される。
クロックツリー用電源ライン１５とロジック回路用電源ライン１６の交差部では、電源ライン１５、１６のうちのいずれか一方が、他の階層へ迂回される。これらの点、第１の実施の形態と同様である。

ただし、この実施の形態では、クロックツリーセル１４の一部１４Ａはクロックツリー用電源ライン１５に接続されるが、残りのクロックツリーセル１４Ｂは、ロジック回路２への電源供給にも用いられるロジック回路用電源ライン１６に接続される。

なお、クロックツリー用電源ライン１５はクロックツリー用電源パッド１３Ａに接続され、ロジック回路用電源ライン１６はロジック回路用電源パッド１３Ｂによって接続される。この点は第１の実施の形態と同様である。

つまり、この実施の形態では、クロックツリーセルの一部１４Ａは、ロジック回路２と完全に分離された状態となるが、残りの１４Ｂは、ロジック回路２と電源供給元を共通にしている。このように、この実施の形態では、クロックツリー用電源ライン１５に接続されたクロックツリーセル１４Ａと、ロジック回路用電源ライン１６に接続されたクロックツリーセル１４Ｂとが存在する為、第１の実施の形態よりクロック信号のクロックスキューが大きくなると思われる。

しかし、段数を重ねた位置、すなわち、自身のクロックツリーセル１４以降に接続されるクロックツリーセル１４が少ない位置（以下枝先）に配置されるクロックツリーセル１４は、場合によってはロジック回路用電源ライン１６に接続される方が望ましい。理由は次の二点である。

一つ目は、枝先に配置されるクロックツリーセル１４であれば、ロジック回路用電源ライン１６に接続されることにより発生するクロックスキューの影響を受けるクロックツリーセル１４を少なく済ませることができる、という理由である。

二つ目は、クロックツリー用電源ライン１５であっても配線長を大きくする事により電源ライン１５中に浮遊インダクタンスや浮遊容量等を増やし、それらによりクロックスキューを発生させることもある、という理由である。

また、電源ライン１５、１６を選択的に接続可能、換言すると、自由な位置に配置可能なクロックツリーセルを設けることにより、クロックスキューの影響が小さい位置にクロックツリーセルを配置することが可能となる。

以上をまとめると、第２の実施の形態では、クロックツリー用電源ライン１５に接続された一部のクロックツリーセル１４Ａは、ロジック回路２とは電源が分離されている。その為、ロジック回路２で消費される電力による電圧降下の影響を受けるクロックツリーセル１４は、ロジック回路用電源ライン１６に接続されているクロックツリーセル１４Ｂのみとなり、ロジック回路２と分離されたクロックツリーセル１４は第１の実施の形態に比べ少なくなる。しかし、クロックツリーセル１４を電源ライン１５、又は１６に選択的に接続させることで、第１の実施の形態よりクロックツリーセルの配置、浮遊容量、及び浮遊インダクタンスにより発生するクロックスキューの影響を受けることを少なくすることが可能となる。よって、クロックツリーセル１４が受けるロジック回路２での電力消費により発生する電圧降下の影響は、従来の電源を分離しない構成よりは少なくする事が可能となる。

[第３の実施の形態]
次に、本発明の第３の実施の形態に係る半導体集積回路１について図面に基づいて説明する。この実施の形態に係る半導体集積回路１の全体構成は、第１の実施の形態（図１）と同様である。ただし、電源パッド１３の用いられ方の点で第１の実施の形態と異なっている。この点を、図４を用いて説明する。
図４は第３の実施の形態に係るクロックツリー用電源ライン１５、ロジック回路用電源ライン１６、及び電源パッド１３の配線レイアウトを示している。

第３の実施の形態に係る半導体集積回路１は、図示しない半導体基板上の同一の階層に格子状に形成されたクロックツリー用電源ライン１５と、同じく格子状に形成されたロジック回路用電源ライン１６と、それら電源ライン１５、１６が接続される電源パッド１３を備えている。

電源ライン１５、１６は、図４に示すように格子の端を繋ぐように形成され、その外周を電源ライン１５Ａ、１６Ａとする。

電源パッド１３は、クロックツリー用電源ライン１５の外周１５Ａとロジック回路用電源ライン１６の外周１６Ａの外側に形成される。
クロックツリー用電源ライン１５とロジック回路用電源ライン１６の交差部では、電源ライン１５、１６のいずれか一方が、他の階層へ迂回される。これらの点、第１の実施の形態と同様である。

ただし、この実施の形態では、クロックツリー用電源ライン１５とロジック用電源ライン１６は、共通の電源パッド１３に接続される。

なお、クロックツリーセル１４は、クロックツリー用電源ライン１５に接続され、ロジック回路２は、ロジック回路用電源ライン１６に接続される。この点は第１の実施の形態と同様である。

つまり、この実施の形態では、クロックツリーセル１４は、ロジック回路２と完全に分離されず共通の電源パッド１３に接続される。よって、第１の実施の形態より、クロックツリーセル１４は、ロジック回路２の電力消費により発生させる電圧降下の影響を多く受けると思われる。

しかし、電源パッド１３は図示しない外部電源と接続されている為、ロジック回路２での電力消費により発生する電圧降下に影響されにくい。すなわち、電源パッド１３は、ロジック用電源ライン１６と接続されても電圧が安定した部分である。よって、電源ライン１５、１６が共通の電源パッド１３に接続されても、クロックツリーセル１４は、ロジック回路２での電力消費により発生する電圧降下の影響をほとんど受けない。

また、電源ライン１５、１６が共通の電源パッド１３に接続されることにより、第１、２の実施の形態に比べ、電源ライン１５、１６に接続される電源パッド１３の数が増える。上述したように、電源パッド１３は電圧が安定した部分の為、電源ライン１５、１６に接続される電源パッド１３の数が増えることにより、安定した電圧が供給されるクロックツリーセル１４が増えるというメリットが発生する。 以上をまとめると、第３の実施の形態では、クロックツリーセル１４の全てはクロックツリー用電源ライン１５に接続されるが、電源ライン１５、１６は共通の電源パッド１３に接続される為、クロックツリーセル１４はロジック回路２とは完全に分離されない。しかし、電源ライン１５、１６が共通の電源パッドに接続されても、クロックツリーセル１４は、ロジック回路２での電力消費により発生する電圧降下の影響をほとんど受けない。また、電源ライン１５、１６に接続される電源パッド１３の数が増えることにより、安定した電圧が供給されるクロックツリーセル１４を増やすことが可能となる。よって、クロックツリーセル１４が受けるロジック回路２の電力の消費により発生する電圧降下の影響は、従来の電源を分離しない構成よりは少なくする事が可能となる。

[第４の実施の形態]
次に、本発明の第４の実施の形態に係る半導体集積回路１について図面に基づいて説明する。この実施の形態に係る半導体集積回路１の全体構成は、第１の実施の形態（図１）と同様である。ただし、電源パッド１３、及び電源ライン１５、１６の用いられ方の点で第１の実施の形態と異なっている。この点を、図５を用いて説明する。

図５は第４の実施の形態に係るクロックツリー用電源ライン１５、ロジック回路用電源ライン１６、及び電源パッド１３の配線レイアウトを示している。

第４の実施の形態に係る半導体集積回路１は、図示しない半導体基板上の同一の階層に格子状に形成されたクロックツリー用電源ライン１５と、同じく格子状に形成されたロジック回路用電源ライン１６と、それら電源ライン１５、１６が接続される電源パッド１３を備えている。

電源ライン１５、１６は、図５に示すように格子の端を繋ぐように形成され、その外周を電源ライン１５Ａ、１６Ａとする。

電源パッド１３は、クロックツリー用電源ライン１５の外周１５Ａとロジック回路用電源ライン１６の外周１６Ａの外側に形成される。
クロックツリー用電源ライン１５とロジック回路用電源ライン１６の交差部では、電源ライン１５、１６のいずれか一方が、他の階層へ迂回される。これらの点、第１の実施の形態と同様である。

ただし、この実施の形態では、クロックツリーセル１４の一部１４Ａはクロックツリー用電源ライン１５に接続されるが、残りのクロックツリーセル１４Ｂは、ロジック回路２への電源供給にも用いられるロジック回路用電源ライン１６に接続される。更に、クロックツリー用電源ライン１５とロジック用電源ライン１６は、共通の電源パッド１３に接続される。

つまり、この実施の形態では、クロックツリーセルの一部１４Ａは、ロジック回路２と完全に分離された状態となるが、残りの１４Ｂは、ロジック回路２と電源供給元を共通にしている。更に、電源ライン１５、１６が共通の電源パッド１３に接続される為、クロックツリー用電源ライン１５に接続されたクロックツリーセル１４もロジック回路２と完全に分離されない状態となる。

よって、この実施の形態は、第１の実施の形態に比べ、クロックツリーセルの一部１４Ｂがロジック回路用電源ライン１６に接続され、電源ライン１５、１６が共通の電源パッド１３に接続される点が異なる。

しかし、クロックツリーセル１４を電源ライン１５、又は１６に選択的に接続させることで、第１の実施の形態よりクロックツリーセルの配置、浮遊容量、及び浮遊インダクタンスにより発生するクロックスキューの影響を受けることを少なくすることが可能となる。更に、電源ライン１５、１６に接続される電源パッド１３が増えることにより、安定した電圧が供給されるクロックツリーセル１４を増やすことが可能となる。よって、従来の電源を分離しない構成よりは、クロックツリーセル１４が受けるロジック回路２で消費される電力による電圧降下の影響を少なくする事が可能となる。

この発明の第１の実施の形態に係る半導体集積回路の概略構成を示すブロック図である。 この発明の第１の実施の形態に係る半導体集積回路のクロックツリー用電源ライン、及びロジック回路用電源ラインの配線レイアウト図である。 図２ＡのＡ部拡大図である。 この発明の第２の実施の形態に係る半導体集積回路のクロックツリー用電源ライン、及びロジック回路用電源ラインの配線レイアウト図である。 この発明の第３の実施の形態に係る半導体集積回路のクロックツリー用電源ライン、及びロジック回路用電源ラインの配線レイアウト図である。 この発明の第４の実施の形態に係る半導体集積回路のクロックツリー用電源ライン、及びロジック回路用電源ラインの配線レイアウト図である。

符号の説明

１…半導体集積回路、２…ロジック回路、１０…フリップフロップ回路、１１…組み合わせ回路、１２…クロック信号ライン、１３…電源パッド、１３Ａ…クロックツリー用電源パッド、１３Ｂ…ロジック回路用電源パッド、１４…クロックツリーセル、１４Ａ…クロックツリーセル用電源ラインに接続されるクロックツリーセル、１４Ｂ…ロジック回路用電源ラインに接続されるクロックツリーセル、１５…クロックツリー用電源ライン、１５Ａ…クロックツリー用電源ラインの外周、１６…ロジック回路用電源ライン、１６Ａ…ロジック回路用電源ラインの外周、１７…データライン。

Claims (5)

1. クロック信号が伝送されるクロック信号ライン上にツリー状に配置されてクロックツリーを形成する複数のクロックツリーセルと、
   前記クロックツリーセルに接続される第１電源ラインと、
   前記クロックツリーから供給されるクロック信号を受け取るロジック回路に接続される第２電源ラインと、
   前記第１電源ライン及び前記第２電源ラインに接続される複数の電源パッドと
   を備えることを特徴とする半導体集積回路。
2. 前記第１電源ラインは、
   前記クロックツリーセルの一部に接続される
   ことを特徴とする請求項１記載の半導体集積回路。
3. 前記複数の電源パッドは、
   前記第１電源ラインに接続される第１電源パッドと、
   前記第２電源ラインに接続される第２電源パッドと
   を含むことを特徴とする請求項１記載の半導体集積回路。
4. 前記第１電源ライン、及び前記第２電源ラインは、
   格子状に配設される第１ラインと、
   複数の前記第１ラインの端部を接続して閉ループ状に配設される第２ラインと
   を備えることを特徴とする請求項１記載の半導体集積回路。
5. 前記第１、第２の電源ラインは、
   同一階層上に形成される
   ことを特徴とする請求項１記載の半導体集積回路。

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