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JP2009016368A - メモリーデバイス - Google Patents

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JP2009016368A JP2007172832A JP2007172832A JP2009016368A JP 2009016368 A JP2009016368 A JP 2009016368A JP 2007172832 A JP2007172832 A JP 2007172832A JP 2007172832 A JP2007172832 A JP 2007172832A JP 2009016368 A JP2009016368 A JP 2009016368A
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Hiroshi Kondo
浩 近藤
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Ricoh Co Ltd
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Abstract

【課題】本発明は、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスを提供することを目的とする。
【解決手段】メモリーデバイス１００Ａは、基板１０１上に、ゲート電極１０２が絶縁層１０３で覆われている凸部が形成されており、凸部の頂部に、導電層１０４ｂが形成されており、基板１０１上の凸部に対して一方の側に、ソース電極１０４ａが形成されており、基板１０１上の凸部に対してソース電極１０４ａが形成されていない側に、ドレイン電極１０４ｃが形成されており、導電層１０４ｂとソース電極１０４ａ及び導電層１０４ｂとドレイン電極１０４ｃの間に存在する絶縁層１０３上に半導体層１０５が形成されているトランジスタを有する。
【選択図】図７

Description

本発明は、メモリーデバイスに関する。
メモリーデバイスには、揮発性メモリーデバイス（例えば、ＳＲＡＭ、ＤＲＡＭ等）と、不揮発性メモリーデバイス（例えば、ＥＥＰＲＯＭ、ＦＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ等）がある。このうち、ＤＲＡＭとＦＲＡＭについては、その最小構成単位（メモリーセル）は、一般的な構造のトランジスタとコンデンサをそれぞれ一つずつ組み合わせたものであり、ＰＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭは、一般に、トランジスタと、電圧を印加することによって電気抵抗が変化する素子を一つずつ組み合わせたものであるため、簡単な回路構成でメモリーデバイスを作製することができる。
図１に、ＤＲＡＭのメモリーセルの構成を示す。次に、メモリーセル１１におけるデータの書き込み、リフレッシュ及びデータの読み出しについて説明する。
（１）データの書き込み
ワード線１１ａに電圧を印加し、セレクトトランジスタ１１ｂをＯＮにすると、常誘電体キャパシタ１１ｃに電荷が蓄積され、メモリーセル１１に"１"が書き込まれる。一方、ワード線１１ａに電圧を印加せず、セレクトトランジスタ１１ｂをＯＦＦにすると、常誘電体キャパシタ１１ｃに電荷が蓄積されず、メモリーセル１１に"０"が書き込まれる。このとき、常誘電体キャパシタ１１ｃに蓄積された電荷は、時間と共に減少し、０となるため、リフレッシュする必要がある。
（２）リフレッシュ
リフレッシュは、"１"が書き込まれたメモリーセル１１に対して、所定の時間間隔で書き込みを行う動作である。なお、ダミーセル１２には、容量が常誘電体キャパシタ１１ｃの半分であるダミーキャパシタ１２ｃが接続されており、通常は、電荷が蓄積されていない。
（３）データの読み出し
メモリーセル１１に"１"が書き込まれた場合、僅かな時間が経過しても、半分以上の電荷が保持されている。したがって、ワード線１１ａ及び１２ａに電圧を印加し、セレクトトランジスタ１１ｂ及びダミートランジスタ１２ｂをＯＮにすると、常誘電体キャパシタ１１ｃ及びダミーキャパシタ１２ｃに電荷が蓄積されるが、ダミーキャパシタ１２ｃにより多くの電荷が移動する。ビット線１１ｄ及び１２ｄを介して接続されたセンスアンプ１３がこれを検知し、メモリーセル１１に"１"が書き込まれていたと判断し、"１"として読み出される。このとき、ダミーキャパシタ１２ｃに蓄積された電荷を速やかに０にする。
また、メモリーセル１１に"０"が書き込まれた場合、セレクトトランジスタ１１ｂ及びダミートランジスタ１２ｂをＯＮにすると、常誘電体キャパシタ１１ｃにより多くの電荷が移動する。センスアンプ１３がこれを検知し、メモリーセル１１に"０"が書き込まれていたと判断し、"０"として読み出される。このとき、常誘電体キャパシタ１１ｃ及びダミーキャパシタ１２ｃに蓄積された電荷を速やかに０にする。
このように、ＤＲＡＭは、電圧が印加されている場合のみデータを保持しているメモリーであり、揮発性メモリーと呼ばれる。
また、図２に、ＦＲＡＭのセルの構成を示す。次に、セルにおけるデータの書き込み及び読み出しについて説明する。
（１）データの書き込み
ビット線２１ａ、ワード線２１ｂ及びプレート線２１ｃに、表１に示す順序（ｔ１＜ｔ２＜ｔ３）で電圧を印加すると、セル２１に"０"が書き込まれる。すなわち、ｔ２における強誘電体キャパシタ２１ｄの、プレート線２１ｃ側に対してトランジスタ２１ｅ側の電圧が低い状態が"０"である。その後、電源を切っても（ｔ３）、強誘電キャパシタ２１ｄには電荷が蓄積されるため、データが保持されるため、不揮発性メモリーとなる。
Figure 2009016368
 また、ビット線２１ａ、ワード線２１ｂ及びプレート線２１ｃに、表２に示す順序で電圧を印加すると、セル２１に"１"が書き込まれる。すなわち、ｔ２における強誘電体キャパシタ２１ｄの、プレート線２１ｃ側に対してトランジスタ２１ｅ側の電圧が高い状態が"１"である。
Figure 2009016368
 （２）データの読み出し
まず、ビット線２１ａに０Ｖを印加し、ワード線２１ｂをＯＮとし、プレート線２１ｃにＶｃｃを印加する。セル２１に"０"が書き込まれていた場合、図３（ａ）に示すように、電荷の移動Ｉ０により、ビット線２１ａがＶ０にチャージアップされる。また、セル２１に"１"が書き込まれていた場合、図３（ｂ）に示すように、Ｉ０より大きい電荷の移動Ｉ１により、ビット線２１ａがＶ１にチャージアップされる。ここで、ビット線２１ａにＶ０とＶ１の中間の電位Ｖｒｅｆを持つセンスアンプ２２を接続し、Ｖｒｅｆより大きい電位はＶｃｃまで増幅して、"１"として読み出され、Ｖｒｅｆより小さい電位は０Ｖとし、"０"として読み出される。
また、ＤＲＡＭのメモリーセルに接続されているコンデンサを、電圧を印加することによって電気抵抗が変化する素子に置き換えた場合もメモリーデバイスとして機能し、この素子が電気抵抗を保持することができれば、ＦＲＡＭと同様に不揮発性メモリーとなる。このような不揮発性メモリーとしては、相変化メモリー（ＰＲＡＭ）が挙げられる（特許文献１参照）。
図４に、ＰＲＡＭのメモリーセルを示す。相変化材料４１ａは、多結晶状態とアモルファス状態に相変化することができ、アモルファス状態であれば、相変化材料４１ａを流れる電流が小さくなり、この状態を"０"とする。また、相変化材料４１ａは、アモルファス状態において、比較的小さい電流を流して融点以下の結晶化温度に保持することにより、多結晶状態となる。このとき、相変化材料４１ａを流れる電流が大きくなり、この状態を"１"とする。一方、相変化材料４１ａは、多結晶状態において比較的大きい電流を流して溶融させた後に、急冷することにより、アモルファス状態となる。一般に、アモルファス状態から多結晶状態への相変化は、多結晶状態からアモルファス状態への相変化と比較して時間がかかるが、これは、印加するパルス電圧の長さによって制御される。このような電気抵抗の変化及び保持の機能を利用した動作原理は、他の不揮発性メモリーデバイスであるＲｅＲＡＭ、ＭＲＡＭも同様である。ここで、ＲｅＲＡＭは、ＰＲＡＭの相変化材料の代わりに、一般に、遷移金属酸化物の絶縁体又は半導体を電極で挟んだ素子とトランジスタからなり、ＭＲＡＭは、磁気トンネル接合素子とトランジスタからなるものである。このうち、ＰＲＡＭは、高集積化が容易な不揮発性メモリーデバイスとして期待されている。
図５に、トランジスタの一般的な構造（プレナー型）を示す。トランジスタ５０は、基板５１上に、ゲート電極５２、ゲート絶縁膜５３、ソース電極５４ａ・ドレイン電極５４ｂ及び半導体層５５が順次積層されている。
近年、ディスプレイ、ＩＣタグ等の様々な電子デバイスの低コスト化の観点から、有機ＴＦＴが注目されている。このような電子デバイスを実用化するためには、実使用を満足する動作速度の確保が課題であるが、一般に、有機半導体は、キャリア移動度μがシリコン半導体と比較して非常に小さいため、一般に、高速応答の実現が困難である。ＴＦＴ動作速度の指標である遮断周波数ｆｃと、相互コンダクタンスｇｍ、ゲート容量Ｃｇの関係は、式（１）
ｆｃ∝ｇｍ／Ｃｇ
で表される。Ｃｇは、ゲート電極５２と、ソース電極５４ａ・ドレイン電極５４ｂの間で形成されるゲートオーバーラップＤと、チャネル長Ｌに比例する。また、ｇｍは、概ねμ／Ｌに比例するため、ｆｃを向上させるためには、そのデバイス構造として、Ｌ及びＤの低減を実現することが求められる。しかしながら、Ｌを数μｍ以下にして、ソース電極５４ａ・ドレイン電極５４ｂをパターニングするためには、一般に煩雑な工程や高額の製造装置が必要であり、製造コストが増加するという問題がある。また、ゲート電極５２と、ソース電極５４ａ・ドレイン電極５４ｂが殆ど重ならないようにアライメントすることは、特に、基板５１が樹脂フィルムのように収縮しやすい場合、面積が大きくなればなる程、困難になる。シリコンＴＦＴの場合は、一般に、フォトリソグラフィーを用いて微細にパターニングされたゲート電極５２をマスクとし、イオン注入プロセスを用いてセルフアライメントすることによりゲートオーバーラップＤを極力小さくしているが、製造コストが増加する。したがって、高速のＴＦＴを低コストで作製することが困難であり、高速で動作することが可能なメモリーデバイスを低コストで作製することが困難である。
さらに、メモリーデバイスにトランジスタを適用する場合、ＤＲＡＭをリフレッシュする際及びＦＲＡＭのデータを読み出す際には、トランジスタに接続されているコンデンサに蓄積されている電荷量の所定の基準値に対する大小に基づいて、そのデータが"１"か"０"かを判別している。一方、図６に示すように、ゲートオーバーラップＤがあるトランジスタ６０は、ゲート電極６１と、ソース電極６２ａ・ドレイン電極６２ｂの間に寄生容量６３を有する。このようなトランジスタ６０をメモリーデバイスに用いた場合、リフレッシュ時やデータ読み出し時に、ワード線をＯＮにした瞬間に寄生容量６３に充電される。したがって、図１に示すＤＲＡＭの場合、常誘電体キャパシタ１１ｃの容量と、ダミーキャパシタ１２ｃの容量のバランスが崩れ、リフレッシュ時にデータ"０"と"１"を読み間違える可能性があり、エラーレートが高くなる。また、図３に示すＦＲＡＭの場合、寄生容量６３に充電された電荷が流れるため、データ"０"読み出し時において、Ｉ０よりも大きい電流が流れ、データ"１"と読み間違える可能性があり、エラーレートが高くなる。さらに、図４に示すＰＲＡＭの場合も電気抵抗の変化に伴う電流の大小からデータ"０"と"１"を決定しているため、寄生容量６３に充電された電荷が電流として検出された場合は、データ"０"を"１"と読み間違える可能性があり、エラーレートが高くなる。
ＶＬＳＩテクノロジー入門 平凡社販売東京企画室 柴田直著 Ｐ３７ 富士通半導体デバイス・ＭＥＭＯＲＹ ＭＡＮＵＡＬ ＦＲＡＭ ガイドブック Ｐ２０〜Ｐ２１ 特開２００６−１２０８１０号公報
本発明は、上記の従来技術が有する問題に鑑み、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスを提供することを目的とする。
請求項１に記載の発明は、メモリーデバイスにおいて、基板上に、ゲート電極が絶縁層で覆われている凸部が形成されており、該凸部の頂部に、導電層が形成されており、該基板上の凸部に対して一方の側に、ソース電極が形成されており、該基板上の凸部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、該導電層と該ソース電極及び該導電層と該ドレイン電極の間に存在する該絶縁層上に半導体層が形成されているトランジスタを有することを特徴とする。
請求項２に記載の発明は、メモリーデバイスにおいて、基板上に、絶縁層及び半導体層を順次積層することによりゲート電極が覆われている凸部が形成されており、該凸部の頂部に、導電層が形成されており、該基板上の凸部に対して一方の側に、ソース電極が形成されており、該基板上の凸部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されているトランジスタを有することを特徴とする。
請求項３に記載の発明は、メモリーデバイスにおいて、基板上に、凹部が形成されており、該基板上の該凹部に対して一方の側に、ソース電極が形成されており、該基板上の該凹部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、該凹部の底部に、導電層が形成されており、半導体層、絶縁層及びゲート電極を順次積層することにより、該導電層が形成されている凹部が覆われているトランジスタを有することを特徴とする。
請求項４に記載の発明は、メモリーデバイスにおいて、基板上に、凹部が形成されており、該基板上の該凹部に対して一方の側に、ソース電極が形成されており、該基板上の該凹部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、該凹部が半導体層で覆われており、該半導体層の底部に、導電層が形成されており、絶縁層及びゲート電極を順次積層することにより、該導電層が形成されている半導体層が覆われているトランジスタを有することを特徴とする。
請求項５に記載の発明は、メモリーデバイスにおいて、半導体基板上に、凹部が形成されており、該半導体基板上の該凹部に対して一方の側に、ソース電極が形成されており、該半導体基板上の該凹部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、該凹部の底部に、導電層が形成されており、絶縁層及びゲート電極を順次積層することにより、該導電層が形成されている凹部が覆われているトランジスタを有することを特徴とする。
請求項６に記載の発明は、請求項１乃至５のいずれか一項に記載のメモリーデバイスにおいて、コンデンサをさらに有することを特徴とする。
請求項７に記載の発明は、請求項６に記載のメモリーデバイスにおいて、前記誘電体は、強誘電体であることを特徴とする。
請求項８に記載の発明は、請求項６に記載のメモリーデバイスにおいて、前記誘電体は、常誘電体であることを特徴とする。
請求項９に記載の発明は、請求項１乃至５のいずれか一項に記載のメモリーデバイスにおいて、電圧を印加することによって電気抵抗が変化する素子をさらに有することを特徴とする。
請求項１０に記載の発明は、請求項９に記載のメモリーデバイスにおいて、前記電圧を印加することによって電気抵抗が変化する素子は、相変化材料を有することを特徴とする。
本発明によれば、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスを提供することができる。
次に、本発明を実施するための最良の形態を図面と共に説明する。
図７に、本発明のメモリーデバイスの第一例を示す。メモリーデバイス１００Ａは、基板１０１上に、ゲート電極１０２の表面が絶縁層１０３で覆われている凸部が形成されている。さらに、基板１０１上の凸部を含む領域に、電極パターンが形成されており、電極パターンは、凸部の段差によって、凸部の頂部に形成されている導電層１０４ｂと、凸部の両側に形成されているソース電極１０４ａ及びドレイン電極１０４ｃに分割されている。なお、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃは、互いに分離して形成されている独立領域を構成する電極層である。また、凸部の段差によって分離されているソース電極１０４ａと導電層１０４ｂ及び導電層１０４ｂとドレイン電極１０４ｃの間に存在する絶縁層１０３上に、半導体層１０５が形成されている。メモリーデバイス１００Ａは、以上のような構成のトランジスタと、上部電極１０６ａと下部電極１０６ｂの間に誘電体１０７が狭持されているコンデンサを有する。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。
なお、ゲート電極１０２、ソース電極１０４ａ、ドレイン電極１０４ｃ、上部電極１０６ａ及び下部電極１０６ｂは、それぞれワード線１０８ｂ、ビット線１０８ａ及びプレート線１０８ｃに接続されており、プレート線１０８ｃは、固定電位又はパルス駆動される。また、ドレイン電極１０４ｃと、下部電極１０６ｂは、一体に成型されていてもよい。
ゲート電極１０２、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃを形成する際には、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、スズ（Ｓｎ）等の金属、ＩＴＯ、ＩＺＯ等の合金、ポリアセチレン系導電性高分子、ポリ（ｐ−フェニレン）及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等の導電性材料を用いることができ、二種以上併用してもよい。また、導電性高分子にドーパントをドーピングすることにより導電率を高くしてもよい。ドーパントは、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸等の蒸気圧の低い化合物であることが好ましい。
絶縁層１０３は、体積固有抵抗が１×１０１３Ω・ｃｍ以上であることが好ましく、１×１０１４Ω・ｃｍ以上がさらに好ましい。
絶縁層１０３を形成する際には、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３等の無機絶縁材料、ポリイミド、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂；ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等のフッ素系樹脂、パリレン樹脂、エポキシアクリレート、ウレタン−アクリレート等の光硬化性樹脂；プルラン、セルロース等の多糖類及びその誘導体等の有機絶縁材料を用いることができる。
絶縁層１０３は、熱酸化法、陽極酸化法；蒸着、スパッタ、ＣＶＤ等の真空成膜プロセス；凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平版を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷、インクジェット印刷等の印刷法；スピンコート法、ディッピング法、スプレーコート法を用いて形成することができる。中でも、ゲート電極１０２を構成する材料の酸化物が絶縁材料である場合は、プロセス装置の簡便さから陽極酸化法が好ましい。
半導体層１０５を形成する際には、フルオレン及びその誘導体、フルオレノン及びその誘導体、ポリ（Ｎ−ビニルカルバゾール）誘導体、ポリグルタミン酸γ−カルバゾリルエチル誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体；モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体；ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体；ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体；α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体；エナミン誘導体；ポリアルキルチオフェン等のチオフェン誘導体；ペンタセン、テトラセン、ビスアゾ系色素、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素；銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料、ＣｄＳ、ＺｎＯ、ＰｂＴｅ、ＰｂＳｎＴｅ、ＩｎＧａＺｎＯ、ＧａＰ、ＧａＡｌＡｓ、ＧａＮ等の無機半導体材料、多結晶シリコン、アモルファスシリコン等のシリコン半導体材料等を用いることができる。
誘電体１０７は、強誘電体及び常誘電体のいずれであってもよい。誘電体１０７が強誘電体である場合は、不揮発性メモリーデバイスが得られ、常誘電体である場合は、揮発性メモリーデバイスが得られる。なお、これらのメモリーデバイスの動作原理は、図１〜図３の場合と同様である。
強誘電体としては、ＰＺＴ（ＰｂＺｒＸＴｉ１−ＸＯ３）（但し、０＜Ｘ＜１）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢａＴｉＯ３、ＫＮｂＯ３−ＮａＮｂＯ３、（Ｂｉ１／２Ｎａ１／２）ＴｉＯ３等の無機系強誘電体材料、フッ化ビニリデン、フェナジン−クロラニル酸、フェナジン−ブロマニル酸等の有機系強誘電体材料が挙げられる。
また、常誘電体としては、フォルステライト、酸化アルミニウム、ニオブ酸マグネシウム酸バリウム、チタン酸ネオジウム酸バリウム、チタン・ジルコン酸カルシウム・ストロンチウム等の無機系常誘電体材料、ポリイミド、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂、ＰＦＡ、ＰＴＦＥ等のフッ素系樹脂、パリレン樹脂、エポキシアクリレート、ウレタン−アクリレート等の有機系常誘電体材料が挙げられる。
図８に、メモリーデバイス１００Ａの製造方法を示す。まず、基板１０１上に、ゲート電極１０２を形成する（図８（ａ）参照）次に、ゲート電極１０２の表面を絶縁層１０３で覆い、凸部を形成する（図８（ｂ）参照）。さらに、基板１０１上の凸部を含む領域に、電極パターン１０４を形成する（図８（ｃ）参照）。次に、凸部の側面に形成された電極パターン１０４をエッチングにより除去し、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃを形成する（図８（ｄ）参照）。さらに、下部電極１０６ｂ、誘電体１０７及び上部電極１０６ａを積層し、コンデンサを形成する（図８（ｅ）参照）。次に、凸部の段差によって分離されているソース電極１０４ａと導電層１０４ｂ及び導電層１０４ｂとドレイン電極１０４ｃの間に存在する絶縁層１０３上に、半導体層１０５を形成する（図８（ｆ）参照）。
なお、メモリーデバイス１００Ａにおいて、メモリーデバイス１００Ｂ（図９参照）に示すように、基板１０１とソース電極１０４ａ及び基板１０１とドレイン電極１０４ｃの間に、絶縁層１０３が形成されていてもよい。また、半導体層１０５は、導電層１０４ｂ上に形成されていなくてもよい。
図１０に、本発明のメモリーデバイスの第二例を示す。なお、図１０〜図２３において、図７〜図９と同一の構成については、同一の符号を付して説明を省略する。メモリーデバイス１００Ｃは、基板１０１上に、絶縁層１０３及び半導体層１０５を順次積層することによりゲート電極１０２の表面が覆われている凸部が形成されている。さらに、基板１０１上の凸部を含む領域に、電極パターンが形成されており、電極パターンは、凸部の段差によって、凸部の頂部に形成されている導電層１０４ｂと、凸部の両側に形成されているソース電極１０４ａ及びドレイン電極１０４ｃに分割されている。なお、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃは、互いに分離して形成されている独立領域を構成する電極層である。メモリーデバイス１００Ｃは、以上のような構成のトランジスタと、上部電極１０６ａと下部電極１０６ｂの間に誘電体１０７が狭持されているコンデンサを有する。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。
なお、ゲート電極１０２、ソース電極１０４ａ、ドレイン電極１０４ｃ、上部電極１０６ａ及び下部電極１０６ｂは、それぞれワード線１０８ｂ、ビット線１０８ａ及びプレート線１０８ｃに接続されており、プレート線１０８ｃは、固定電位が印加されるか、パルス駆動される。また、ドレイン電極１０４ｃと、下部電極１０６ｂは、一体に成型されていてもよい。
図１１に、メモリーデバイス１００Ｃの製造方法を示す。まず、基板１０１上に、ゲート電極１０２を形成する（図１１（ａ）参照）次に、ゲート電極１０２の表面を絶縁層１０３で覆う（図１１（ｂ）参照）。さらに、絶縁層１０３の表面を半導体層１０５で覆い、凸部を形成する（図１１（ｃ）参照）。次に、基板１０１上の凸部を含む領域に、電極パターン１０４を形成する（図１１（ｄ）参照）。さらに、凸部の側面に形成された電極パターン１０４をエッチングにより除去し、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃを形成する（図１１（ｅ）参照）。次に、下部電極１０６ｂ、誘電体１０７及び上部電極１０６ａを積層し、コンデンサを形成する（図１１（ｆ）参照）。
なお、メモリーデバイス１００Ｃにおいて、メモリーデバイス１００Ｄ（図１２参照）に示すように、基板１０１とソース電極１０４ａ及び基板１０１とドレイン電極１０４ｃの間に、半導体層１０５が形成されていてもよい。また、メモリーデバイス１００Ｃにおいて、メモリーデバイス１００Ｂと同様に、基板１０１とソース電極１０４ａ及び基板１０１とドレイン電極１０４ｃの間に、絶縁層１０３が形成されていてもよい。
図１３に、本発明のメモリーデバイスの第三例を示す。メモリーデバイス１００Ｅは、基板１０１上に、凹部が形成されている。さらに、基板１０１上の凹部を含む領域に、電極パターンが形成されており、電極パターンは、凹部の段差によって、凹部の底部に形成されている導電層１０４ｂと、凹部の両側に形成されているソース電極１０４ａ及びドレイン電極１０４ｃに分割されている。なお、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃは、互いに分離して形成されている独立領域を構成する電極層である。また、導電層１０４ｂが形成されている凹部は、半導体層１０５、絶縁層１０３及びゲート電極１０２を順次積層することにより覆われている。メモリーデバイス１００Ｅは、以上のような構成のトランジスタと、上部電極１０６ａと下部電極１０６ｂの間に誘電体１０７が狭持されているコンデンサを有する。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。
なお、ゲート電極１０２、ソース電極１０４ａ、ドレイン電極１０４ｃ、上部電極１０６ａ及び下部電極１０６ｂは、それぞれワード線１０８ｂ、ビット線１０８ａ及びプレート線１０８ｃに接続されており、プレート線１０８ｃは、固定電位が印加されるか、パルス駆動される。また、ドレイン電極１０４ｃと、下部電極１０６ｂは、一体に成型されていてもよい。
図１４に、メモリーデバイス１００Ｅの製造方法を示す。まず、基板１０１上の凹部を含む領域に、電極パターンを形成した後、凹部の側面に形成された電極パターンをエッチングにより除去し、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃを形成する（図１４（ａ）参照）。次に、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃが形成された基板１０１上の凹部を含む領域に、半導体層１０５を形成する（図１４（ｂ）参照）。さらに、半導体層１０５上に、絶縁層１０３を形成する（図１４（ｃ）参照）。次に、絶縁層１０３上に、ゲート電極１０２を形成する（図１４（ｄ）参照）。さらに、凹部以外の領域に形成されたゲート電極１０２、絶縁層１０３及び半導体層１０５を表面研磨により除去する（図１４（ｅ）参照）。次に、下部電極１０６ｂ、誘電体１０７及び上部電極１０６ａを積層し、コンデンサを形成する（図１４（ｆ）参照）。
なお、メモリーデバイス１００Ｅにおいて、ソース電極１０４ａ及びドレイン電極１０４ｃ上に、半導体層１０５が形成されていてもよく、絶縁層１０３がさらに形成されていてもよい。
図１５に、本発明のメモリーデバイスの第四例を示す。メモリーデバイス１００Ｆは、基板１０１上に、凹部が形成されており、基板１０１上の凹部を含む領域に、半導体層１０５が形成されている。さらに、半導体層１０５が形成された基板１０１上の凹部を含む領域に、電極パターンが形成されており、電極パターンは、凹部の段差によって、凹部の底部に形成されている導電層１０４ｂと、凹部の両側に形成されているソース電極１０４ａ及びドレイン電極１０４ｃに分割されている。なお、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃは、互いに分離して形成されている独立領域を構成する電極層である。また、導電層１０４ｂが形成されている凹部は、絶縁層１０３及びゲート電極１０２を順次積層することにより覆われている。メモリーデバイス１００Ｆは、以上のような構成のトランジスタと、上部電極１０６ａと下部電極１０６ｂの間に誘電体１０７が狭持されているコンデンサを有する。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。
なお、ゲート電極１０２、ソース電極１０４ａ、ドレイン電極１０４ｃ、上部電極１０６ａ及び下部電極１０６ｂは、それぞれワード線１０８ｂ、ビット線１０８ａ及びプレート線１０８ｃに接続されており、プレート線１０８ｃは、固定電位が印加されるか、パルス駆動される。また、ドレイン電極１０４ｃと、下部電極１０６ｂは、一体に成型されていてもよい。
図１６に、メモリーデバイス１００Ｆの製造方法を示す。まず、基板１０１の凹部を含む領域に半導体層１０５を形成する（図１６（ａ）参照）。次に、半導体層１０５が形成された基板１０１上の凹部を含む領域に、電極パターンを形成した後、凹部の側面に形成された電極パターンをエッチングにより除去し、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃを形成する（図１６（ｂ）参照）。さらに、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃが形成された基板１０１上の凹部を含む領域に、絶縁層１０３を形成する（図１６（ｃ）参照）。次に、絶縁層１０３上に、ゲート電極１０２を形成する（図１６（ｄ）参照）。さらに、凹部以外の領域に形成されたゲート電極１０２及び絶縁層１０３を表面研磨により除去する（図１６（ｅ）参照）。次に、下部電極１０６ｂ、誘電体１０７及び上部電極１０６ａを積層し、コンデンサを形成する（図１６（ｆ）参照）。
なお、メモリーデバイス１００Ｆにおいて、半導体層１０５が凹部のみに形成されていてもよく、ソース電極１０４ａ及びドレイン電極１０４ｃ上に、絶縁層１０３がさらに形成されていてもよい。
図１７に、本発明のメモリーデバイスの第五例を示す。メモリーデバイス１００Ｇは、半導体基板１０９上に、凹部が形成されている。さらに、半導体基板１０９上の凹部を含む領域に、電極パターンが形成されており、電極パターンは、凹部の段差によって、凹部の底部に形成されている導電層１０４ｂと、凹部の両側に形成されているソース電極１０４ａ及びドレイン電極１０４ｃに分割されている。なお、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃは、互いに分離して形成されている独立領域を構成する電極層である。また、導電層１０４ｂが形成されている凹部は、絶縁層１０３及びゲート電極１０２を順次積層することにより覆われている。メモリーデバイス１００Ｇは、以上のような構成のトランジスタと、上部電極１０６ａと下部電極１０６ｂの間に誘電体１０７が狭持されているコンデンサを有する。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。
なお、ゲート電極１０２、ソース電極１０４ａ、ドレイン電極１０４ｃ、上部電極１０６ａ及び下部電極１０６ｂは、それぞれワード線１０８ｂ、ビット線１０８ａ及びプレート線１０８ｃに接続されており、プレート線１０８ｃは、固定電位が印加されるか、パルス駆動される。また、ドレイン電極１０４ｃと、下部電極１０６ｂは、一体に成型されていてもよい。
図１８に、メモリーデバイス１００Ｇの製造方法を示す。まず、半導体基板１０９に奥部を形成する（図１８（ａ）参照）。次に、半導体基板１０９上の凹部を含む領域に、電極パターンを形成した後、凹部の側面に形成された電極パターンをエッチングにより除去し、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃを形成する（図１８（ｂ）参照）。さらに、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃが形成された基板１０１上の凹部を含む領域に、絶縁層１０３を形成する（図１８（ｃ）参照）。次に、絶縁層１０３上に、ゲート電極１０２を形成する（図１８（ｄ）参照）。さらに、凹部以外の領域に形成されたゲート電極１０２及び絶縁層１０３を表面研磨により除去する（図１８（ｅ）参照）。次に、下部電極１０６ｂ、誘電体１０７及び上部電極１０６ａを積層し、コンデンサを形成する（図１８（ｆ）参照）。
なお、メモリーデバイス１００Ｇにおいて、ソース電極１０４ａ及びドレイン電極１０４ｃ上に、絶縁層１０３が形成されていてもよい。
図１９に、本発明のメモリーデバイスの第六例を示す。なお、メモリーデバイス１０Ｈは、誘電体１０７の代わりに、電圧の印加によって電気抵抗が変化する材料１１０が用いられている以外は、メモリーデバイスＡと同様である。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。なお、メモリーデバイス１０Ｈは、メモリーデバイスＡと同様に製造することができる。
図２０に、本発明のメモリーデバイスの第七例を示す。なお、メモリーデバイス１０Ｉは、誘電体１０７の代わりに、電圧の印加によって電気抵抗が変化する材料１１０が用いられている以外は、メモリーデバイスＣと同様である。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。なお、メモリーデバイス１０Ｉは、メモリーデバイスＣと同様に製造することができる。
図２１に、本発明のメモリーデバイスの第八例を示す。なお、メモリーデバイス１０Ｊは、誘電体１０７の代わりに、電圧の印加によって電気抵抗が変化する材料１１０が用いられている以外は、メモリーデバイスＥと同様である。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。なお、メモリーデバイス１０Ｊは、メモリーデバイスＥと同様に製造することができる。
図２２に、本発明のメモリーデバイスの第九例を示す。なお、メモリーデバイス１０Ｋは、誘電体１０７の代わりに、電圧の印加によって電気抵抗が変化する材料１１０が用いられている以外は、メモリーデバイスＦと同様である。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。なお、メモリーデバイス１０Ｋは、メモリーデバイスＦと同様に製造することができる。
図２３に、本発明のメモリーデバイスの第十例を示す。なお、メモリーデバイス１０Ｌは、誘電体１０７の代わりに、電圧の印加によって電気抵抗が変化する材料１１０が用いられている以外は、メモリーデバイスＧと同様である。これにより、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスが得られる。なお、メモリーデバイス１０Ｌは、メモリーデバイスＧと同様に製造することができる。
電圧の印加によって電気抵抗が変化する材料１１０は、相変化材料であることが好ましい。これにより、高集積の不揮発性メモリーデバイスが得られる。相変化材料としては、特開２００６−１２０８１０号公報に記載の材料が挙げられるが、Ｇｅ−Ｓｂ−Ｔｅ等の三元系相変化材料、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ等の四元系相変化材料が好ましい。
なお、メモリーデバイス１０Ｈ〜１０Ｌの動作原理は、図４の場合と同様である。
［実施例１］
トランジスタ１１１、可変抵抗器１１２及びオシロスコープ１１３を有する擬似メモリーセル（図２４参照）を作製し、電気特性の評価を行った。
トランジスタ１１１は、図７におけるトランジスタと同様の構成であり、チャネル長が２μｍである。このとき、基板１０１は、ガラス基板であり、ゲート電極１０２は、Ａｌから構成され、絶縁層１０３は、パリレンＣから構成され、ソース電極１０４ａ、導電層１０４ｂ及びドレイン電極１０４ｃは、Ａｕから構成され、半導体層１０５は、ペンタセンから構成される。
可変抵抗器１１２は、図４の相変化材料４１ａに相当し、トランジスタ５０（図５参照）は、ゲート電圧ＶＤＤ２を印加することにより、所定の電気抵抗を保持することができ、チャネル長Ｌが５μｍであり、ゲートオーバーラップＤが３０μｍである。このとき、基板５１は、ガラス基板であり、ゲート電極５２は、Ａｌから構成され、ゲート絶縁膜５３は、パリレンＣから構成され、ソース電極５４ａ及びドレイン電極５４ｂは、Ａｕから構成され、半導体層５５は、ペンタセンから構成される。
なお、電流ＩＯは、可変抵抗器１１２の電気抵抗に対するオシロスコープ１１３で表示された電圧の比である。
また、電気特性を評価する際には、ＶＤＤ１を−１０Ｖ、ＶＤＤ２を−１０Ｖ又は０Ｖとした。ここで、可変抵抗器１１２の電気抵抗は、ＶＤＤ２を−１０Ｖとした時、１ｋΩであり、ＶＤＤ２を０Ｖとした時、１００ｋΩであった。さらに、パルス波（−１０〜０Ｖの矩形波）の周波数を１ｋＨｚ〜１ＭＨｚまでスイープして入力し、オシロスコープ１１３で表示された波形を観察することにより電気特性を評価した。なお、波形が完全に矩形波である場合を◎、ほぼ矩形波である場合を○、矩形波が崩れる場合を△、矩形波ではない場合を×として判定した。評価結果を表３に示す。
［比較例１］
トランジスタ１１１の代わりに、トランジスタ５０を用いた以外は、実施例１と同様にして電気特性を評価した。
Figure 2009016368
 表３から、実施例１の擬似メモリーセルは、エラーレートが低く、高速で応答できることがわかる。
ＤＲＡＭのメモリーセルの構成を示す図である。 ＦＲＡＭのセルの構成を示す図である。 ＦＲＡＭのセルにおけるデータの読み出しを説明する図である。 ＰＲＡＭのメモリーセルの構成を示す図である。 トランジスタの一般的な構造（プレナー型）を示す断面図である。 ゲートオーバーラップがあるトランジスタの等価回路を示す図である。 本発明のメモリーデバイスの第一例を示す断面図である。 図７のメモリーデバイスの製造方法を示す断面図である。 図７のメモリーデバイスの変形例を示す断面図である。 本発明のメモリーデバイスの第二例を示す断面図である。 図１０のメモリーデバイスの製造方法を示す断面図である。 図１０のメモリーデバイスの変形例を示す断面図である。 本発明のメモリーデバイスの第三例を示す断面図である。 図１３のメモリーデバイスの製造方法を示す断面図である。 本発明のメモリーデバイスの第四例を示す断面図である。 図１５のメモリーデバイスの製造方法を示す断面図である。 本発明のメモリーデバイスの第五例を示す断面図である。 図１７のメモリーデバイスの製造方法を示す断面図である。 本発明のメモリーデバイスの第六例を示す断面図である。 本発明のメモリーデバイスの第七例を示す断面図である。 本発明のメモリーデバイスの第八例を示す断面図である。 本発明のメモリーデバイスの第九例を示す断面図である。 本発明のメモリーデバイスの第十例を示す断面図である。 実施例１の擬似メモリーセルの構成を示す図である。 実施例１のトランジスタを示す断面図である。
符号の説明
１００ メモリーデバイス
１０１ 基板
１０２ ゲート電極
１０３ 絶縁層
１０４ａ ソース電極
１０４ｂ 導電層
１０４ｃ ドレイン電極
１０５ 半導体層
１０６ａ 上部電極
１０６ｂ 下部電極
１０７ 誘電体
１０８ａ ビット線
１０８ｂ ワード線
１０８ｃ プレート線
１０９ 半導体基板
１１０ 電圧の印加によって電気抵抗が変化する材料

Claims (10)

  1. 基板上に、ゲート電極が絶縁層で覆われている凸部が形成されており、
    該凸部の頂部に、導電層が形成されており、
    該基板上の凸部に対して一方の側に、ソース電極が形成されており、
    該基板上の凸部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、
    該導電層と該ソース電極及び該導電層と該ドレイン電極の間に存在する該絶縁層上に半導体層が形成されているトランジスタを有することを特徴とするメモリーデバイス。
  2. 基板上に、絶縁層及び半導体層を順次積層することによりゲート電極が覆われている凸部が形成されており、
    該凸部の頂部に、導電層が形成されており、
    該基板上の凸部に対して一方の側に、ソース電極が形成されており、
    該基板上の凸部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されているトランジスタを有することを特徴とするメモリーデバイス。
  3. 基板上に、凹部が形成されており、
    該基板上の該凹部に対して一方の側に、ソース電極が形成されており、
    該基板上の該凹部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、
    該凹部の底部に、導電層が形成されており、
    半導体層、絶縁層及びゲート電極を順次積層することにより、該導電層が形成されている凹部が覆われているトランジスタを有することを特徴とするメモリーデバイス。
  4. 基板上に、凹部が形成されており、
    該基板上の該凹部に対して一方の側に、ソース電極が形成されており、
    該基板上の該凹部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、
    該凹部が半導体層で覆われており、
    該半導体層の底部に、導電層が形成されており、
    絶縁層及びゲート電極を順次積層することにより、該導電層が形成されている半導体層が覆われているトランジスタを有することを特徴とするメモリーデバイス。
  5. 半導体基板上に、凹部が形成されており、
    該半導体基板上の該凹部に対して一方の側に、ソース電極が形成されており、
    該半導体基板上の該凹部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、
    該凹部の底部に、導電層が形成されており、
    絶縁層及びゲート電極を順次積層することにより、該導電層が形成されている凹部が覆われているトランジスタを有することを特徴とするメモリーデバイス。
  6. コンデンサをさらに有することを特徴とする請求項１乃至５のいずれか一項に記載のメモリーデバイス。
  7. 前記誘電体は、強誘電体であることを特徴とする請求項６に記載のメモリーデバイス。
  8. 前記誘電体は、常誘電体であることを特徴とする請求項６に記載のメモリーデバイス。
  9. 電圧を印加することによって電気抵抗が変化する素子をさらに有することを特徴とする請求項１乃至５のいずれか一項に記載のメモリーデバイス。
  10. 前記電圧を印加することによって電気抵抗が変化する素子は、相変化材料を有することを特徴とする請求項９に記載のメモリーデバイス。
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