JP2009065019A - 配線構造、記憶素子およびその製造方法並びに記憶装置 - Google Patents

Abstract

【課題】表面が微細かつ平坦な縦接続層を有し、イオン化層を有する記憶素子の下部電極として記録材料に適した材料を選択可能な構成を有する配線構造、およびこの配線構造を用いた記憶素子を提供する。
【解決手段】第１絶縁層１の溝１３内に縦接続層１４を形成する。縦接続層１４は、溝１３内に埋設された円柱状の基部１４Ａと、基部１４Ａよりも横断面積の小さな円柱状の上部１４Ｂと、円錐台形状の中間部１４Ｃとにより構成されている。第２絶縁層１５の表面と縦接続層１４の上部１４Ｂの表面とは共通の平坦面を形成している。縦接続層１４は下部電極を兼ねており、絶縁層１２および縦接続層１４の上部１４Ｂ上に記憶層１６および上部電極１７がこの順に積層されている。縦接続層１４の上部１４Ｂを微細な平坦面とすることができる一方、基部１４Ａを大径とすることができ，空隙が発生する虞がなくなり、表面の平坦性を確保できる。
【選択図】 図１

Description

本発明は、微細化した記憶素子用の配線構造、この配線構造を備えた記憶素子およびその製造方法、並びに記憶装置に関する。

コンピュータ等の情報機器においては、ＤＲＡＭ（Dynamic Random Access Memory）、不揮発性のメモリとしてのＦｅＲＡＭ（Ferroelectric Random Access Memory，強誘電体メモリ）などが用いられているが、各メモリセルを構成する素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってきている。そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。

この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１では、この特性を利用したメモリデバイスの構成が記載されており、特に特許文献１においては、イオン導電体はカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎが含まれている。
特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３．１．２０号（第１０４頁）

ところで、このような素子の微細化および多層化が進むと、電気的な回路の中で配線構造が必要不可欠となっている。従来、このような配線構造は以下のような方法により形成されている。すなわち、まず、絶縁材料である二酸化シリコン（ＳｉＯ₂ ）や酸化アルミニウム（Ａｌ₂ Ｏ₃ ）などに配線形状の溝を形成し、更には、多層構造における上下の配線を接続する際には、縦方向の配線構造（プラグ）となる孔を形成する。そして、その溝若しくは孔を含めたウェハ全面にＣＶＤ（Chemical Vapor Deposition ）やめっきなどの手法によりアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）などの導電性材料を堆積させる。そして、ＣＭＰ（Chemical Mechanical Polish）などの手法を用いて、溝若しくは孔以外の導電性材料を研磨して除去すると共に縦方向の配線部分の平坦化および粗度改善を行う。

図７はこのような方法により形成される従来の多層配線構造を表すものである。この配線構造では、下層の配線層１０１の上に絶縁層１０２が積層される。そして、この絶縁層１０２には配線層１０１まで達する溝１０２Ａが設けられ、この溝１０２Ａにバリアメタル層１０３を間にして縦接続層（プラグ）１０４が埋設される。この縦接続層１０４および絶縁層１０２の上には上層の配線層１０５が形成される。上記のような記憶素子はこれら縦接続層１０４および配線層１０５を下部電極として、その上に記憶層および上部電極層（図示せず）をこの順で積層することにより形成される。

ところで、このように縦方向の配線（プラグ）の上面に直接記録素子を配置した構造を有する記憶素子においては、下部電極材料がメモリ特性に影響を与えるため、下部電極にあたる縦接続層１０４および配線層１０５の材料について、記録材料に応じた任意の材料を選択できるプロセスや構造が望まれる。しかしながら、従来方法では、低比抵抗率などの電気的な特性や、生産プロセスにおける配線用溝または孔への材料の堆積のしやすさなどから、特に縦接続層１０４に使用される材料は、上記のようなＡｌ，Ｗ，Ｃｕなどに限定され、任意の材料を用いることが困難であった。

また、上記記憶素子は極薄膜の積層構造により形成されることが多く、その下地となる面、すなわち配線層１０５の表面は平坦であることが望まれる。しかしながら、微細化に伴いアスペクト比が大きくなるにつれ、溝１０２Ａへの埋設材料が壁面に付着しやすくなり、上面が塞がる結果、上記縦接続層１０４の内部に空隙（ボイド）１０６が発生しやすくなる。この空隙１０６は図７にも示したように縦接続層１０４の表面にも露出する。そして、この空隙１０６の影響で配線層１０５の表面には窪み１０５Ａや孔が生じ、そのため、従来では、記録材料の薄膜積層構造を理想的に形成することが困難であるという問題があった。この空隙１０６の発生による問題は、今後、微細化が進む中でさらに顕著になってくると考えられる。

本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、表面が微細かつ平坦な縦接続層を有し、上記のような記憶素子の下部電極として記録材料に適した材料を選択可能な構成を有する配線構造、およびこの配線構造を備えた記憶素子並びに記憶装置を提供することにある。

本発明の第２の目的は、上記配線構造を備えた記憶素子を容易に作製することができる記憶素子の製造方法を提供することにある。

本発明の配線構造は、記憶素子形成用の配線構造であって、配線層と、配線層上に形成されると共に配線層に達する溝を有する第１絶縁層と、少なくとも一部が溝内に埋設された柱状の基部と、基部よりも横断面積の小さな柱状の上部とを有すると共に、記憶素子の一方の電極となる縦接続層と、第１絶縁層を覆うと共に縦接続層の上部の表面と共通の平坦面を形成する第２絶縁層とを備えたものである。

また、本発明の記憶素子は、上記本発明の配線構造の縦接続層（下部電極）上に、イオン化層を含む記憶層および他方の電極からなる積層構造を有するものである。

更に、本発明の記憶装置は、配線構造に設けられた一方の電極、イオン化層を含む記憶層および他方の電極をこの順に有し、記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えたものであって、配線構造として、上記本発明の配線構造を備えている。

また、本発明の記憶素子の製造方法は、配線層上に第１絶縁層を形成し、第１絶縁層に配線層に達する溝を形成する工程と、溝内に、配線層と電気的に接続された基部を形成し、基部の上に、基部よりも横断面積が小さく、かつ基部と共に記憶素子の一方の電極となる縦接続層を構成する柱状の上部を形成する工程と、第１絶縁層上に第２絶縁層を形成すると共に、第２絶縁層の表面が上部の表面と共通の平坦面を形成するように平坦化処理を施す工程と、縦接続層および第２絶縁層上にイオン化層を含む記憶層および他方の電極をこの順に形成する工程とを含むものである。

本発明の配線構造、記憶素子およびその製造方法並びに記憶装置によれば、縦接続層の上部を微細に加工すると共に、上部の表面が隣接する第１絶縁層と共通の平坦面を構成するようにしたので、基部を大径の任意の大きさ、すなわちアスペクト比を小さくすることができるため、製造工程において内部に空隙が発生する虞がなく、微細な上部においての平坦性を確保することができ、その上に極薄膜からなる記憶素子を安定して形成することができる。

また、縦配線層の成膜（堆積）方法として、従来のＣＶＤ法やめっき法に限定されること無く、スパッタ法など、多岐にわたる方法を用いることが可能となり、イオン化層を備えた記憶素子の下部電極として記録材料に適した材料を選択することが可能になり、これにより記憶素子の特性を向上させることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の第１の実施の形態に係る配線構造を有する記憶素子の断面構成を表すものである。この配線構造では、例えばＡｌ，Ｃｕからなる配線層１１の上に例えばＳｉＯ2 からなる第１絶縁層１２が形成され、この第１絶縁層１２には配線層１１まで達する柱状、例えば円柱状の溝１３が設けられている。溝１３内には縦接続層（プラグ）１４が形成されている。

縦接続層１４は、殆どの部分が溝１３内に埋設された例えば円柱状の基部１４Ａと、基部１４Ａよりも横断面積の小さな円柱状の上部１４Ｂと、これら基部１４Ａと上部１４Ｂとの間を接続する円錐台形状の中間部１４Ｃとにより構成されている。第１絶縁層１２は第２絶縁層１５により覆われており、この第２絶縁層１５の表面と縦接続層１４の上部１４Ｂの表面とは共通の平坦面を形成している。縦接続層１４は、記憶素子１の下部電極を兼ねており、この縦接続層１４および第２絶縁層１５上に記憶層１６および上部電極１７がこの順に積層されている。すなわち、これら縦接続層（下部電極）１４、記憶層１６および上部電極１７により記憶素子１が構成されている。

記憶素子１を構成する縦接続層（下部電極）１４には、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ（モリブデン），Ｔａ（タンタル）およびシリサイド等を用いることができる。

記憶層１６は、縦接続層１４側からこの順に積層された高抵抗層１６Ａおよびイオン化層１６Ｂにより構成されている。イオン化層１６Ｂは、イオン伝導材料と共に（イオン化可能な）金属元素としてＣｕ（銅）およびＺｒ（ジルコニウム）を含有している。イオン伝導材料としては、例えば、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）（カルコゲナイド元素）が挙げられ、これら元素の１種でも，あるいは２種以上の組み合わせでもよい。

高抵抗層１６Ａは、Ｃｕ−カルコゲナイドからなるイオン化層１６Ｂと接していても安定である絶縁体あるいは半導体であればいずれの物質でも用いることができるが、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物若しくは窒化物などがよい。

上部電極１７には下部電極と同様の半導体配線材料により構成されている。

本実施の形態の記憶素子１では、上記配線構造を通じて，縦接続層（下部電極）１４および上部電極１７を介して図示しない電源（パルス印加手段）から所定の電圧パルス或いは電流パルスを印加すると、記憶層１６の電気的特性、例えば抵抗値が変化し、これにより情報の記憶，消去，更に読み出しが行われる。なお、このような記憶素子１を多数、例えばマトリックス状に配置することにより本発明の記憶装置を構成することができる。

次に、図２および図３を参照して、上記配線構造を備えた記憶素子１の製造方法について説明する。

まず、図２（Ａ）に示したように、ＡｌやＣｕからなる配線層１１上に、例えば、ＣＶＤ法（Chemical Vapor Deposition , 化学的気相成長法) により例えば酸化シリコン（ＳｉＯ2 ）や窒化シリコン（ＳｉＮ）からなる第１絶縁層１２を形成する。続いて、レジスト層（図示せず）をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching，反応性イオンエッチング）法，ＩＭ（Ion Milling ，イオンミリング）法、ウェットエッチング法などにより、配線層１１が露出するまで第１絶縁層１２を選択的に除去することにより例えば直径３００ｎｍφの円柱状の溝１３を形成する。そして、この溝１３の内部に、例えばＣＶＤ法またはめっき法もしくはスパッタ法により、例えばタングステン（Ｗ）を埋設し、縦接続層となる層１８を形成する。

続いて、上記層１８の上に、例えば、紫外線などを用いた露光装置用フォトレジストや電子線を用いた電子線描画用のＥＢ（Electron Beam ，電子線）レジストからなる第１レジスト層１９を形成し、微細形状、例えば直径５０ｎｍφの円柱状にパターンニングする。

続いて、図２（Ｂ）に示したように、パターニングされた第１レジスト層１９をマスクとして、ＩＭ法により第１絶縁層１２および縦接続層１４の一部を除去する。これにより、層１８の上部部分は、マスクが層１８と接していた面（形状）が転写された微細な円柱状に加工され、縦接続層１４の上部１４Ｂとなると共に、基部１４Ａとの間に円錐台形状の中間部１４Ｃが形成される。なお、ここでの加工方法にはＲＩＥ法も利用可能である。

なお、イオンミリング処理を行なう際には、試料（ウェハ）は自転動作させ、被対象物に対して一定時間で３６０°方向からイオン入射がなされるようにする。そして、このとき、イオン入射角度は斜め、具体的には、ウェハ面に対して垂直入射方向がイオン入射角が零とすると、３０°〜７５°の範囲で一定の角度とする。

ちなみに、イオン入射角度を５０°としたとき、ＡＦＭ（Atomic Force Microscope ，原子間力顕微鏡）による観察結果から、縦接続層１４の微細加工された上部１４Ｂの高さは例えば約３０ｎｍであることが分かった。更に、縦接続層１４の上部１４Ｂと第１絶縁層１２との間には約６０ｎｍの段差が生じていた。これは縦接続層１４の配線材料（例えばＷ）に対して第１絶縁層１２の材料（ＳｉＯ₂ ）のエッチングレートが高いことによる。

次に、図２（Ｃ）に示したように、例えばＣＶＤ法により第１絶縁層１２および縦接続層１４を覆うように、例えばＳｉＯ₂ ，ＳｉＮ，Ａｌ₂ Ｏ₃ などからなる第２絶縁層１５を形成する。この第２絶縁層１５の膜厚は、縦接続層１４の上部１４Ｂと第１絶縁膜１２との間の段差量を下限とし、上限は設けないものとする。例えばその段差量が６０ｎｍであるとすると、第２絶縁層１５の膜厚は６０ｎｍ以上とする。

次いで、図３（Ａ）に示したように、例えば、スピンコータ等の塗布装置を用いたスピンコーティング法により第２絶縁層１５の上（ウェハ表面）に、例えばフォトレジストやＥＢレジストからなる第２レジスト層２０を形成する。ここに、第２レジスト層２０に使用するレジスト材料としては、凹凸面の極狭い領域まで隙間無く覆うことが可能であること、凹凸の段差量を完全に覆う程度の厚みをなす粘度の選定が容易にできること、レジストの表面には凹凸が無く平滑な形状形成（塗布）が容易であること、第２絶縁層１５の絶縁材料と第２レジスト層２０のレジスト材料とのエッチングレートのバランスが同等、もしくはレジスト材料のエッチングレートが絶縁材料のエッチングレートより高いこと等の要件を備えたものであることが望ましい。

次に、図３（Ｂ）に示したように、レジストエッチバック法により縦接続層１４の上部１４Ｂおよび第２絶縁層１５の表面を平坦化する。本実施の形態では、ＩＭ法により第２絶縁層１５の上に形成された第２レジスト層２０を除去する。このイオンミリング処理はレジストが最も厚く塗布される凸形状部分においてレジストが完全に無くなるまで実行する。このとき、縦接続層１４上の絶縁材料部分が第２レジスト層２０と同時にエッチング処理されることにより、第２絶縁層１５上の凹凸形状が平坦化される。

第２レジスト層２０のレジスト材料と第２絶縁層１５の絶縁材料とのエッチングレートが同一の場合には、レジスト層２０の最も厚い部分のレジストが無くなった時点で、第２絶縁層１５の表面が平坦な状態となる。一方、エッチングレートが第２レジスト層２０のレジストに対して第２絶縁層１５の絶縁材料が低い場合には、その比率に応じた段差の減少量が得られる。例えばエッチングレートがレジスト材料＞絶縁材料で、その比が２：１の場合には、第２レジスト層２０の残膜が零になったときに第２絶縁層１５と第２レジスト層２０との段差量は初期値の１／２になる。この場合、レジスト塗布および除去等の工程を上記と同様に繰り返すことにより、その回数と割合に応じて段差量を低減することができる。なお、予めレジスト材料および絶縁材料のエッチングレートを確認しておくことにより、レジストの残量の把握と段差の変動量を算出することも可能である。

また、イオンミリング処理によるエッチングレートは、被エッチング材料によって角度依存性が異なる。第２絶縁層１５や第２レジスト層２０に用いられる各材料におけるエッチングレートには上下限があるものの、この角度依存特性を利用して、異なる材質間でエッチングレートが同等となる角度や比率を選定することができる。

次に、平坦化した第２絶縁層１５の表面に対して、更に同様のエッチング処理を継続することにより全面で均一に薄くし、縦接続層１４の上部１４Ｂの露出面を得る。このとき第２絶縁層１５の絶縁材料と縦接続層１４の上部１４Ｂの配線材料とのエッチングレートを材料やエッチング角度などの条件により同等に合わせこむことで、第２絶縁層１５と縦接続層１４の上部１４Ｂの境界部分には凹凸が生じることがなく、平坦な面の形成が可能となる。ちなみに、ＡＦＭによる観察結果では、第２絶縁層１５と縦接続層１４の上部１４Ｂの境界部分における凹凸は約１ｎｍ程度まで抑制することができていた。

続いて、図１に示したように、例えばＧｄ酸化膜から成る高抵抗層１６Ａを形成する。例えば、Ｇｄターゲットを用いて、金属Ｇｄ膜を例えば膜厚１ｎｍで成膜した後に、酸素プラズマによって酸化する。次に、イオン化層１６Ｂ、例えば、ＣｕＴｅＳｉＺｒ膜を、ＤＣマグネトロンスパッタリングで形成する。最後に、上部電極１７として例えばＷ膜を成膜する。このようにして本実施の形態の配線構造を備えた記憶素子１を形成することができる。

このように本実施の形態では、予め大径の縦接続層１４を形成しておき、この縦接続層１４の上部部分を加工するようにしたので、上部１４Ｂを微細かつ平坦に形成することができ、よってその上に極薄膜からなる記憶素子１を安定して形成することができる。また、基部１４Ａを大径の柱状、すなわちアスペクト比を小さくすることができるため、従来技術で説明したような空隙（ボイド）が発生する虞がなく、微細な上部１４Ｂにおいての平坦性を確保することができる。

また、本実施の形態では、縦接続層１４の配線材料の成膜（堆積）方法として、一般的な半導体プロセスで用いられているＣＶＤ法やめっき法に限定されること無く、スパッタ法など、多岐にわたる方法を用いることができると共に、材料の選択においても記憶層１６の材料に適した任意の材料を選択できるため、これによって記憶素子１の特性が向上する。

更に、本実施の形態では、レジストエッチバックによる平坦化処理（図３（Ａ），（Ｂ））を施すようにしたので、縦接続層１４に対して任意材料を用いた場合においても、その周辺の絶縁材料との間に凹部等が発生することを回避することが可能となり、制御精度の高い平坦化処理が可能となる。これにより段差の境界部分における薄膜の厚みが均一となり、数ナノメートル単位の極薄膜領域での材料の成膜や、積層間に配置する同様に薄膜の絶縁膜の均一な形成が可能となる。更に、ＣＭＰ法による平滑化技術のように多くの要素技術を組み合わせる必要が無いことから、製造プロセスが簡略化される。

次に、図４〜図６を参照して本発明の第２の実施の形態について説明する。なお、第１の実施の形態と同一構成部分については同一の符号を付してその説明は省略する。

第１の実施の形態では、縦接続層１４の上部１４Ｂを加工することにより小径の微細な接続部分を形成するようにしているが、本実施の形態では、図４に示したように、縦接続層２４の上部２４Ｂを基部２４Ａとは別工程で形成するものである。

具体的には、配線層２１の上に第１絶縁層２２が積層され、この第１絶縁層２２の内部には配線層２１まで達する円柱状の溝２３が形成されている。この溝２３には縦接続層２４の基部２４Ａが埋設され、基部２４Ａの上には基部２４Ａよりも小径で円柱状の上部２４Ｂが形成されている。これら基部２４Ａおよび上部２４Ｂにより縦接続層２４が構成されている。第１絶縁層２２は第２絶縁層２５により覆われており、この第２絶縁層２５の表面は上部２４Ｂの表面と共通の平坦面を形成している。

縦接続層２４は記憶素子２の下部電極を兼ねており、この縦接続層２４の上部２４Ｂ上に記憶層１６および上部電極１７がこの順に積層されている。これら縦接続層（下部電極）２４、記憶層１６および上部電極１７により記憶素子２が構成されていることは前述のとおりである。

次に、図５および図６を参照して上記配線構造を備えた記憶素子２の製造方法について説明する。まず、図５（Ａ）に示したように、ＡｌやＣｕからなる配線層２１上に、例えば、ＣＶＤ法により例えば酸化シリコン（ＳｉＯ₂ ）や窒化シリコン（ＳｉＮ）からなる第１絶縁層２２を形成する。続いて、レジスト層（図示せず）をマスクとして、例えば、ＲＩＥ法，ＩＭ法、ウェットエッチング法などにより、配線層２１が露出するまで第１絶縁層２２を選択的に除去することにより例えば直径３００ｎｍφの円柱状の溝２３を形成する。そして、この溝２３の内部に、例えばＣＶＤ法またはめっき法もしくはスパッタ法により、例えばタングステン（Ｗ）を埋設し、縦接続層２４の基部２４Ａを形成する。

続いて、第１絶縁層２２および基部２４Ａ上の全面に配線材料層２６を形成する。成膜方法としては、ＣＶＤ法やめっき法以外にも、スパッタ法などの方法を容易に用いることができ、材料としてもＡｌ，Ｗ，Ｃｕに限定されること無く、任意の材料を用いることができる。

続いて、配線材料層２６上の基部２４Ａに対応する領域に、例えばフォトレジストやＥＢレジストからなる第１レジスト層２７のパターンを選択的に形成する。このときの第１レジスト層２７の形状は配線材料層２６に接する面の形状が小径例えば直径５０ｎｍφの円柱状となるようにする。

続いて、図５（Ｂ）に示したように、第１レジスト層２７をマスクとして、ＩＭ法により配線材料層２６および第１絶縁層２２の一部を選択的に除去し、縦接続層２４の上部２４Ｂを形成する。これにより基部２４Ａ上に微細加工された上部２４Ｂを備えた縦接続層２４が形成される。

次に、図５（Ｃ）に示したように、例えばＣＶＤ法により第１絶縁層２２および縦接続層２４を覆うように、例えばＳｉＯ₂ ，ＳｉＮ，Ａｌ₂ Ｏ₃ からなる第２絶縁層２５を形成する。第２絶縁層２５の膜厚は、例えば縦接続層２４と第１絶縁層２２との段差量が最大で９０ｎｍである場合には例えば約９０ｎｍ以上とする。

次に、図６（Ａ），（Ｂ）に示したように、例えばスピンコーティング法によりウェハ表面に例えばフォトレジストやＥＢレジストからなる第２レジスト層２８を形成し、第１の実施の形態（図３（Ａ），（Ｂ））と同様の平坦化処理を施す。

続いて、図４に示したように、縦接続層２４の上部２４Ｂおよび第２絶縁層２５の上に高抵抗層１６Ａ、イオン化層１６Ｂおよび上部電極１７を順次形成して、記憶素子２を形成する。

このように本実施の形態では、縦接続層２４の基部２４Ａと上部２４Ｂとを別体とし、上部２４Ｂを、配線材料層２６を基部２４Ａおよび第１絶縁層２２上の全面に成膜したのち、この配線材料層２６を選択的に除去することにより形成するようにしたので、配線材料層２６（上部２４Ｂ）の形成方法として、ＣＶＤ法やめっき法に限定されることなく、例えば、スパッタ等の方法も利用できる。また、配線材料においてもＡｌ，Ｗ，Ｃｕなどに制限されること無く、任意の材料を用いることが可能となる。これにより、縦接続層２４を記録素子２の下部電極とするメモリ構造においては、メモリ特性の向上を目的とした記録材料に対する下部電極材料の選定が容易にできるようになる。

その他の効果は、第１の実施の形態と同様である。なお、本実施の形態の方法では、上部２４Ｂの大きさは記憶素子の大きさ等に応じて任意に設定できるものであり、例えば基部２４Ａと同等、あるいは基部２４Ａよりも大きくすることも可能である。

以上、実施の形態により本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能であり、例えば各層において他の材料や膜厚、成膜方法等を選択するようにしてもよい。

本発明の第１の実施の形態に係る配線構造を備えた記憶素子を表す断面図である。 上記記憶素子の製造方法を工程毎に表す断面図である。 図２に続く工程を表す図である。 本発明の第２の実施の形態に係る配線構造を備えた記憶素子を表す断面図である。 上記記憶素子の製造方法を工程毎に表す断面図である。 図５に続く工程を表す図である。 従来の配線構造を表す断面図である。

符号の説明

１１，２１…配線層、１２，２２…第１絶縁層、１３，２３…溝、１４，２４…縦接続層（下部電極），１４Ａ，２４Ａ…基部、１４Ｃ…中間部、１４Ｂ，２４Ｂ…上部、１５，２５… 第２絶縁層、１６…記憶層、１７…上部電極、１８…縦接続層となる層。

Claims (8)

1. 記憶素子形成用の配線構造であって、
   配線層と、
   前記配線層上に形成されると共に前記配線層に達する溝を有する第１絶縁層と、
   少なくとも一部が前記溝内に埋設された柱状の基部と、前記基部よりも横断面積の小さな柱状の上部とを有すると共に、前記記憶素子の一方の電極となる縦接続層と、
   前記第１絶縁層を覆うと共に前記縦接続層の上部の表面と共通の平坦面を形成する第２絶縁層と、
   を備えたことを特徴とする配線構造。
2. 配線構造を備えた記憶素子であって、
   前記配線構造は、
   配線層と、
   前記配線層上に形成されると共に前記配線層に達する溝を有する第１絶縁層と、
   少なくとも一部が前記溝内に埋設された柱状の基部と、前記基部よりも横断面積の小さな柱状の上部とを有すると共に、前記記憶素子の一方の電極となる縦接続層と、
   前記第１絶縁層を覆うと共に前記縦接続層の上部の表面と共通の平坦面を形成する第２絶縁層と、
   前記縦接続層および第２絶縁層上にイオン化層を含む記憶層および他方の電極からなる積層構造を有する
   ことを特徴とする記憶素子。
3. 前記縦接続層は、少なくとも一部が前記溝内に埋設された円柱状の基部と、前記基部よりも横断面積の小さな円柱状の上部と、前記基部と上部の間を接続する円錐台形状の中間部とにより構成されている
   ことを特徴とする請求項２記載の記憶素子。
4. 前記縦接続層は、前記溝内に埋設された円柱状の基部と、前記基部よりも横断面積の小さな円柱状の上部とにより構成されている
   ことを特徴とする請求項２記載の記憶素子。
5. 配線構造に設けられた一方の電極、イオン化層を含む記憶層および他方の電極をこの順に有し、前記記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えた記憶装置であって、
   前記配線構造は、
   配線層と、
   前記配線層上に形成されると共に前記配線層に達する溝を有する第１絶縁層と、
   少なくとも一部が前記溝内に埋設された柱状の基部と、前記基部よりも横断面積の小さな柱状の上部とを有すると共に、前記記憶素子の一方の電極となる縦接続層と、
   前記第１絶縁層を覆うと共に前記縦接続層の上部の表面と共通の平坦面を形成する第２絶縁層と、
   とを備えたことを特徴とする記憶装置。
6. 配線構造を備えた記憶素子の製造方法であって、
   配線層上に第１絶縁層を形成し、前記第１絶縁層に前記配線層に達する溝を形成する工程と、
   前記溝内に、前記配線層と電気的に接続された基部を形成し、前記基部の上に、前記基部よりも横断面積が小さく、かつ前記基部と共に前記記憶素子の一方の電極となる縦接続層を構成する柱状の上部を形成する工程と、
   前記第１絶縁層上に第２絶縁層を形成すると共に、前記第２絶縁層の表面が前記上部の表面と共通の平坦面を形成するように平坦化処理を施す工程と、
   前記縦接続層および第２絶縁層上にイオン化層を含む記憶層および他方の電極をこの順に形成する工程と
   とを含むことを特徴とする記憶素子の製造方法。
7. 前記溝内に導電性材料を埋設したのちに、
   平坦化処理を施して前記縦接続層となる層を形成したのち、前記縦接続層となる層上に前記層よりも横断面積の小さな断面を有する第１レジスト層を形成する工程と、
   前記第１レジスト層をマスクとして前記層を選択的に除去することにより、前記縦接続層の上部および中間部を加工形成すると共に前記縦接続層の基部を形成する工程と、
   前記縦接続層および第１絶縁層の上に第２絶縁層を形成したのち、前記第２絶縁層上の全面に第２レジスト層を形成する工程と、
   前記第２レジスト層および第２絶縁層を用いて平坦化処理を施し、前記縦接続層の上部の表面を露出させる工程と
   とを含むことを特徴とする請求項６に記載の記憶素子の製造方法。
8. 前記溝内に導電性材料を埋設したのちに、
   平坦化処理を施して前記縦接続層の基部を形成したのち、前記基部および第１絶縁層上に配線材料層を形成する工程と、
   前記配線材料層上の前記基部に対応する位置に、前記基部よりも横断面積の小さな断面を有する第１レジスト層を形成する工程と、
   前記第１レジスト層をマスクとして前記配線材料層を選択的に除去することにより前記縦接続層の上部を形成する工程と、
   前記縦接続層および第１絶縁層の上に第２絶縁層を形成したのち、前記第２絶縁層上の全面に第２レジスト層を形成する工程と、
   前記第２レジスト層および第２絶縁層を用いて平坦化処理を施し、前記縦接続層の上部の表面を露出させる工程と
   とを含むことを特徴とする請求項６に記載の記憶素子の製造方法。

Images