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JP2008311457A - 半導体装置の製造方法 - Google Patents

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JP2008311457A JP2007158238A JP2007158238A JP2008311457A JP 2008311457 A JP2008311457 A JP 2008311457A JP 2007158238 A JP2007158238 A JP 2007158238A JP 2007158238 A JP2007158238 A JP 2007158238A JP 2008311457 A JP2008311457 A JP 2008311457A
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Takuya Futase
卓也 二瀬
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Renesas Technology Corp
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Abstract

【課題】絶縁膜に開口された接続孔の内部に、チタン膜上に窒化チタン膜が形成された積層構造のバリアメタル膜を介して金属膜を埋め込んだ接続部における不具合を回避する。
【解決手段】コンタクトホールＣ１を形成して、その底部にニッケルシリサイド層１４を露出させた後、ＴｉＣｌ４ガスを用いた熱反応により熱反応Ｔｉ膜２１ａを形成し、ＴｉＣｌ４ガスを用いたプラズマ反応によりプラズマ反応Ｔｉ膜２１ｂを形成し、Ｈ２ガスを用いたプラズマ処理を施して、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減すると同時に、ニッケルシリサイド層１４の表面の酸化膜を還元し、ＮＨ３ガスを用いた熱窒化処理及びＮＨ３ガスを用いたプラズマ処理を施して、プラズマ反応Ｔｉ膜２１ｂの表面に窒素リッチＴｉＮ膜２１ｃを形成すると同時に、ニッケルシリサイド層１４の表面の酸化膜を還元する。
【選択図】図２０

Description

本発明は、半導体装置の製造技術に関し、特に、絶縁膜に開口した接続孔の内部にバリアメタル膜を介して金属膜を埋め込む半導体装置の製造工程に適用して有効な技術に関するものである。
日本特許公開２００４−３６３４０２号公報には、絶縁層を貫通するコンタクトホールの少なくとも内壁と底部とにＴｉ層を形成し、さらに、このＴｉ層をＮラジカルを用いて窒化することによりＴｉ層上にＴｉＮ層を形成した後、コンタクトホールの内部を導電層により埋め込む方法が開示されている（特許文献１参照）。
日本特許公開２００６−１７９６４５号公報には、層間絶縁膜にコンタクトホールを形成し、このコンタクトホールを覆うようにＴｉ膜を形成した後、プラズマ窒化の処理を行うことにより、コンタクトホールの底面にＴｉＮ膜を形成する方法が開示されている（特許文献２参照）。
日本特許公開２００５−７９５４３号公報には、被処理基板上にＣＶＤによりＴｉ膜を形成し、このＴｉ膜の表面を酸化し、引き続いてＴｉ膜の表面を窒化処理した後、ＴｉＮ膜を成膜する方法が開示されている（特許文献３参照）。
特開２００４−３６３４０２号公報（段落［００２６］〜［００２８］、図４、図５） 特開２００６−１７９６４５号公報（段落［００３８］〜［００４０］、図２） 特開２００５−７９５４３号公報（段落［００４４］〜［００４８］、図５）
半導体装置における半導体基板と配線との接続には、両者の間に形成された絶縁膜を貫通する接続孔の内部に埋め込まれた導電部材、例えばタングステンまたは銅からなるプラグが用いられている。また、接続孔の底部に接する半導体基板の表面には低抵抗でかつ浅い接合の形成を可能とするシリサイド層が形成されている。なかでもニッケルシリサイド（ＮｉＳｉ）層は１４から２０μΩ・ｃｍの低抵抗を有し、例えば４００から６００℃の比較的低温によるサリサイド技術により形成することができることから、近年、微細化が要求される半導体素子へのニッケルシリサイド層の採用が検討されている。
ところで、接続孔の内部に埋め込まれたプラグと半導体基板の表面に形成されたニッケルシリサイド層との間には、一般にチタン膜上に窒化チタン膜を堆積した積層構造のバリアメタル膜が形成される。チタン膜は酸素原子を２５ａｔ％まで固溶できることからニッケルシリサイド層表面の還元材として用いられて、ニッケルシリサイド層との接触抵抗を低減する機能を有する。また、窒化チタン膜はプラグの構成原子が拡散するのを抑制または防止する機能を有する。
しかしながら、上記チタン膜上に窒化チタン膜を堆積した積層構造のバリアメタル膜については、以下に説明する種々の技術的課題が存在する。
一般に、チタン膜はＴｉＣｌ４ガスとＨ２ガスとを用いたＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法またはＣＶＤ法により形成され、窒化チタン膜はＴｉＣｌ４ガスとＮＨ３ガスとを用いたＣＶＤ法により形成されるが、これらの成膜の温度は、ニッケルシリサイド層の耐熱性を考慮して５５０℃以下にする必要がある。しかし、５５０℃以下の低温でチタン膜及び窒化チタン膜を成膜した場合、これら積層構造のバリアメタル膜中に原料ガスである塩素が残留してバリアメタル膜の抵抗が高くなり、その結果、プラグとニッケルシリサイド層との間の接触抵抗が高くなるという問題がある。また、バリアメタル膜中に残留した塩素によってチタン膜と窒化チタン膜との間で剥がれが生じる、またはバリアメタル膜中に残留した塩素が大気中に放出されると窒化チタン膜にマイクロクラックが発生するなどの問題もある。
また、接続孔の内部にプラグとなるタングステン膜を埋め込むと、バリアメタル膜の上部を構成する窒化チタン膜上にタングステン膜が堆積されることになる。タングステン膜は、Ｈ２ガスによるＷＦ６ガスの還元を利用してＣＶＤ法により形成されるが、ＷＦ６ガスに含まれるフッ素は窒化チタン膜のグレインバンダリを介してチタン膜まで侵入し、チタン膜のふくれや剥がれを引き起こすことがある。チタン膜とタングステン膜との間には窒化チタン膜が形成されており、その厚さを厚くすることによってフッ素の侵入を防ぐことは可能である。しかし、窒化チタン膜の厚さを厚くするとバリアメタル膜の抵抗が増加するため、その厚さは１０ｎｍ以下と薄くする必要があり、ＷＦ６ガスに含まれるフッ素の侵入を防ぐことは難しくなっている。
また、バリアメタル膜を形成すると、ニッケルシリサイド層の表面に酸化膜が生成し、バリアメタル膜の下部を構成するチタン膜とニッケルシリサイド層との間が電気的に非導通となる箇所が発生することがある。この電気的に非導通となる箇所は、例えば多結晶シリコン膜と、その表面に形成されたニッケルシリサイド層とからなるゲート電極を有し、隣接して形成された第１及び第２電界効果トランジスタにおいて、第１電界効果トランジスタのゲート電極に接して形成される接続孔と、第２電界効果トランジスタのドレイン（またはソース）に接して形成される接続孔とを共有して形成されるシェアード・コンタクト（Shared Contact）において発生し易く、さらに、オーバーエッチングにより第１電界効果トランジスタのゲート電極を構成するニッケルシリサイド層や多結晶シリコン膜の端部が露出した場合に多発することが、本発明者によって確認されている。
また、接続孔の内部に埋め込まれる導電部材として銅からなるプラグを用いる場合は、まず、接続孔の内部に銅またはルテニウムからなるシード層を形成した後に、電解めっき法を用いてシード層上に銅膜を形成することにより、接続孔の内部に銅膜を埋め込んでいる。しかしながら、バリアメタル膜の表面に汚染等があるとシード層が均一に成膜せず、このため、接続孔の内部が銅膜により完全に埋め込むことができずに、プラグの導通不良が発生することがある。
また、チタン膜上に窒化チタン膜を堆積した積層構造のバリアメタル膜は、チタン膜と窒化チタン膜との間の界面状態を良好とするため、マルチチャンバタイプの成膜装置を用いた連続成膜により形成される。しかし、チタン膜及び窒化チタン膜の成膜では、他の半導体材料の成膜よりも異物の発生量が比較的多く、チャンバのクリーニングのため、５００枚の半導体ウエハにチタン膜または窒化チタン膜を成膜する毎に成膜装置を停止する必要があり、目標とする稼働率の達成が難しくなっている。また、チタン膜を成膜するチャンバまたは窒化チタン膜を成膜するチャンバのいずれか一方が停止した場合、他の一方のチャンバが使用できるにもかかわらず成膜装置を停止しなくてはならず、このようなチャンバの停止がさらなる成膜装置の稼働率の低下を招いている。
本願発明の一つの目的は、絶縁膜に開口された接続孔の内部に、チタン膜上に窒化チタン膜が形成された積層構造のバリアメタル膜を介して金属膜を埋め込んだ接続部における不具合を回避することのできる技術を提供することにある。
本願発明の他の一つの目的は、バリアメタル膜の成膜に用いるマルチチャンバタイプの成膜装置の稼働率を向上することのできる技術を提供することにある。
本願発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願の一つの発明は、絶縁膜に接続孔を開口して、接続孔の底部にシリサイド層を露出させる工程と、ＴｉＣｌ４ガスを用いた熱反応によりチタン膜を形成する工程と、熱反応により形成されたチタン膜上にＴｉＣｌ４ガスを用いたプラズマ反応によりチタン膜を形成する工程と、プラズマ反応により形成されたチタン膜の表面にＨ２ガスを用いた５から３０秒の第１プラズマ処理を施す工程と、ＮＨ３ガスを用いた２５から７５秒の第２プラズマ処理を施して化学量論的組成よりも窒素の量が多い窒化チタン膜を形成する工程とを有するものである。
本願の他の一つの発明は、半導体ウエハを成膜装置の第１チャンバに備わるウエハステージ上に載置して、接続孔の底部をドライクリーニングする工程と、半導体ウエハを上記成膜装置の第２チャンバに備わるウエハステージ上に載置して、半導体ウエハに熱処理を施す工程と、半導体ウエハを上記成膜装置の第３チャンバに備わるウエハステージ上に載置して、絶縁膜に開口した接続孔の底部にＴｉＣｌ４ガスを用いた熱反応によりチタン膜を形成し、熱反応により形成されたチタン膜上にＴｉＣｌ４ガスを用いたプラズマ反応によりチタン膜を形成し、プラズマ反応により形成されたチタン膜の表面にＨ２ガスを用いて第１プラズマ処理を施し、プラズマ反応により形成されたチタン膜の表面にＮＨ３ガスを用いて第２プラズマ処理を施して化学量論的組成よりも窒素の量が多い窒化チタン膜を形成する工程と、半導体ウエハを上記成膜装置の第４チャンバに備わるウエハステージ上に載置して、窒化チタン膜上にシード層を形成する工程と、前記シード層上に金属膜を電解めっき法により形成する工程とを有するものである。
本願の他の一つの発明は、半導体ウエハを第１チャンバに備わるウエハステージ上に載置して、接続孔の底部をドライクリーニングする工程と、半導体ウエハを第２チャンバに備わるウエハステージ上に載置して、半導体ウエハに熱処理を施す工程と、半導体ウエハを第３チャンバに備わるウエハステージ上に載置して、絶縁膜に開口した接続孔の底部にＴｉＣｌ４ガスを用いた熱反応によりチタン膜を形成し、熱反応により形成されたチタン膜上にＴｉＣｌ４ガスを用いたプラズマ反応によりチタン膜を形成し、プラズマ反応により形成されたチタン膜の表面にＨ２ガスを用いて第１プラズマ処理を施し、プラズマ反応により形成されたチタン膜の表面にＮＨ３ガスを用いて第２プラズマ処理を施して化学量論的組成よりも窒素の量が多い窒化チタン膜を形成する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
絶縁膜に開口された接続孔の内部に、チタン膜上に窒化チタン膜が形成された積層構造のバリアメタル膜を介してタングステン膜または銅を埋め込んだ接続部における不具合を回避することができる。また、バリアメタル膜の成膜に用いるマルチチャンバタイプの成膜装置の稼働率を向上することができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、便宜的にＭＯＳと記載しても非酸化膜を除外するものではない。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を広く指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、シリコン膜、シリコン部、シリコン部材等というときは、明らかにそうでないときまたはそうでない旨明示されているときを除き、純粋なシリコンばかりでなく、不純物を含むもの、ＳｉＧｅまたはＳｉＧｅＣ等のシリコンを主要な成分の一つとする合金等（歪シリコンを含む）、添加物を含むものを含むことはいうまでもない。また、多結晶シリコン等というときも、明らかにそうでないときまたはそうでない旨明示されているときを除き、典型的なものばかりでなく、アモルファスシリコン等も含むことはいうまでもない。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
また、ドライクリーニング技術に関しては、一之瀬らの日本国特許出願第２００６−３７０４号（２００６．１．１１出願）、一之瀬らの日本国特許出願第２００６−１２３５５号（２００６.１．２０出願）、二瀬らの日本国特許出願第２００６−１０７７８０号（２００６.４．１０出願）、二瀬らの日本国特許出願第２００６−１３８９４９号（２００６．５．１８出願）に開示されているので、それと重複する部分については、原則として繰り返さないこととする。
また、本実施の形態では、本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭ（Static Random Access Memory）のメモリセルに適用した場合について説明する。
図１は、本発明の実施の形態によるＳＲＡＭのメモリセルを示す等価回路図である。
図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、一対の負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）及び一対の転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）により構成されている。駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）及び転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）はｎＭＩＳで構成され、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）はｐＭＩＳで構成されている。
メモリセルＭＣを構成する上記６個のＭＩＳのうち、駆動用ＭＩＳ（Ｄｒ１）及び負荷用ＭＩＳ（Ｌｄ１）はＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳ（Ｄｒ２）及び負荷用ＭＩＳ（Ｌｄ２）はＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（記憶ノードＡ，Ｂ）は交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（記憶ノードＡ）は、転送用ＭＩＳ（Ｔｒ１）のソース、ドレインの一方に接続され、他方の入出力端子（記憶ノードＢ）は転送用ＭＩＳ（Ｔｒ２）のソース、ドレインの一方に接続されている。
さらに、転送用ＭＩＳ（Ｔｒ１）のソース、ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳ（Ｔｒ２）のソース、ドレインの他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）の各ソース）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の各ソース）は基準電圧（Ｖｓｓ）に接続されている。
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の記憶ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳ（Ｄｒ２）がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の記憶ノードＢが低電位（“Ｌ”）になる。従って、駆動用ＭＩＳ（Ｄｒ１）がＯＦＦになり、記憶ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を交差結合させたラッチ回路によって相互の記憶ノードＡ，Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、記憶ノードＡ，Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ，／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）をＯＮ状態にしてデータ線ＤＬ，／ＤＬの情報を記憶ノードＡ，Ｂに伝達する。
次に、本発明の実施の形態によるＳＲＡＭの製造方法の一例を図２から図２８を用いて工程順に説明する。図２から図９はＳＲＡＭの要部平面図または要部断面図、図１０はバリアメタル成膜装置の概略平面図、図１１，図１４及び図１６はバリアメタル成膜工程のプロセスステップを示す図、図１２は直径８０ｎｍのコンタクトホールの底部に成膜された熱反応Ｔｉ膜の膜厚と熱処理時間との関係を示すグラフ図、図１３，図１５，図１７及び図１８は接続孔の内部のバリアメタル膜及びプラグを示す要部拡大断面図、図１９はバリアメタル成膜工程のプロセスステップを示す図、図２０は接続孔の内部を示す要部拡大断面図、図２１から図２３はタングステン成膜工程のプロセスステップを示す図、図２４から図２８はＳＲＡＭの要部平面図または要部断面図である。
図２は、メモリセル約１個分の領域を示す半導体基板の要部平面図、図３（ａ）は、メモリセル領域の一部（図２のＡ−Ａ′線）を示す半導体基板の要部断面図、図３（ｂ）は、周辺回路領域の一部を示す半導体基板の要部断面図であり、周辺回路領域にはロジック回路を構成する低耐圧ＭＩＳを例示する。
まず、半導体基板１を用意する。半導体基板１は、例えば１から１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１ａと、例えばエピタキシャル成長法により形成されたエピタキシャル層１ｂとから構成されている。
次に、半導体基板１の主面に素子分離２を形成する。この素子分離２は、以下のように形成する。フォトリソグラフィ法により形成されたレジストパターンをマスクにして半導体基板１をエッチングすることにより、例えば深さ０.３から０.５μｍ程度の素子分離溝を形成した後、半導体基板１を約１０００℃の温度で熱酸化することによって、溝の内壁に、例えば厚さ０.０１μｍ程度の薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる絶縁膜と半導体基板１との界面に生じるストレスを緩和するために形成する。
次に、溝の内部を含む半導体基板１の主面上にＣＶＤ法により、例えば厚さ０.４５から０.５μｍ程度の絶縁膜を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により溝の上部の絶縁膜を研磨して、その表面を平坦化する。
次に、半導体基板１の主面にｐ型不純物（例えばホウ素）またはｎ型不純物（例えばリン）をイオン注入した後、約１０００℃の温度で熱処理することにより上記不純物を拡散させて、半導体基板１の主面にｐ型ウェル４及びｎ型ウェル５を形成する。
図２に示すように、メモリセルＭＣでは、半導体基板１の主面に２つのｐ型ウェル４及び２つのｎ型ウェル５の主表面である活性領域Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２が形成され、これらの活性領域は、絶縁膜が埋め込まれた素子分離２で囲まれている。また、追って説明するように、メモリセルＭＣを構成する６個のＭＩＳ（転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２））のうちｎＭＩＳ（転送用ＭＩＳ（Ｔｒ１）と駆動用ＭＩＳ（Ｄｒ１））は活性領域Ａｐ１（ｐ型ウェル４）上に形成され、ｎＭＩＳ（転送用ＭＩＳ（Ｔｒ２）と駆動用ＭＩＳ（Ｄｒ２））は活性領域Ａｐ２（ｐ型ウェル４）上に形成される。また、ｐＭＩＳ（負荷用ＭＩＳ（Ｌｄ２））は活性領域Ａｎ１（ｎ型ウェル５）上に形成され、ｐＭＩＳ（負荷用ＭＩＳ（Ｌｄ１））は活性領域Ａｎ２（ｎ型ウェル５）上に形成される。
図４は、図２、３に続く製造工程における図２と同じ箇所の要部平面図、図５（ａ）は、図２、３に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図５（ｂ）は、図２、３に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
半導体基板１のメモリセル領域の主表面にｎＭＩＳ（転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２））及びｐＭＩＳ（負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２））を形成し、半導体基板１の周辺回路領域の主表面にｎＭＩＳ（ＱｎＬ）とｐＭＩＳ（ＱｐＬ）とを形成する。
まず、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェル４及びｎ型ウェル５）の表面をウェット洗浄した後、約８００℃の温度で熱酸化することによりｐ型ウェル４及びｎ型ウェル５のそれぞれの表面に、例えば厚さ６ｎｍ程度の清浄なゲート絶縁膜６を形成する。
次に、ゲート絶縁膜６上にゲート電極Ｇを形成する。このゲート電極Ｇは、以下のように形成する。まず、ゲート絶縁膜６の上部に、例えば厚さ０.２μｍ程度の低抵抗多結晶シリコン膜をＣＶＤ法により堆積する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクにして多結晶シリコン膜をドライエッチングすることにより、多結晶シリコン膜からなるゲート電極Ｇを形成する。
図４に示すように、メモリセルＭＣでは、活性領域Ａｐ１上に転送用ＭＩＳ（Ｔｒ１）のゲート電極Ｇと駆動用ＭＩＳ（Ｄｒ１）のゲート電極Ｇとが形成され、活性領域Ａｐ２上に転送用ＭＩＳ（Ｔｒ２）のゲート電極Ｇと駆動用ＭＩＳ（Ｄｒ２）のゲート電極Ｇとが形成される。また、活性領域Ａｎ１上に負荷用ＭＩＳ（Ｌｄ２）のゲート電極Ｇが形成され、活性領域Ａｎ２上に負荷用ＭＩＳ（Ｌｄ１）のゲート電極Ｇが形成される。負荷用ＭＩＳ（Ｌｄ１）のゲート電極Ｇと駆動用ＭＩＳ（Ｄｒ１）のゲート電極Ｇとは共通であり、ゲート電極Ｇの端部には後の工程で局所配線が接続される引き出し部ＧＭ１が備わる。また、同様に、負荷用ＭＩＳ（Ｌｄ２）のゲート電極Ｇ及び駆動用ＭＩＳ（Ｄｒ２）のゲート電極Ｇとは共通であり、ゲート電極Ｇの端部には後の工程で局所配線が接続される引き出し部ＧＭ２が備わる。上記引き出し部ＧＭ１，ＧＭ２は素子分離２上に形成される。
次に、ゲート電極Ｇの両側のｐ型ウェル４にｎ型不純物（例えばリン）をイオン注入することによってｎ−型半導体領域７を形成し、またゲート電極Ｇの両側のｎ型ウェル５にｐ型不純物（例えばヒ素）をイオン注入することによってｐ−型半導体領域８を形成する。
図６（ａ）は、図４，５に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図６（ｂ）は、図４、５に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
半導体基板１の主面上にＣＶＤ法により、例えば厚さ０.０１μｍ程度の酸化シリコン膜９を堆積した後、例えば厚さ０.１μｍ程度の窒化シリコン膜を堆積する。続いて、この窒化シリコン膜をＲＩＥ（Reactive Ion Etching）法により異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォール１０を形成する。このエッチングにおける酸化シリコン膜に対する窒化シリコン膜のエッチング選択比は、例えば７から１０程度とすることができるので、酸化シリコン膜９はサイドウォール１０の形成時のエッチングストッパとしての役割を果たす。
次に、ゲート電極Ｇの両側のｐ型ウェル４にｎ型不純物（例えばリンまたはヒ素）をイオン注入することによってｎ＋型半導体領域（ソース、ドレイン）１２を形成し、ゲート電極Ｇの両側のｎ型ウェル５にｐ型不純物（例えばホウ素）をイオン注入することによってｐ＋型半導体領域（ソース、ドレイン）１３を形成する。その後、露出した酸化シリコン膜９を除去する。
次に、サリサイド技術により半導体基板１の露出部（ｎ＋型半導体領域１２、ｐ＋型半導体領域１３）及びゲート電極Ｇの表面に低抵抗のニッケルシリサイド（ＮｉＳｉ）層１４を形成する。なお、ここではニッケルシリサイド層１４を例示したが、他のシリサイド層、例えばニッケル合金シリサイド層、コバルトシリサイド層、タングステンシリサイド層、または白金シリサイド層等を形成することもできる。ニッケルシリサイド層１４は、例えば以下に説明する方法により形成される。
まず、半導体基板１の主面上にスパッタリング法によりニッケル膜及び窒化チタン膜を順次堆積する。ニッケル膜の厚さは、例えば０．０１μｍ、窒化チタン膜の厚さは、例えば０．０１５μｍである。窒化チタン膜はニッケル膜の酸化を防止するためにニッケル膜上に設けられ、窒化チタン膜に代えてチタン膜を用いてもよい。続いて半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて、例えば約４１０℃の温度で３０秒程度の熱処理を施すことにより、ニッケル膜とゲート電極Ｇを構成する多結晶シリコン膜、及びニッケル膜とｎ＋型半導体領域１２またはｐ＋型半導体領域１３が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてニッケルシリサイド層１４を形成する。続いて、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄等により、未反応のニッケル膜及び窒化チタン膜を除去した後、半導体基板１にＲＴＡ法を用いて、例えば約５５０℃の温度で３０秒程度の熱処置を施すことにより、ニッケルシリサイド層１４の低抵抗化を行う。
ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳ（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）及び負荷用ＭＩＳ（Ｌｄ１、Ｌｄ２））、ならびに周辺回路領域のｎＭＩＳ（ＱｎＬ）及びｐＭＩＳ（ＱｐＬ）が完成する。
図７は、図６に続く製造工程における図２と同じ箇所の要部平面図、図８（ａ）は、図６に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図８（ｂ）は、図６に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
次に、半導体基板１上にＣＶＤ法により、例えば厚さ０.０３から０.０５μｍ程度の窒化シリコン膜１５を堆積する。なお、窒化シリコン膜１５は、後述するコンタクトホール等の形成時のエッチングストッパとしての役割を果たす。
次に、窒化シリコン膜１５上にＰＳＧ（Phosphor Silicate Glass）膜１６を形成し、熱処理を行い、平坦化した後、酸化シリコン膜１７を堆積する。この酸化シリコン膜１７は、例えば、テトラエトキシシランを原料とし、プラズマＣＶＤ法により形成する。窒化シリコン膜１５、ＰＳＧ膜１６及び酸化シリコン膜１７は、例えばゲート電極Ｇと後に形成される配線との間の層間絶縁膜となる。また、ＣＶＤ法により、例えば厚さ０.７から０.８μｍ程度の酸化シリコン膜１７を窒化シリコン膜１５上に堆積した後、酸化シリコン膜１７の表面をＣＭＰ法で研磨してその表面を平坦化してもよい。
次に、フォトリソグラフィ法により形成したレジストパターンをマスクにして酸化シリコン膜１７及びＰＳＧ膜１６をドライエッチングし、続いて、窒化シリコン膜１５をドライエッチングすることによって、ｎ＋型半導体領域１２及びｐ＋型半導体領域１３上にコンタクトホールＣ１を形成し、さらに第１及び第２配線溝（共通の開口部（シェアード・コンタクト））ＨＭ１，ＨＭ２を形成する。また、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇの引き出し部上にコンタクトホールＣ１を形成する。
２つの第１及び第２配線溝ＨＭ１，ＨＭ２のうち、一方の第１配線溝ＨＭ１は、負荷用ＭＩＳ（Ｌｄ１）のドレイン上から、ＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２上まで延びている。すなわち、第１配線溝ＨＭ１は、上記ゲート電極Ｇの引き出し部ＧＭ２と後に形成される局所配線とを接続するコンタクトホールと、負荷用ＭＩＳ（Ｌｄ１）のドレインと上記局所配線とを接続するコンタクトホールとを共有する１つの溝である。また、他方の第２配線溝ＨＭ２は、負荷用ＭＩＳ（Ｌｄ２）のドレイン上から、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１上まで延びている。すなわち、第２配線溝ＨＭ２は、上記ゲート電極Ｇの引き出し部ＧＭ１と後に形成される局所配線とを接続するコンタクトホールと、負荷用ＭＩＳ（Ｌｄ２）のドレインと上記局所配線とを接続するコンタクトホールとを共有する１つの溝である。
コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の形成時においては、まず、窒化シリコン膜１５をエッチングストッパとして機能させて、酸化シリコン膜１７及びＰＳＧ膜１６をドライエッチングする。このエッチングにおける窒化シリコン膜１５に対する酸化シリコン膜１７またはＰＳＧ膜１６のエッチング選択比は、例えば２０から３０程度であるので、窒化シリコン膜１５は酸化シリコン膜１７及びＰＳＧ膜１６のエッチングストッパとしての役割を果たす。
次に、露出した窒化シリコン膜１５をドライエッチングする。この際、第１及び第２配線溝ＨＭ１，ＨＭ２が形成される領域のｐ＋型半導体領域１３の表面に形成されたニッケルシリサイド層１４、ならびにＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１及びＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２の表面に形成されたニッケルシリサイド層１４を確実に露出させるために、窒化シリコン膜１５はオーバーエッチングされる。このオーバーエッチングでは、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１及びＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２の側壁に形成されたサイドウォール１０がエッチングされて、ゲート電極Ｇの引き出し部ＧＭ１，ＧＭ２を構成するニッケルシリサイド層１４や多結晶シリコン膜の端部が露出することがある。その結果、ニッケルシリサイド層１４の表面に酸化膜が成長する箇所が部分的に存在してしまう。
図９（ａ）は、図７，８に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図９（ｂ）は、図７、８に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を含む酸化シリコン膜１７上にＣＶＤ法によりチタン膜及び窒化チタン膜を順次形成して、この積層膜からなるバリアメタル膜２１を形成する。チタン膜は酸素原子を２５ａｔ％まで固溶できることからニッケルシリサイド層１４の表面の還元材として用いられて、ニッケルシリサイド層１４との接触抵抗を低減する機能を有する。また、窒化チタン膜は後の工程でコンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１、ＨＭ２の内部に埋め込まれる金属膜の構成原子が拡散するのを抑制または防止する機能を有する。バリアメタル膜２１の厚さは、例えば３から１０ｎｍである。なお、以下の説明においては、チタン膜及びその上に形成された窒化チタン膜をバリアメタル膜２１と言い、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に埋め込まれて主導電材料となる金属膜、例えばタングステン膜または銅膜とは区別する。
バリアメタル膜２１の成膜には、図１０に示す成膜装置５０が用いられる。成膜装置５０は、搬送室５１の周囲に開閉手段であるゲートバルブ５２を介してロードロック室５３及び４つのチャンバ５４，５５，５６，５７が備わったマルチチャンバタイプである。ロードロック室５３の搬送室５１と反対側にはウエハ搬入出室５８が設けられており、ウエハ搬入出室５８のロードロック室５３と反対側には半導体ウエハＳＷ（本実施の形態では、これまでに説明した図９に示す構造を有する半導体基板）を収納するフープ（Front Open Unified Pod）５９を取り付けるポート６０が設けられている。
搬送室５１は排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット６１が設けられている。
搬送室５１に備わるチャンバ（第１チャンバ）５４はドライクリーニング処置用チャンバ、チャンバ（第２チャンバ）５５は、例えば１５０℃以上の高温の加熱処理を行う加熱処理用チャンバ、チャンバ（第３チャンバ）５６，５７はバリアメタル成膜用チャンバである。なお、成膜装置５０では、搬送室５１に備わるチャンバを４つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
まず、１枚の半導体ウエハＳＷをウエハ搬入出室５８内に設置された搬送用ロボット６２によっていずれかのフープ５９から取り出し、いずれかのロードロック室５３へ搬入する。フープ５９は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ５９の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置５０とのドッキングは、フープ５９の扉をポート６０に取り付けて、ウエハ搬入出室５８の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室５３内を真空引きした後、半導体ウエハＳＷを搬送用ロボット６１によって搬送室５１へ搬入する。
次に、搬送用ロボット６１によって半導体ウエハＳＷを搬送室５１からドライクリーニング処理用のチャンバ５４へ真空搬送し、チャンバ５４に備わるウエハステージ上に載せる。チャンバ５４のウエハステージには静電的に半導体ウエハＳＷを吸着させて保持する機構が備わっており、これによって半導体ウエハＳＷの温度を効率的に制御できる。ドライクリーニング処理時には、還元ガス（第７反応ガス）、例えばＨＦガス及びＮＨ３ガスを添加したＡｒガスをチャンバ５４内へ導入し、シャワーヘッドを介して半導体ウエハＳＷの主面上に供給することにより、還元ガスとニッケルシリサイド層１４の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライクリーニング処理時におけるプロセス条件は、例えばウエハステージ温度２５℃、ＨＦガス流量８０ｓｃｃｍ、ＮＨ３ガス流量３８ｓｃｃｍ、Ａｒガス流量５ｓｃｃｍ、圧力１．３Ｐａである。
ＳｉＯ２＋６ＨＦ＋２ＮＨ３→ （ＮＨ４）２ＳｉＦ６＋２Ｈ２Ｏ 式（１）
この時、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）がコンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を含む半導体ウエハＳＷの主面上に残留する。
次に、搬送用ロボット６１によって半導体ウエハＳＷをドライクリーニング処理用のチャンバ５４から加熱処理用のチャンバ５５へ搬送室５１を介して真空搬送し、チャンバ５５に備わるステージ上に載せる。チャンバ５５のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。
その後、バリアメタル膜２１が形成されるが、ドライクリーニング処理の工程の後に、１５０から４００℃の熱処理を半導体基板１に施すことによって、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面及び側面にドライクリーニング処置時に生成された生成物が除去されているので、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面におけるバリアメタル膜２１とニッケルシリサイド層１４との接触抵抗のばらつきを低減することができる。さらに、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の側面におけるバリアメタル膜２１の剥がれを防止することができる。但し、前述したコンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２を形成する際のオーバーエッチングにより、ゲート電極Ｇの引き出し部ＧＭ１，ＧＭ２を構成するニッケルシリサイド層１４や多結晶シリコン膜の端部が露出した箇所では、ニッケルシリサイド層１４の表面に成長した酸化膜が、上記ドライクリーニング処理及び上記熱処理では除去することができずに残存している。
なお、上記ドライクリーニング処理では、還元ガスにＨＦガスとＮＨ３ガスを用いたが、還元ガス等の反応ガスは上記ガスに限らず、酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。例えば還元ガスとしてＮＦ３ガスとＨ２ガスを用いてもよい。
また、上記ドライクリーニング処理では、還元ガス等の反応ガスをチャンバ５４内へ導入して自然酸化膜を還元反応により除去したが、プラズマを用いてもよい。例えば、リモートプラズマ発生装置において還元ガス、例えばＮＦ３ガス及びＮＨ３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ５４内へ導入して自然酸化膜を還元反応により除去することもできる。
次に、搬送用ロボット６１によって半導体ウエハＳＷを加熱処理用のチャンバ５５からバリアメタル成膜用のチャンバ５６またはチャンバ５７へ搬送室５１を介して真空搬送し、チャンバ５６またはチャンバ５７に備わるステージ上に載せる。
成膜装置５０には、バリアメタル成膜用として同一機能、同一構造を有する２つのチャンバ５６，５７が備わっている。１台の成膜装置５０に同一機能、同一構造を有する２つのチャンバ５６，５７を備えることで、一方のチャンバ、例えばチャンバ５６が停止しても、他の一方のチャンバ、例えばチャンバ５７を使用することにより、成膜装置５０を停止することなくバリアメタル膜２１の成膜ができるので、成膜装置５０の稼働率を向上させることができる。
バリアメタル膜２１は、上記チャンバ５６（またはチャンバ５７）において、以下に説明するＰＥＣＶＤ法により半導体ウエハＳＷの主面上へ成膜される。ここでは、バリアメタル膜２１の第１から第４の成膜方法について説明するが、バリアメタル膜２１の成膜方法は、これらに限定されるものではなく、種々変更することは可能である。
バリアメタル膜２１の第１の成膜方法について、図１１から図１３を用いて説明する。
［ステップ１］ まず、ヒータにより所定の温度、例えば４５０℃に加熱されたステージ上に半導体ウエハＳＷを載置する。［ステップ１］から［ステップ１０］までの間は、ステージは常に所定の温度、例えば４５０℃に加熱される。［ステップ１］において設定された所定の時間、例えば５秒でチャンバ内を排気機構により所定の圧力、例えば６６７Ｐａとなるよう、チャンバ内へＡｒガス及びＨ２ガスを導入する。Ａｒガスの流量は、例えば８００ｓｃｃｍ、Ｈ２ガスの流量は、例えば４０００ｓｃｃｍである。
［ステップ２］ 圧力とＡｒガス及びＨ２ガスの流量を所定の値に設定した後、半導体ウエハＳＷは所定の時間加温される。［ステップ２］から［ステップ９］までの間は、チャンバ内は常に所定の圧力（例えば６６７Ｐａ）に維持され、［ステップ２］から［ステップ１０］までの間は、Ａｒガス及びＨ２ガスは常に所定の流量（例えばそれぞれ８００ｓｃｃｍ及び４０００ｓｃｃｍ）でチャンバ内へ導入される。
［ステップ３］ ＴｉＣｌ４ガス供給源からＴｉＣｌ４ガス（第１反応ガス）を供給し、流量が安定するまで、チャンバの直前でＴｉＣｌ４ガスを外部へ流す。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍである。
［ステップ４］ ＴｉＣｌ４ガスの流量が安定した後、ＴｉＣｌ４ガスをチャンバ内へ導入してニッケルシリサイド層１４の表面に選択的に熱反応によるチタン膜（以下、熱反応Ｔｉ膜と記す；第１金属膜）２１ａを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、熱処理時間は、例えば５から３０秒である。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下である。ここで、図１２に示すように、熱反応Ｔｉ膜２１ａはコンタクトホールＣ１の底面、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底部に露出したニッケルシリサイド層１４の表面のみに形成され、コンタクトホールＣ１の側面、第１及び第２配線溝ＨＭ１，ＨＭ２の側壁、ならびに酸化シリコン膜１７の上面には形成されない。但し、第１及び第２配線溝ＨＭ１，ＨＭ２の底面であっても、ニッケルシリサイド層１４の表面に酸化膜が存在するときは、第１及び第２配線溝ＨＭ１，ＨＭ２の底面には熱反応Ｔｉ膜２１ａは形成されない。
［ステップ５］ 高周波電力を印加してチャンバ内にプラズマを生成することにより、熱反応Ｔｉ膜２１ａ上にチタン膜（以下、プラズマ反応Ｔｉ膜と記す；第２金属膜）２１ｂを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、高周波電力は、例えば８００Ｗ、成膜時間は、例えば２５秒である。プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば２から５ｎｍである。
［ステップ６］ チャンバ内へのＴｉＣｌ４ガスの導入のみを止めて、Ｈ２ガス（第２反応ガス）によるプラズマ反応Ｔｉ膜２１ｂのプラズマ処理（第１プラズマ処理）を行い、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元する（第１及び第２配線溝ＨＭ１，ＨＭ２の底部に酸化膜が存在するときは、熱反応Ｔｉ膜２１ａは形成されない）。プラズマ処理時間は５秒以上、例えば５から３０秒である。
［ステップ７］ 高周波電圧の印加を止めてチャンバ内からＴｉＣｌ４ガスを排気する。
［ステップ８］ ＮＨ３ガス（第３反応ガス）をチャンバ内へ導入してプラズマ反応Ｔｉ膜２１ｂの表面を熱反応により窒化し、第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍであり、熱処理時間は、例えば０から７５秒である。
［ステップ９］ 高周波電力を印加してプラズマを生成することにより（第２プラズマ処理）、プラズマ反応Ｔｉ膜２１ｂの表面に化学量論的組成よりも窒素の量が僅かに多い窒化チタン膜（以下、窒素リッチＴｉＮ膜と記す；第１窒化金属膜）２１ｃ、例えばＴｉ１Ｎ１．１膜を形成し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元する。高周波電力は、例えば８００Ｗ、窒化処理時間は、例えば２５秒以上、例えば２５から７５秒である。
［ステップ１０］ 高周波電圧の印加を止め、さらにＮＨ３ガスのチャンバ内への導入を止めてチャンバからＮＨ３ガスを排気する。
上記第１の成膜方法により、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂ／窒素リッチＴｉＮ膜２１ｃにより構成されるバリアメタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば５ｎｍ、窒素リッチＴｉＮ膜２１ｃの厚さは、例えば３から５ｎｍである。
熱反応Ｔｉ膜２１ａは、ニッケルシリサイド層１４との低い接触抵抗を得ることができる。これは、（１）ニッケルシリサイド層１４と熱反応Ｔｉ膜２１ａとの界面に（Ｎｉ１Ｔｉ１−ｘ）Ｓｉが生成される、（２）ニッケルシリサイドが触媒となり熱分解反応によって純粋なチタンが生成されるので、プラズマ反応Ｔｉ膜２１ｂよりも膜中に含まれる不純物濃度が少ない、（３）ドライクリーニング処理で残留する超微量のフッ素によって塩化チタンが還元される等が原因と考えられる。また、窒素リッチＴｉＮ膜２１ｃは、プラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。また、［ステップ６］のプラズマ処理によりプラズマ反応Ｔｉ膜２１ｂの塩素等の不純物濃度が低減する。また、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂを形成した後に、Ｈ２ガスを用いた５から３０秒のプラズマ処理を施し、さらに、プラズマ反応Ｔｉ膜２１ｂの表面をＮＨ３ガスを用いた０から７５秒の熱窒化処理及びＮＨ３ガスを用いた２５から７５秒のプラズマ処理を施すことにより、Ｈ原子がプラズマ反応Ｔｉ膜２１ｂを通過して、第１及び第２配線溝ＨＭ１，ＨＭ２の底部においてプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元することができる。
次に、バリアメタル膜２１の第２の成膜方法について図１４及び図１５を用いて説明する。
［ステップ１］から［ステップ６］までは、前述した第１の成膜方法と同じであるので、ここでの説明は省略する。但し、［ステップ５］におけるプラズマ反応Ｔｉ膜２１ｂの成膜時間は、例えば５秒、［ステップ６］におけるプラズマ処理時間は、例えば５秒である。
［ステップ７］ ＴｉＣｌ４ガス供給源からＴｉＣｌ４ガスを供給し、流量が安定するまで、チャンバの直前でＴｉＣｌ４ガスを外部へ流す。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍである。
［ステップ８］ ＴｉＣｌ４ガスの流量が安定した後、ＴｉＣｌ４ガスをチャンバ内へ導入し、高周波電力を印加してチャンバ内にプラズマを生成することにより、プラズマ反応Ｔｉ膜２１ｂ上にさらにプラズマ反応Ｔｉ膜２１ｂを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、高周波電力は、例えば８００Ｗ、成膜時間は、例えば５秒である。プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば１から２ｎｍである。
［ステップ９］ チャンバ内へのＴｉＣｌ４ガスの導入のみを止めて、Ｈ２ガスによるプラズマ反応Ｔｉ膜２１ｂのプラズマ処理を行い、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元する。［ステップ７］から［ステップ９］を複数回、例えば４回繰り返す。［ステップ９］における１回のプラズマ処理時間は、［ステップ６］及び［ステップ９］における合計のプラズマ処理時間が２５から７５秒となるように設定され、例えば５秒である。プラズマ反応Ｔｉ膜２１ｂの合計の厚さは、例えば５から１０ｎｍとなる。
［ステップ１０］ 高周波電圧の印加を止めてチャンバ内からＴｉＣｌ４ガスを排気する。
［ステップ１１］ ＮＨ３ガスをチャンバ内へ導入してプラズマ反応Ｔｉ膜２１ｂの表面を熱反応により窒化し、第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍであり、熱処理時間は、例えば０から７５秒である。
［ステップ１２］ 高周波電力を印加してプラズマを生成することにより、プラズマ反応Ｔｉ膜２１ｂの表面に窒素リッチＴｉＮ膜２１ｃを形成し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元する。高周波電力は、例えば８００Ｗ、窒化処理時間は、例えば２５秒以上、例えば２５から７５秒である。
［ステップ１３］ 高周波電圧の印加を止め、さらにＮＨ３ガスのチャンバ内への導入を止めてチャンバからＮＨ３ガスを排気する。
上記第２の成膜方法により、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂ（多段）／窒素リッチＴｉＮ膜２１ｃにより構成されるバリアメタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば５ｎｍ、窒素リッチＴｉＮ膜２１ｃの厚さは、例えば３から５ｎｍである。
前述した第１の成膜方法と同様に、熱反応Ｔｉ膜２１ａはニッケルシリサイド層１４との低い接触抵抗を得ることができ、窒素リッチＴｉＮ膜２１ｃはプラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。また、第１及び第２配線溝ＨＭ１，ＨＭ２の底部においてプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元することができる。
さらに、［ステップ５，６］＋（［ステップ７，８，９］）×４のプロセスにおいては、プラズマ反応Ｔｉ膜２１ｂの成膜と還元とを比較的短時間に交互に行うことにより、プラズマ反応Ｔｉ膜２１ｂの表面のみならず、内部の塩素等の不純物濃度を低減することができて、比抵抗の低い良質なプラズマ反応Ｔｉ膜２１ｂを得ることができる。
次に、バリアメタル膜２１の第３の成膜方法について図１６及び図１７を用いて説明する。
［ステップ１］から［ステップ１０］までは、前述した第１の成膜方法と同じであるので、ここでの説明は省略する。但し、［ステップ５］におけるプラズマ反応Ｔｉ膜２１ｂの成膜時間は、例えば５秒、［ステップ６］におけるプラズマ処理時間は、例えば５秒、［ステップ８］における熱窒化処理時間は、例えば１０秒及び［ステップ９］におけるプラズマ処理時間は、例えば５秒である。
［ステップ１１］ ＴｉＣｌ４ガス供給源からＴｉＣｌ４ガスを供給し、流量が安定するまで、チャンバの直前でＴｉＣｌ４ガスを外部へ流す。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍである。
［ステップ１２］ ＴｉＣｌ４ガスの流量が安定した後、ＴｉＣｌ４ガスをチャンバ内へ導入し、高周波電力を印加してチャンバ内にプラズマを生成することにより、窒素リッチＴｉＮ膜２１ｃ上にプラズマ反応Ｔｉ膜２１ｂを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、高周波電力は、例えば８００Ｗ、成膜時間は、例えば５秒である。プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば１から２ｎｍである。
［ステップ１３］ チャンバ内へのＴｉＣｌ４ガスの導入のみを止めて、Ｈ２ガスによるプラズマ反応Ｔｉ膜２１ｂのプラズマ処理を行い、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元する。プラズマ処理時間は、例えば５秒である。
［ステップ１４］ 高周波電圧の印加を止めてチャンバ内からＴｉＣｌ４ガスを排気する。
［ステップ１５］ ＮＨ３ガスをチャンバ内へ導入してプラズマ反応Ｔｉ膜２１ｂの表面を熱反応により窒化し、第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍであり、熱処理時間は、例えば１０秒である。
［ステップ１６］ 高周波電力を印加してプラズマを生成することにより、プラズマ反応Ｔｉ膜２１ｂの表面に窒素リッチＴｉＮ膜２１ｃを形成し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元する。高周波電力は、例えば８００Ｗ、窒化処理時間は、例えば５秒である。
［ステップ１７］ 高周波電圧の印加を止め、さらにＮＨ３ガスのチャンバ内への導入を止めてチャンバからＮＨ３ガスを排気する。
［ステップ１１］から［ステップ１７］を複数回、例えば４回繰り返す。［ステップ６］及び［ステップ１３］におけるＨ２ガスによるプラズマ処理時間を、例えば５秒とし、［ステップ８］及び［ステップ１５］におけるＮＨ３ガスによる熱窒化処理時間を、例えば１０秒とし、［ステップ９］及び［ステップ１６］におけるＮＨ３ガスによるプラズマ処理時間を、例えば５秒としたが、これに限定されるものではなく、Ｈ２ガスによる合計のプラズマ処理時間が５から３０秒、ＮＨ３ガスによる熱窒化処理時間が０から７５秒、ＮＨ３ガスによる合計のプラズマ処理時間が２５から７５秒となるように、それぞれのステップにおける処理時間を設定することができる。
上記第３の成膜方法により、熱反応Ｔｉ膜２１ａ／（プラズマ反応Ｔｉ膜２１ｂ／窒素リッチＴｉＮ膜２１ｃ）×５により構成されるバリアメタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、（プラズマ反応Ｔｉ膜２１ｂ＋窒素リッチＴｉＮ膜２１ｃ）×５の厚さは、例えば５から１０ｎｍである。
前述した第１の成膜方法と同様に、熱反応Ｔｉ膜２１ａはニッケルシリサイド層１４との低い接触抵抗を得ることができ、窒素リッチＴｉＮ膜２１ｃはプラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。また、第１及び第２配線溝ＨＭ１，ＨＭ２の底部においてプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元することができる。
さらに、［ステップ５，６，７，８，９，１０］＋（［ステップ１１，１２，１３，１４，１５，１６，１７］）×４のプロセスにおいては、プラズマ反応Ｔｉ膜２１ｂの成膜と還元と窒化の一連のプロセスを比較的短時間に複数回行うことにより、塩素等の不純物濃度の低減による比抵抗の低い良質なプラズマ反応Ｔｉ膜２１ｂを得ることができると同時に、その表面にバリア膜として有効に機能する窒素リッチＴｉＮ膜２１ｃを成膜することができる。
次に、バリアメタル膜２１の第４の成膜方法について前記図１４及び図１８を用いて説明する。
［ステップ１］から［ステップ６］までは、前述した第２の成膜方法と同じであるので、ここでの説明は省略する。但し、［ステップ５］におけるプラズマ反応Ｔｉ膜２１ｂの成膜時間は、例えば５から１５秒であり、１段目のプラズマ反応Ｔｉ膜２１ｂの厚さが、前述した第２の成膜方法における１段目のプラズマ反応Ｔｉ膜２１ｂの厚さよりも厚い点が異なる。また、［ステップ７］から［ステップ１３］までは、前述した第２の成膜方法と同じであるので、ここでの説明は省略する。
上記第４の成膜方法により、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂ／プラズマ反応Ｔｉ膜２１ｂ（多段）／窒素リッチＴｉＮ膜２１ｃにより構成されるバリアメタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、下層に位置するプラズマ反応Ｔｉ膜２１ｂの厚さは、例えば３ｎｍ、上層に位置するプラズマ反応Ｔｉ膜２１ｂの厚さは、例えば４から５ｎｍである。
前述した第１の成膜方法と同様に、熱反応Ｔｉ膜２１ａはニッケルシリサイド層１４との低い接触抵抗を得ることができ、窒素リッチＴｉＮ膜２１ｃはプラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。また、第１及び第２配線溝ＨＭ１，ＨＭ２の底部においてプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元することができる。
さらに、［ステップ５，６］と［ステップ７，８，９］のプロセスにおいては、プラズマ反応Ｔｉ膜２１ｂの成膜と還元とを比較的短時間に行うことにより、塩素等の不純物濃度の低減による比抵抗の低い良質なプラズマ反応Ｔｉ膜２１ｂを得ることができる。
前述した第１から第４のいずれの製造方法であっても、塩素等の不純物濃度の低いバリアメタル膜２１を形成することができるので、ニッケルシリサイド層１４の抵抗が低減し、さらにバリアメタル膜２１の剥がれやマイクロクラック等を防止することができる。また、第１及び第２配線溝ＨＭ１，ＨＭ２の底部におけるプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元することができる。
その後、搬送用ロボット６１によって半導体ウエハＳＷをバリアメタル成膜用のチャンバ５６（またはチャンバ５７）からいずれかのロードロック室５３へ真空搬出し、さらに搬送用ロボット６２によって半導体ウエハＳＷをロードロック室５３からウエハ搬入出室５８を介していずれかのフープ５９へ戻す。
なお、前述した第１から第４の成膜方法により形成されたバリアメタル膜２１は、プラグの構成原子が拡散するのを抑制または防止するバリア膜として有効であり、窒素リッチＴｉＮ膜２１ｃを有している。しかし、バリアメタル膜２１の上に、例えばＴｉＣｌ４ガス及びＮＨ３ガス（第４反応ガス）を用いた４５０から４８０℃程度の熱ＣＶＤ法により、例えば厚さ０から５ｎｍの窒化チタン膜（第２窒化金属膜）を形成することによって、より高いバリア機能を持たせてもよい。
以下に、熱ＣＶＤ法によりバリアメタル膜２１の上に形成される窒化チタン膜の成膜方法について、図１９を用いて簡単に説明する。この窒化チタン膜は、前述した成膜装置５０にさらにチャンバを接続し、そのチャンバ内において成膜してもよいし、または前述した成膜装置５０とは異なるＣＶＤ装置を用いて成膜してもよい。なお、窒化チタン膜の成膜方法は、これに限定されるものではなく、種々変更することは可能である。
［ステップ１］ まず、ヒータにより所定の温度、例えば４８０℃に加熱されたステージ上に半導体ウエハＳＷを載置する。［ステップ１］から［ステップ１２］までの間は、ステージは常に所定の温度に加熱される。［ステップ１］において設定された所定の時間でチャンバ内を排気機構により所定の圧力となるよう、チャンバ内へＴｉＣｌ４ガス及びＮＨ３ガスのそれぞれのキャリアガスであるＮ２ガス及びＮＨ３ガスを導入する。
［ステップ２］ 圧力とＮ２ガス及びＮＨ３ガスの流量が所定の値に設定された後、半導体ウエハＳＷは所定の時間加温される。
［ステップ３］ 同時に、ＴｉＣｌ４ガス供給源からＴｉＣｌ４ガスを供給し、流量が安定するまで、チャンバの直前でＴｉＣｌ４ガスを外部へ流す。
［ステップ４］から［ステップ１０］ ＴｉＣｌ４ガス及びＮＨ３ガスを用いて窒化チタン膜を堆積する際には、チャンバ内へＴｉＣｌ４ガス及びＮＨ３ガスが同時に導入される。ＴｉＣｌ４ガス及びＮＨ３ガスの流量は、例えば６０ｓｃｃｍ、圧力は、例えば２６０Ｐａ、堆積時間は、例えば６秒である。厚い窒化チタン膜を成膜する場合は、［ステップ４］から［ステップ１０］を複数回繰り返す。例えば［ステップ４］から［ステップ１０］を６回繰り返すことによって、５ｎｍの厚さの窒化チタン膜を形成することができる。
［ステップ１１］及び［ステップ１２］ 高周波電圧の印加を止め、さらにＴｉＣｌ４ガス及びＮＨ３ガスのチャンバ内への導入を止めて、チャンバ内へＮ２ガスを導入し、チャンバ内からＴｉＣｌ４ガス及びＮＨ３ガスを排気する。その後、Ｎ２ガスのチャンバ内への導入を止めて、チャンバ内を真空引きする。
次に、図２０に示すように、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を含むバリアメタル膜２１上に金属膜、例えばタングステン膜２２をＣＶＤ法により堆積する。タングステン膜２２の成膜では、まず、バリアメタル膜２１上にタングステンの核膜（以下、タングステン核膜と記す；金属核膜）２２ａを形成し、その後、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を埋め込むタングステン膜（以下、ブランケット・タングステン膜と記す；金属膜）２２ｂを堆積する。本実施の形態では、上記タングステン核膜２２ａを、例えば厚さ０．０１μｍ以下の多層構造とした。このタングステン核膜２２ａは、バリアメタル膜２１の最上層に位置する窒素リッチＴｉＮ膜２１ｃとの密着性が良く、また、タングステン膜の成膜ガスであるＷＦ６ガスに含まれるフッ素がバリアメタル膜２１へ侵入するのを抑制または防止する機能を有するので、バリアメタル膜２１のフッ素による腐食（例えばプラズマ反応Ｔｉ膜２１ｂのふくれやはがれ等）を防ぐことができる。
ここでは、タングステン膜２２の第１、第２及び第３の成膜方法について説明する。第１の成膜方法は、ＷＦ６ガス、ＳｉＨ４ガス及びＨ２ガスをチャンバ内へ同時に供給し、タングステン核膜２２ａを形成し、その後、ブランケット・タングステン膜２２ｂを形成する。第２の成膜方法は、ＷＦ６ガスを用いてバリアメタル膜２１の表面にタングステン及びフッ素を吸着させた後、ＳｉＨ４ガスを用いた還元反応によりフッ素を除去してタングステン核膜２２ａを形成し、その後、ブランケット・タングステン膜２２ｂを形成する。第３の成膜方法は、ＷＦ６ガスを用いてバリアメタル膜２１の表面にタングステン及びフッ素を吸着させた後、Ｂ２Ｈ６ガスを用いた還元反応によりフッ素を除去してタングステン核膜２２ａを形成し、その後、ブランケット・タングステン膜２２ｂを形成する。なお、タングステン膜２２（タングステン核膜２２ａ及びブランケット・タングステン膜２２ｂ）の成膜方法は、これらに限定されるものではなく、種々変更することは可能である。
第１の成膜方法は、例えば図２１に示すプロセスステップに従って、以下のように行われる。
［ステップ１］及び［ステップ２］ ＷＦ６ガス（第５反応ガス）、ＳｉＨ４ガス及びＨ２ガス（第１還元ガス）をそれぞれ所定の流量でチャンバ内へ導入して、バリアメタル膜２１の表面に所定の厚さのタングステン核膜２２ａを形成する。チャンバ内の圧力は、例えば２６６７Ｐａ、半導体ウエハの温度は、例えば３９０℃とする。また、［ステップ２］の時間（Ａ１）を制御することにより、所望する厚さのタングステン核膜２２ａが形成される。タングステン核膜２２ａの厚さは、例えば７ｎｍである。ＷＦ６ガスとＳｉＨ４ガスとを同時にチャンバ内へ導入することにより、成膜と同時にフッ素を除去することができるので、フッ素の含有量の少ないタングステン核膜２２ａを形成することができる。
［ステップ３］から［ステップ６］ Ｈ２ガス（第２還元ガス）を所定の流量でチャンバ内へ導入した後、ＷＦ６ガス（第６反応ガス）を所定の流量、例えば２５０ｓｃｃｍでチャンバ内へ導入して、タングステン核膜２２ａ上にＨ２還元によるブランケット・タングステン膜２２ｂを形成する。チャンバ内の圧力は、例えば１０６６６Ｐａ、半導体ウエハの温度は４００℃以下、例えば３９０℃とする。また、［ステップ５］の時間（Ａ２）を制御することにより、所望する厚さのブランケット・タングステン膜２２ｂが形成される。ブランケット・タングステン膜２２ｂの厚さは、例えば０．１９３μｍである。ブランケット・タングステン膜２２ｂを形成した後は、圧力を０Ｐａ、ＷＦ６ガスの流量を０ｓｃｃｍとする。
上記ＳｉＨ４還元による核付けを採用した第１の成膜方法により、フッ素の含有量の少ないタングステン核膜２２ａ及びブランケット・タングステン膜２２ｂからなるタングステン膜２２が形成される。ブランケット・タングステン膜２２ｂの成膜温度は、例えば３９０℃であり、４００℃以下の比較的低温でタングステン膜２２を成膜することにより、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素の侵入を抑制することができる。これにより、ＷＦ６ガスに含まれるフッ素のバリアメタル膜２１への侵入を抑制または防止することができるので、バリアメタル膜２１のフッ素による腐食を防ぐことができる。
第２の成膜方法は、例えば図２２に示すプロセスステップに従って、以下のように行われる。
［ステップ１］及び［ステップ２］ ＷＦ６ガス（第５反応ガス）を所定の流量、例えば１６０ｓｃｃｍでチャンバ内へ導入して、バリアメタル膜２１の表面にタングステン及びフッ素を吸着させて、１ｎｍ程度の厚さのタングステン核膜を形成する。チャンバ内の圧力は、例えば１０００Ｐａ、半導体ウエハの温度は、例えば３５０℃である。その後、チャンバ内へのＷＦ６ガスの供給を止める。
［ステップ３］及び［ステップ４］ ＳｉＨ４ガス（第１還元ガス）を所定の流量、例えば４００ｓｃｃｍでチャンバ内へ導入して、ＳｉＨ４還元により上記タングステン核膜内のフッ素を除去する。チャンバ内の圧力は、例えば１０００Ｐａ、半導体ウエハの温度は、例えば３５０℃である。その後、チャンバ内へのＳｉＨ４ガスの供給を止める。［ステップ１］から［ステップ４］は複数回、例えば７回繰り返すことにより、多層構造のタングステン核膜２２ａが形成される。タングステン核膜２２ａの厚さは、例えば７ｎｍである。
［ステップ５］から［ステップ９］ Ｈ２ガス（第２還元ガス）を所定の流量、例えば４０００ｓｃｃｍでチャンバ内へ導入した後、ＷＦ６ガス（第６反応ガス）を所定の流量、例えば６０ｓｃｃｍでチャンバ内へ導入する。続いてＷＦ６ガスの流量を増加して、例えば３５０ｓｃｃｍとし、圧力を増加して、例えば１０６６６Ｐａとする。また、半導体ウエハの温度も上昇させるが、その温度は４００℃以下、例えば３９０℃とする。その後、タングステン核膜２２ａ上にＨ２還元によるブランケット・タングステン膜２２ｂを形成し、所望する厚さのブランケット・タングステン膜２２ｂを形成した後、圧力を０Ｐａ、ＷＦ６ガスの流量を０ｓｃｃｍとする。ブランケット・タングステン膜２２ａの厚さは、例えば０．１９３μｍである。
上記ＳｉＨ４還元による核付けを採用した第２の成膜方法により、タングステン核膜２２ａ及びブランケット・タングステン膜２２ｂからなるタングステン膜２２が形成される。タングステン核膜２２ａを多層構造としたことにより各層の界面が不連続となり、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素がタングステン核膜２２ａを透過し難くなる。また、ブランケット・タングステン膜２２ｂの成膜温度は、例えば３９０℃であり、４００℃以下の比較的低温でタングステン膜２２を成膜することにより、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素の侵入を抑制することができる。これらにより、ＷＦ６ガスに含まれるフッ素のバリアメタル膜２１への侵入を抑制または防止することができるので、バリアメタル膜２１のフッ素による腐食を防ぐことができる。
第３の成膜方法は、例えば図２３に示すプロセスステップに従って、以下のように行われる。
［ステップ１］及び［ステップ２］ ＷＦ６ガス（第５反応ガス）を所定の流量、例えば１６０ｓｃｃｍでチャンバ内へ導入して、バリアメタル膜２１の表面にタングステン及びフッ素を吸着させて、１ｎｍ程度の厚さのタングステン核膜を形成する。チャンバ内の圧力は、例えば１０００Ｐａ、半導体ウエハの温度は、例えば３５０℃である。その後、チャンバ内へのＷＦ６ガスの供給を止める。
［ステップ３］及び［ステップ４］ Ｈ２ガスにより希釈された５％Ｂ２Ｈ６ガス（第１還元ガス）を所定の流量、例えば１０００ｓｃｃｍでチャンバ内へ導入して、Ｂ２Ｈ６還元により上記タングステン核膜内のフッ素を除去する。チャンバ内の圧力は、例えば１０００Ｐａ、半導体ウエハの温度は、例えば３５０℃である。その後、チャンバ内へのＨ２ガスにより希釈された５％Ｂ２Ｈ６ガスの供給を止める。［ステップ１］から［ステップ４］は複数回、例えば８回繰り返すことにより、多層構造のタングステン核膜２２ａが形成される。タングステン核膜２２ａの厚さは、例えば７ｎｍであり、その構造はアモルファスである。
［ステップ５］から［ステップ１０］ Ｈ２ガス（第２還元ガス）を所定の流量、例えば４０００ｓｃｃｍでチャンバ内へ導入した後、ＷＦ６ガス（第６反応ガス）を所定の流量、例えば６０ｓｃｃｍでチャンバ内へ導入する。続いてＷＦ６ガスの流量を増加して、例えば２００ｓｃｃｍとし、圧力を増加して、例えば１０６６６Ｐａとする。また、半導体ウエハの温度も上昇させるが、その温度は４００℃以下、例えば３９０℃とする。その後、タングステン核膜２２ａ上にＨ２還元によるブランケット・タングステン膜２２ｂを形成し、所望する厚さのブランケット・タングステン膜２２ｂを形成した後、圧力を０Ｐａ、ＷＦ６ガスの流量を０ｓｃｃｍとする。ブランケット・タングステン膜２２ｂの厚さは、例えば０．１９３μｍである。
上記Ｂ２Ｈ６還元による核付けを採用した第３の成膜方法により、タングステン核膜２２ａ及びブランケット・タングステン膜２２ｂからなるタングステン膜２２が形成される。前述したＳｉＨ４還元による核付けを採用した第２の成膜方法と同様に、タングステン核膜２２ａを多層構造としたことにより各層の界面が不連続となり、さらにタングステン核膜２２ａの構造がアモルファスであることから、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素がタングステン核膜２２ａを透過し難くなる。また、ブランケット・タングステン膜２２ｂの成膜温度は、例えば３９０℃であり、４００℃以下の比較的低温でタングステン膜２２を成膜することにより、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素の侵入を抑制することができる。これらにより、ＷＦ６ガスに含まれるフッ素のバリアメタル膜２１への侵入を抑制または防止することができるので、バリアメタル膜２１のフッ素による腐食を防ぐことができる。
図２４（ａ）は、図２０に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図２４（ｂ）は、図２０に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
次に、図２４に示すように、酸化シリコン膜１７の表面が露出するまでエッチバックもしくはＣＭＰを施して、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の外部のチタン膜、窒化チタン膜及びタングステン膜を除去することにより、コンタクトホールＣ１の内部に、タングステン膜２２を主導電材料とするプラグＰ１を形成し、第１及び第２配線溝ＨＭ１，ＨＭ２の内部に局所配線２３ａ（図２５参照），２３ｂを形成する。
一方の局所配線２３ａは、負荷用ＭＩＳ（Ｌｄ１）のドレイン、転送用ＭＩＳ（Ｔｒ１）のソース、及びＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２に接続されている。また、他方の局所配線２３ｂは、負荷用ＭＩＳ（Ｌｄ２）のドレイン、転送用ＭＩＳ（Ｔｒ２）のソース、及びＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１に接続されている。
前述したコンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部にプラグＰ１を形成する工程では、プラグＰ１の主導電材料をタングステン膜２２とし、バリアメタル膜２１をチタン膜２１ａ，２１ｂ上に窒化チタン膜２１ｃを形成した積層膜としたが、これに限定されるものではなく、種々変更することは可能である。例えばバリアメタル膜２１を前述したチタン膜２１ａ，２１ｂ上に窒化チタン膜２１ｃを形成した積層膜とし、プラグの主導電材料を銅膜とすることもできる。この場合、まず、前述した製造方法と同様にしてバリアメタル膜２１を成膜し、その後、ＣＶＤ法またはスパッタリング法によりバリアメタル膜２１上にシード層、例えば銅またはルテニウムのシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成することによって、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に銅めっき膜を埋め込む。
バリアメタル膜２１の成膜及び上記シード層の成膜には、前述した成膜装置５０を用いる。前述したように、成膜装置５０の搬送室５１には４つのチャンバが備わっており、プラグＰ１の主導電材料をタングステン膜２２とする場合は、チャンバ（第１チャンバ）５４をドライクリーニング処置用チャンバ、チャンバ（第２チャンバ）５５を加熱処理用チャンバ、チャンバ（第３チャンバ）５６，５７をバリアメタル成膜用チャンバとして使用する。プラグＰ１の主導電材料を銅膜とする場合は、チャンバ（第１チャンバ）５４をドライクリーニング処理用チャンバ、チャンバ（第２チャンバ）５５を加熱処理用チャンバ、チャンバ（第３チャンバ）５６をバリアメタル成膜用チャンバ、チャンバ（第４チャンバ）５７をシード層成膜用チャンバとして使用する。これにより、バリアメタル膜２１の表面が大気にさらされて汚染されることなくバリアメタル膜２１上に連続してシード層が成膜されるので、均一にシード層を形成することができる。その後、電解めっき法によりコンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に銅膜が埋め込まれるが、均一にシード層が形成されているので、ほぼ完全に銅膜が埋め込まれて、プラグＰ１の良好な導通を得ることができる。
この後、上層の配線、例えば第０、第１及び第２層配線が形成される。引き続き、これら配線の形成工程について説明する。
図２５は、図２４に続く製造工程における図２と同じ箇所の要部平面図、図２６（ａ）は、図２４に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図２６（ｂ）は、図２４に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
まず、局所配線２３ａ，２３ｂ、プラグＰ１上にスパッタリング法により、例えば厚さ０.１μｍ程度のタングステン膜を堆積する。続いて、パターニングすることによって第０層配線Ｍ０を形成する。
次に、局所配線２３ａ，２３ｂ、第０層配線Ｍ０及び酸化シリコン膜１７上に、ＣＶＤ法により酸化シリコン膜２４を堆積する。続いて、第０層配線Ｍ０上の酸化シリコン膜２４をエッチングにより除去することによりコンタクトホールＣ２を形成する。
次に、コンタクトホールＣ２の内部を含む酸化シリコン膜２４上にバリアメタル膜２５を形成する。バリアメタル膜２５は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。バリアメタル膜２５を形成する前には前述したドライクリーニング処理が行われるが、このドライクリーニング処理においてもその後、前述した１００から１５０℃の温度での加熱と１５０℃よりも高い温度での加熱とを半導体ウエハに対して行い、コンタクトホールＣ２の底面及び側壁に生成した生成物の除去を行ってもよい。これにより、バリアメタル膜２５と第０層配線Ｍ０との接触抵抗のばらつきを低減することができ、また、酸化シリコン膜２４からのバリアメタル膜２５の剥がれを防止することができる。
次に、ＣＶＤ法またはスパッタリング法によりバリアメタル膜２５上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜によりコンタクトホールＣ２の内部を埋め込む。続いてコンタクトホールＣ２以外の領域の銅めっき膜、シード層及びバリアメタル膜２５をＣＭＰ法により除去して、銅膜を主導電材料とするプラグＰ２を形成する。なお、図２５の平面図においては、ゲート電極Ｇ及び活性領域Ａｎ１等の表示を省略している。
次に、酸化シリコン膜２４及びプラグＰ２上に第１層配線（図２５中、網掛けのハッチングで示す）Ｍ１を形成する。まず、スパッタリング法により、例えば厚さ０.０１μｍ程度のチタン膜及び厚さ０.０５μｍ程度の窒化チタン膜を順次堆積し、例えば約５００から７００℃の温度で１分間程度の熱処理を半導体基板１に施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、パターニングすることによって第１層配線Ｍ１を形成する。第１層配線Ｍ１のうち、プラグＰ１，Ｐ２を介して転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇを接続する第１層配線Ｍ１はワード線ＷＬとなる。
図２７は、図２５、２６に続く製造工程における図２と同じ箇所の要部平面図、図２８（ａ）は、図２５、２６に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図２８（ｂ）は、図２５、２６に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
第１層配線Ｍ１及び酸化シリコン膜２４上に酸化シリコン膜２６をＣＶＤ法により堆積した後、第１層配線Ｍ１上の酸化シリコン膜２６をエッチングにより除去することによりコンタクトホールＣ３を形成する。
次に、酸化シリコン膜２６上に第２層配線（図２７中、網掛けのハッチングで示す）Ｍ２を形成する。まず、スパッタリング法により、例えば厚さ０.０１μｍ程度のチタン膜及び厚さ０.０５μｍ程度の窒化チタン膜を順次堆積し、例えば約５００から７００℃の温度で１分間程度の熱処理を半導体基板１に施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、パターニングすることによって第２層配線Ｍ２を形成する。第２層配線Ｍ２を介して駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のソースに基準電位Ｖｓｓが供給される。また、第２層配線Ｍ２を介して負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のソースに電源電位Ｖｃｃが供給される。また、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の一端と接続された第２層配線Ｍ２はデ−タ線ＤＬ，／ＤＬとなる。
以上の工程により、図１を用いて説明したＳＲＡＭのメモリセルＭＣ及び周辺回路が、ほぼ完成する。
このように、本実施の形態によれば、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部にバリアメタル膜２１を形成する前に行うドライクリーニング処置により、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面及び側面に化学量論的組成から僅かにずれた生成物が残留するが、この生成物はドライクリーニング処理の後に行う１５０℃よりも高い温度の熱処理により除去されるので、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面におけるニッケルシリサイド層１４とバリアメタル膜２１との接触抵抗のばらつきを低減することができ、またコンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の側面におけるバリアメタル膜２１の剥がれを防ぐことができる。
さらに、バリアメタル膜２１のニッケルシリサイド層１４と接する最下層に、塩素等の不純物濃度の低い熱反応Ｔｉ膜２１ａを形成すること、及びＨ２ガスを用いたプラズマ処理によりバリアメタル膜２１に含まれる塩素等の不純物濃度が低減できることから、ニッケルシリサイド層１４との接触抵抗が低く、はがれやマイクロクラック等の不良のないバリアメタル膜２１を得ることができる。また、バリアメタル膜２１のプラグと接する最上層に、窒素リッチＴｉＮ膜２１ｃを形成することにより、プラグの構成原子が拡散するのを抑制または防止することができる。
さらに、ニッケルシリサイド層１４の表面に酸化膜が成長し、この酸化膜が、ドライクリーニング処理及び熱処理では除去することができずに残存しても、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂを形成した後に、Ｈ２ガスを用いた５から３０秒のプラズマ処理を施し、さらに、プラズマ反応Ｔｉ膜２１ｂの表面をＮＨ３ガスを用いた０から７５秒の熱窒化処理及びＮＨ３ガスを用いた２５から７５秒のプラズマ処理を施すことにより、Ｈ原子がプラズマ反応Ｔｉ膜２１ｂを通過して、第１及び第２配線溝ＨＭ１，ＨＭ２の底面におけるプラズマ反応Ｔｉ膜２１ｂとニッケルシリサイド層１４との間に残存する酸化膜を還元することができて、プラグＰ１とニッケルシリサイド層１４との良好な導通を得ることができる。図２９に、本発明を実施した場合のプラグとニッケルシリサイド層との接触抵抗を示す。接触抵抗の測定には、長辺径２００ｎｍ、短辺径９０ｎｍの配線溝に埋め込まれたプラグとニッケルシリサイド層との連結個数が７２００個のチェーン構造パターンを用いた。図２９に示すように、ＮＨ３ガスを用いた熱窒化処理またはＮＨ３ガスを用いたプラズマ処理を施すことにより、プラグとニッケルシリサイド層との接触抵抗は低減する。
さらに、プラグを構成するタングステン膜２２のバリアメタル膜２１と接する層に、ＳｉＨ４還元反応またはＢ２Ｈ６還元反応により多層構造のタングステン核膜２２ａを形成することにより、タングステン膜２２と窒素リッチＴｉＮ膜２１ｃとの良好な密着性を得ることができる。また、タングステン核膜２２ａがＷＦ６ガスに含まれるフッ素の侵入を抑制する機能を有すること、及びＨ２還元によるブランケット・タングステン膜２２ｂの形成の採用により、４００℃以下の比較的低温でタングステン膜２２を形成することができることから、ＷＦ６ガスに含まれるフッ素のバリアメタル膜２１への侵入を抑制または防止することができて、フッ素によるバリアメタル膜２１の腐食を防ぐことができる。
さらに、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に埋め込まれる導電部材として銅からなるプラグを用いる場合は、成膜装置５０に、ドライクリーニング処置用チャンバ（チャンバ５４）、加熱処理用チャンバ（チャンバ５５）、バリアメタル成膜用チャンバ（チャンバ５６）及びシード層成膜用チャンバ（チャンバ５７）を備えることにより、大気にさらすことなくバリアメタル膜２１上に連続してシード層を成膜することができるので、均一にシード層が形成されて、コンタクトホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に電解めっき法によりほぼ完全に銅膜を埋め込むことが可能となり、プラグＰ１の良好な導通を得ることができる。
さらに、成膜装置５０に、バリアメタル成膜用として同一機能、同一構造を有する２つのチャンバ５６，５７を備えることが可能となり、一方のチャンバ、例えばチャンバ５６が停止しても、他の一方のチャンバ、例えばチャンバ５７を使用して、成膜装置５０を停止することなくチタン膜または窒化チタン膜の成膜ができるので、成膜装置５０の稼働率を向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、絶縁膜に開口された接続孔の内部に金属膜を埋め込む工程を有する半導体装置の製造に適用することができる。
本発明の一実施の形態によるＳＲＡＭのメモリセルを示す等価回路図である。 本発明の一実施の形態によるＳＲＡＭの製造方法を示す半導体基板の要部平面図である。 本発明の一実施の形態によるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。（ａ）はメモリセル領域の一部（図２のＡ−Ａ′線）、（ｂ）は周辺回路領域の一部を示す。 図２、３に続く製造工程における図２と同じ箇所の要部平面図である。 図２、３に続く製造工程における図３と同じ箇所の要部断面図である。 図４、５に続く製造工程における図３と同じ箇所の要部断面図である。 図６に続く製造工程における図２と同じ箇所の要部平面図である。 図６に続く製造工程における図３と同じ箇所の要部断面図である。 図７、８に続く製造工程における図３と同じ箇所の要部断面図である。 本発明の一実施の形態によるバリアメタル膜の成膜装置の概略平面図である。 本発明の一実施の形態によるバリアメタル成膜工程における第１の成膜方法のプロセスステップ図である。 本発明の一実施の形態による直径８０ｎｍのコンタクトホールの底部に成膜された熱反応Ｔｉ膜の膜厚と熱処理時間との関係を示すグラフ図である。 図９に続くＳＲＡＭの製造工程中のコンタクトホールの内部のバリアメタル膜及びプラグを示す要部拡大断面図である。 本発明の一実施の形態によるバリアメタル成膜工程における第２の成膜方法のプロセスステップ図である。 図９に続くＳＲＡＭの製造工程中の図１３と同じ箇所の要部拡大断面図である。 本発明の一実施の形態によるバリアメタル成膜工程における第３の成膜方法のプロセスステップ図である。 図９に続くＳＲＡＭの製造工程中の図１３と同じ箇所の要部拡大断面図である。 図９に続くＳＲＡＭの製造工程中の図１３と同じ箇所の要部拡大断面図である。 本発明の一実施の形態によるバリアメタル成膜工程のプロセスステップを示す図である。 図１３、１５、１７または１８に続くＳＲＡＭの製造工程中のコンタクトホールの内部の要部拡大断面図である。 本発明の一実施の形態によるタングステン成膜工程における第１の成膜方法のプロセスステップ図である。 本発明の一実施の形態によるタングステン成膜工程における第２の成膜方法のプロセスステップ図である。 本発明の一実施の形態によるタングステン成膜工程における第３の成膜方法のプロセスステップ図である。 図２０に続く製造工程における図３と同じ箇所の要部断面図である。 図２４に続く製造工程における図２と同じ箇所の要部平面図である。 図２４に続く製造工程における図３と同じ箇所の要部断面図である。 図２５、２６に続く製造工程における図２と同じ箇所の要部平面図である。 図２５、２６に続く製造工程における図３と同じ箇所の要部断面図である。 本発明の一実施の形態によるプラグとニッケルシリサイド層との接触抵抗を示すグラフ図である。
符号の説明
１ 半導体基板
１ａ 基板
１ｂ エピタキシャル層
２ 素子分離
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート絶縁膜
７ ｎ−型半導体領域
８ ｐ−型半導体領域
９ 酸化シリコン膜
１０ サイドウォール
１２ ｎ＋型半導体領域
１３ ｐ＋型半導体領域
１４ ニッケルシリサイド層
１５ 窒化シリコン膜
１６ ＰＳＧ膜
１７ 酸化シリコン膜
２１ バリアメタル膜
２１ａ チタン膜（熱反応Ｔｉ膜）
２１ｂ チタン膜（プラズマ反応Ｔｉ膜）
２１ｃ 窒化チタン膜（窒素リッチＴｉＮ膜）
２２ タングステン膜
２２ａ タングステン核膜
２２ｂ ブランケット・タングステン膜
２３ａ，２３ｂ 局所配線
２４ 酸化シリコン膜
２５ バリアメタル膜
２６ 酸化シリコン膜
５０ 成膜装置
５１ 搬送室
５２ ゲートバルブ
５３ ロードロック室
５４，５５，５６，５７ チャンバ
５８ ウエハ搬入出室
５９ フープ
６０ ポート
６１，６２ 搬送用ロボット
Ａ 記憶ノード
Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２ 活性領域
Ｂ 記憶ノード
Ｃ１，Ｃ２，Ｃ３ コンタクトホール
ＤＬ，／ＤＬ データ線
Ｄｒ１，Ｄｒ２ 駆動用ＭＩＳ
Ｇ ゲート電極
ＧＭ１，ＧＭ２ 引き出し部
ＨＭ１，ＨＭ２ 配線溝
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｌｄ１，Ｌｄ２ 負荷用ＭＩＳ
Ｍ０ 第０層配線
Ｍ１ 第１層配線
Ｍ２ 第２層配線
ＭＣ メモリセル
ＱｎＬ ｎＭＩＳ
ＱｐＬ ｐＭＩＳ
Ｐ１，Ｐ２ プラグ
ＳＷ 半導体ウエハ
Ｔｒ１，Ｔｒ２ 転送用ＭＩＳ
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線

Claims (56)

  1. 第１ゲート電極を有する第１電界効果トランジスタと、第２ゲート電極を有する第２電界効果トランジスタとが素子分離によって電気的に分離され、
    前記素子分離上に延在する前記第２ゲート電極の引き出し部と、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域とが導電部材を介して電気的に接続された半導体装置の製造方法であって、
    （ａ）半導体基板の主面に前記素子分離と、前記素子分離によって互いに電気的に分離された第１及び第２活性領域を形成する工程；
    （ｂ）前記第１活性領域に前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域に前記第２電界効果トランジスタの第２ゲート電極を形成し、前記第２ゲート電極の前記引き出し部を前記素子分離上に延在させる工程；
    （ｃ）前記（ｂ）工程の後、前記半導体基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜を異方性エッチングすることにより、前記第１及び第２ゲート電極の側壁に前記第１絶縁膜からなるサイドウォールを形成する工程；
    （ｄ）前記（ｃ）工程の後、前記第１電界効果トランジスタの第１ゲート電極及びソースまたはドレインを構成する半導体領域の表面、ならびに前記第２電界効果トランジスタの第２ゲート電極及びソースまたはドレインを構成する半導体領域の表面にシリサイド層を形成する工程；
    （ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第２絶縁膜を堆積する工程；
    （ｆ）前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部の一部とに跨る領域の前記第２絶縁膜をエッチングすることにより、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域上の前記シリサイド層の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部上の前記シリサイド層の一部とが露出する開口部を形成する工程；
    （ｇ）前記開口部の底部に第１反応ガスを用いた熱反応により第１金属膜を形成する工程；
    （ｈ）前記第１金属膜上に前記第１反応ガスを用いたプラズマ反応により第２金属膜を形成する工程；
    （ｉ）窒素を含む第３反応ガスを用いて前記第２金属膜の表面を熱窒化処理する工程；
    （ｊ）前記第３反応ガスを用いて前記第２金属膜の表面に第２プラズマ処理を施して前記第２金属膜の表面に第１窒化金属膜を形成する工程を含み、
    前記（ｉ）工程の前記熱窒化処理の時間は０から７５秒であり、前記（ｊ）工程の前記第２プラズマ処理の時間は２５から７５秒であることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記（ｊ）工程で形成された前記第１窒化金属膜は、化学量論的組成よりも窒素の量が多いことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、さらに、前記（ｈ）工程と前記（ｉ）工程との間に、
    （ｋ）第２反応ガスを用いて前記第２金属膜の表面に第１プラズマ処理を施す工程を含み、
    前記（ｋ）工程の前記第１プラズマ処理の時間は５から３０秒であることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、さらに、前記（ｊ）工程の後に、
    （ｌ）第４反応ガスを用いた熱ＣＶＤ法により、前記第１窒化金属膜上に第２窒化金属膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記第１反応ガスはＴｉＣｌ４ガスであることを特徴とする半導体装置の製造方法。
  6. 請求項３記載の半導体装置の製造方法において、前記第２反応ガスはＨ２ガスであることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記第３反応ガスはＮＨ３ガスであることを特徴とする半導体装置の製造方法。
  8. 請求項４記載の半導体装置の製造方法において、前記第４反応ガスはＴｉＣｌ４ガス及びＮＨ３ガスであることを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、前記（ｈ）工程を複数回繰り返すことを特徴とする半導体装置の製造方法。
  10. 請求項１または３記載の半導体装置の製造方法において、前記（ｈ）工程から前記（ｊ）工程を複数回繰り返すことを特徴とする半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、さらに、前記（ｆ）工程と前記（ｇ）工程との間に、
    （ｍ）第７反応ガスを用いて前記開口部の底部をドライクリーニングする工程を含むことを特徴とする半導体装置の製造方法。。
  12. 請求項１１記載の半導体装置の半導体装置において、前記第７反応ガスはＨＦガス、ＮＦ３ガス、ＮＨ３ガスまたはＨ２ガスのうち少なくともいずれか一つを含むことを特徴とする半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、さらに、前記（ｍ）工程と前記（ｇ）工程との間に、
    （ｎ）前記半導体基板に熱処理を施す工程を含むことを特徴とする半導体装置の製造方法。
  14. 請求項１記載の半導体装置の製造方法において、前記開口部の底部は、ニッケルシリサイド層、ニッケル合金シリサイド層、コバルトシリサイド層、タングステンシリサイド層、または白金シリサイド層上に開口していることを特徴とする半導体装置の製造方法。
  15. 第１ゲート電極を有する第１電界効果トランジスタと、第２ゲート電極を有する第２電界効果トランジスタとが素子分離によって電気的に分離され、
    前記素子分離上に延在する前記第２ゲート電極の引き出し部と、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域とが導電部材を介して電気的に接続された半導体装置の製造方法であって、
    （ａ）半導体基板の主面に前記素子分離と、前記素子分離によって互いに電気的に分離された第１及び第２活性領域を形成する工程；
    （ｂ）前記第１活性領域に前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域に前記第２電界効果トランジスタの第２ゲート電極を形成し、前記第２ゲート電極の前記引き出し部を前記素子分離上に延在させる工程；
    （ｃ）前記（ｂ）工程の後、前記半導体基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜を異方性エッチングすることにより、前記第１及び第２ゲート電極の側壁に前記第１絶縁膜からなるサイドウォールを形成する工程；
    （ｄ）前記（ｃ）工程の後、前記第１電界効果トランジスタの第１ゲート電極及びソースまたはドレインを構成する半導体領域の表面、ならびに前記第２電界効果トランジスタの第２ゲート電極及びソースまたはドレインを構成する半導体領域の表面にシリサイド層を形成する工程；
    （ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第２絶縁膜を堆積する工程；
    （ｆ）前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部の一部とに跨る領域の前記第２絶縁膜をエッチングすることにより、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域上の前記シリサイド層の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部上の前記シリサイド層の一部とが露出する開口部を形成する工程；
    （ｇ）前記半導体基板を成膜装置の第１チャンバに備わるウエハステージ上に載置した後、前記第１チャンバ内に第７反応ガスを供給し、前記開口部の底部をドライクリーニングする工程；
    （ｈ）前記半導体基板を前記成膜装置の第２チャンバに備わるウエハステージ上に載置した後、前記半導体基板に熱処理を施す工程；
    （ｉ）前記半導体基板を前記成膜装置の第３チャンバに備わるウエハステージ上に載置する工程；
    （ｊ）前記開口部の底部に第１反応ガスを用いた熱反応により第１金属膜を形成する工程；
    （ｋ）前記第１金属膜上に前記第１反応ガスを用いたプラズマ反応により第２金属膜を形成する工程；
    （ｌ）窒素を含む第３反応ガスを用いて前記第２金属膜の表面を熱窒化処理する工程；
    （ｍ）前記第３反応ガスを用いて前記第２金属膜の表面に第２プラズマ処理を施して前記第２金属膜の表面に第１窒化金属膜を形成する工程を含み、
    前記（ｊ）工程、前記（ｋ）工程、前記（ｌ）工程及び前記（ｍ）工程は前記第３チャンバ内において行われ、前記（ｌ）工程の前記熱窒化処理の時間は０から７５秒であり、前記（ｍ）工程の前記第２プラズマ処理の時間は２５から７５秒であることを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、前記（ｍ）工程で形成された前記第１窒化金属膜は、化学量論的組成よりも窒素の量が多いことを特徴とする半導体装置の製造方法。
  17. 請求項１５記載の半導体装置の製造方法において、さらに、前記（ｋ）工程と前記（ｌ）工程との間に、
    （ｎ）第２反応ガスを用いて前記第２金属膜の表面に第１プラズマ処理を施す工程を含み、
    前記（ｎ）工程の前記第１プラズマ処理の時間は５から３０秒であることを特徴とする半導体装置の製造方法。
  18. 請求項１５記載の半導体装置の製造方法において、前記第１反応ガスはＴｉＣｌ４ガスであることを徴とする半導体装置の製造方法。
  19. 請求項１７記載の半導体装置の製造方法において、前記第２反応ガスはＨ２ガスであることを特徴とする半導体装置の製造方法。
  20. 請求項１５記載の半導体装置の製造方法において、前記第３反応ガスはＮＨ３ガスであることを特徴とする半導体装置の製造方法。
  21. 請求項１５記載の半導体装置の半導体装置において、前記第７反応ガスはＨＦガス、ＮＦ３ガス、ＮＨ３ガスまたはＨ２ガスのうち少なくともいずれか一つを含むことを特徴とする半導体装置の製造方法。
  22. 請求項１５記載の半導体装置の製造方法において、前記（ｋ）工程を複数回繰り返すことを特徴とする半導体装置の製造方法。
  23. 請求項１５または１７記載の半導体装置の製造方法において、前記（ｋ）工程から前記（ｍ）工程を複数回繰り返すことを特徴とする半導体装置の製造方法。
  24. 請求項１５記載の半導体装置の製造方法において、前記開口部の底部は、ニッケルシリサイド層、ニッケル合金シリサイド層、コバルトシリサイド層、タングステンシリサイド層、または白金シリサイド層上に開口していることを特徴とする半導体装置の製造方法。
  25. 第１ゲート電極を有する第１電界効果トランジスタと、第２ゲート電極を有する第２電界効果トランジスタとが素子分離によって電気的に分離され、
    前記素子分離上に延在する前記第２ゲート電極の引き出し部と、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域とが導電部材を介して電気的に接続された半導体装置の製造方法であって、
    （ａ）半導体基板の主面に前記素子分離と、前記素子分離によって互いに電気的に分離された第１及び第２活性領域を形成する工程；
    （ｂ）前記第１活性領域に前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域に前記第２電界効果トランジスタの第２ゲート電極を形成し、前記第２ゲート電極の前記引き出し部を前記素子分離上に延在させる工程；
    （ｃ）前記（ｂ）工程の後、前記半導体基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜を異方性エッチングすることにより、前記第１及び第２ゲート電極の側壁に前記第１絶縁膜からなるサイドウォールを形成する工程；
    （ｄ）前記（ｃ）工程の後、前記第１電界効果トランジスタの第１ゲート電極及びソースまたはドレインを構成する半導体領域の表面、ならびに前記第２電界効果トランジスタの第２ゲート電極及びソースまたはドレインを構成する半導体領域の表面にシリサイド層を形成する工程；
    （ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第２絶縁膜を堆積する工程；
    （ｆ）前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部の一部とに跨る領域の前記第２絶縁膜をエッチングすることにより、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域上の前記シリサイド層の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部上の前記シリサイド層の一部とが露出する開口部を形成する工程；
    （ｇ）前記開口部の底部に第１反応ガスを用いたプラズマ反応により第２金属膜を形成する工程；
    （ｈ）窒素を含む第３反応ガスを用いて前記第２金属膜の表面を熱窒化処理する工程；
    （ｉ）前記第３反応ガスを用いて前記第２金属膜の表面に第２プラズマ処理を施して前記第２金属膜の表面に第１窒化金属膜を形成する工程；
    （ｊ）第５反応ガス及び第１還元ガスを用いたＣＶＤ法により、前記第１窒化金属膜上に金属核膜を形成する工程；
    （ｋ）第６反応ガス及び第２還元ガスを用いたＣＶＤ法により、前記金属核膜上に前記金属膜を形成する工程を含み、
    前記（ｈ）工程の前記熱窒化処理の時間は０から７５秒であり、前記（ｉ）工程の前記第２プラズマ処理の時間は２５から７５秒であることを特徴とする半導体装置の製造方法。
  26. 請求項２５記載の半導体装置の製造方法において、前記（ｊ）工程は、前記第５反応ガスを用いたＣＶＤ法により、前記第１窒化金属膜上に金属核膜を形成した後、前記第１還元ガスを用いて前記金属核膜を還元する工程を複数回繰り返すことを特徴とする半導体装置の製造方法。
  27. 請求項２５記載の半導体装置の製造方法において、前記（ｋ）工程における前記半導体基板の温度は４００℃以下であることを特徴とする半導体装置の製造方法。
  28. 請求項２５記載の半導体装置の製造方法において、前記第５反応ガスはＷＦ６ガス、前記第１還元ガスはＳｉＨ４ガスを含むガスであることを特徴とする半導体装置の製造方法。
  29. 請求項２５記載の半導体装置の製造方法において、前記第５反応ガスはＷＦ６ガス、前記第１還元ガスはＢ２Ｈ６ガスを含むガスであることを特徴とする半導体装置の製造方法。
  30. 請求項２９記載の半導体装置の製造方法において、前記金属核膜の構造はアモルファスであることを特徴とする半導体装置の製造方法。
  31. 請求項２５記載の半導体装置の製造方法において、前記第６反応ガスはＷＦ６ガス、前記第２還元ガスはＨ２ガスであることを特徴とする半導体装置の製造方法。
  32. 請求項２５記載の半導体装置の製造方法において、前記金属核膜の厚さは０．０１μｍ以下であることを特徴とする半導体装置の製造方法。
  33. 請求項２５記載の半導体装置の製造方法において、前記（ｉ）工程で形成された前記第１窒化金属膜は、化学量論的組成よりも窒素の量が多いことを特徴とする半導体装置の製造方法。
  34. 請求項２５記載の半導体装置の製造方法において、さらに、前記（ｇ）工程と前記（ｈ）工程との間に、
    （ｌ）第２反応ガスを用いて前記第２金属膜の表面に第１プラズマ処理を施す工程を含み、
    前記（ｌ）工程の前記第１プラズマ処理の時間は５から３０秒であることを特徴とする半導体装置の製造方法。
  35. 請求項２５記載の半導体装置の製造方法において、さらに、前記（ｉ）工程と前記（ｊ）工程との間に、
    （ｍ）第４反応ガスを用いた熱ＣＶＤ法により、前記第１窒化金属膜上に第２窒化金属膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  36. 請求項２５記載の半導体装置の製造方法において、前記第１反応ガスはＴｉＣｌ４ガスであることを特徴とする半導体装置の製造方法。
  37. 請求項３４記載の半導体装置の製造方法において、前記第２反応ガスはＨ２ガスであることを特徴とする半導体装置の製造方法。
  38. 請求項２５記載の半導体装置の製造方法において、前記第３反応ガスはＮＨ３ガスであることを特徴とする半導体装置の製造方法。
  39. 請求項３５記載の半導体装置の製造方法において、前記第４反応ガスはＴｉＣｌ４ガス及びＮＨ３ガスであることを特徴とする半導体装置の製造方法。
  40. 第１ゲート電極を有する第１電界効果トランジスタと、第２ゲート電極を有する第２電界効果トランジスタとが素子分離によって電気的に分離され、
    前記素子分離上に延在する前記第２ゲート電極の引き出し部と、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域とが導電部材を介して電気的に接続された半導体装置の製造方法であって、
    （ａ）半導体基板の主面に前記素子分離と、前記素子分離によって互いに電気的に分離された第１及び第２活性領域を形成する工程；
    （ｂ）前記第１活性領域に前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域に前記第２電界効果トランジスタの第２ゲート電極を形成し、前記第２ゲート電極の前記引き出し部を前記素子分離上に延在させる工程；
    （ｃ）前記（ｂ）工程の後、前記半導体基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜を異方性エッチングすることにより、前記第１及び第２ゲート電極の側壁に前記第１絶縁膜からなるサイドウォールを形成する工程；
    （ｄ）前記（ｃ）工程の後、前記第１電界効果トランジスタの第１ゲート電極及びソースまたはドレインを構成する半導体領域の表面、ならびに前記第２電界効果トランジスタの第２ゲート電極及びソースまたはドレインを構成する半導体領域の表面にシリサイド層を形成する工程；
    （ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第２絶縁膜を堆積する工程；
    （ｆ）前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部の一部とに跨る領域の前記第２絶縁膜をエッチングすることにより、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域上の前記シリサイド層の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部上の前記シリサイド層の一部とが露出する開口部を形成する工程；
    （ｇ）前記開口部の底部に第１反応ガスを用いたプラズマ反応により第２金属膜を形成する工程；
    （ｈ）窒素を含む第３反応ガスを用いて前記第２金属膜の表面を熱窒化処理する工程；
    （ｉ）前記第３反応ガスを用いて前記第２金属膜の表面に第２プラズマ処理を施して前記第２金属膜の表面に第１窒化金属膜を形成する工程；
    （ｊ）前記第１窒化金属膜上にシード層を形成する工程；
    （ｋ）めっき法により前記シード層上に金属膜を形成する工程を含み、
    前記（ｈ）工程の前記熱窒化処理の時間は０から７５秒であり、前記（ｉ）工程の前記第２プラズマ処理の時間は２５から７５秒であることを特徴とする半導体装置の製造方法。
  41. 請求項４０記載の半導体装置の製造方法において、前記金属膜は銅であることを特徴とする半導体装置の製造方法。
  42. 請求項４０記載の半導体装置の製造方法において、前記（ｉ）工程で形成された前記第１窒化金属膜は、化学量論的組成よりも窒素の量が多いことを特徴とする半導体装置の製造方法。
  43. 請求項４０記載の半導体装置の製造方法において、さらに、前記（ｇ）工程と前記（ｈ）工程との間に、
    （ｌ）第２反応ガスを用いて前記第２金属膜の表面に第１プラズマ処理を施す工程を含み、
    前記（ｌ）工程の前記第１プラズマ処理の時間は５から３０秒であることを特徴とする半導体装置の製造方法。
  44. 請求項４０記載の半導体装置の製造方法において、さらに、前記（ｉ）工程と前記（ｊ）工程との間に、
    （ｍ）第４反応ガスを用いた熱ＣＶＤ法により、前記第１窒化金属膜上に第２窒化金属膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  45. 請求項４０記載の半導体装置の製造方法において、前記第１反応ガスはＴｉＣｌ４ガスであることを特徴とする半導体装置の製造方法。
  46. 請求項４３記載の半導体装置の製造方法において、前記第２反応ガスはＨ２ガスであることを特徴とする半導体装置の製造方法。
  47. 請求項４０記載の半導体装置の製造方法において、前記第３反応ガスはＮＨ３ガスであることを特徴とする半導体装置の製造方法。
  48. 請求項４４記載の半導体装置の製造方法において、前記第４反応ガスはＴｉＣｌ４ガス及びＮＨ３ガスであることを特徴とする半導体装置の製造方法。
  49. 第１ゲート電極を有する第１電界効果トランジスタと、第２ゲート電極を有する第２電界効果トランジスタとが素子分離によって電気的に分離され、
    前記素子分離上に延在する前記第２ゲート電極の引き出し部と、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域とが導電部材を介して電気的に接続された半導体装置の製造方法であって、
    （ａ）半導体基板の主面に前記素子分離と、前記素子分離によって互いに電気的に分離された第１及び第２活性領域を形成する工程；
    （ｂ）前記第１活性領域に前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域に前記第２電界効果トランジスタの第２ゲート電極を形成し、前記第２ゲート電極の前記引き出し部を前記素子分離上に延在させる工程；
    （ｃ）前記（ｂ）工程の後、前記半導体基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜を異方性エッチングすることにより、前記第１及び第２ゲート電極の側壁に前記第１絶縁膜からなるサイドウォールを形成する工程；
    （ｄ）前記（ｃ）工程の後、前記第１電界効果トランジスタの第１ゲート電極及びソースまたはドレインを構成する半導体領域の表面、ならびに前記第２電界効果トランジスタの第２ゲート電極及びソースまたはドレインを構成する半導体領域の表面にシリサイド層を形成する工程；
    （ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第２絶縁膜を堆積する工程；
    （ｆ）前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部の一部とに跨る領域の前記第２絶縁膜をエッチングすることにより、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域上の前記シリサイド層の一部と前記第２電界効果トランジスタの第２ゲート電極の引き出し部上の前記シリサイド層の一部とが露出する開口部を形成する工程；
    （ｇ）前記半導体基板を成膜装置の第１チャンバに備わるウエハステージ上に載置した後、前記第１チャンバ内に第７反応ガスを供給し、前記開口部の底部をドライクリーニングする工程；
    （ｈ）前記半導体基板を前記成膜装置の第２チャンバに備わるウエハステージ上に載置した後、前記半導体基板に熱処理を施す工程；
    （ｉ）前記半導体基板を前記成膜装置の第３チャンバに備わるウエハステージ上に載置する工程；
    （ｊ）前記開口部の底部に第１反応ガスを用いた熱反応により第１金属膜を形成する工程；
    （ｋ）前記第１金属膜上に前記第１反応ガスを用いたプラズマ反応により第２金属膜を形成する工程；
    （ｌ）窒素を含む第３反応ガスを用いて前記第２金属膜の表面を熱窒化処理する工程；
    （ｍ）前記第３反応ガスを用いて前記第２金属膜の表面に第２プラズマ処理を施して前記第２金属膜の表面に第１窒化金属膜を形成する工程；
    （ｎ）前記半導体基板を前記成膜装置の第４チャンバに備わるウエハステージ上に載置した後、前記第１窒化金属膜上にシード層を形成する工程；
    （ｏ）めっき法により前記シード層上に金属膜を形成する工程を含み、
    前記（ｊ）工程、前記（ｋ）工程、前記（ｌ）工程及び前記（ｍ）工程は前記第３チャンバ内において行われ、前記（ｌ）工程の前記熱窒化処理の時間は０から７５秒であり、前記（ｍ）工程の前記第２プラズマ処理の時間は２５から７５秒であることを特徴とする半導体装置の製造方法。
  50. 請求項４９記載の半導体装置の製造方法において、前記金属膜は銅であり、前記シード層は銅またはルテニウムであることを特徴とする半導体装置の製造方法。
  51. 請求項４９記載の半導体装置の製造方法において、前記（ｍ）工程で形成された前記第１窒化金属膜は、化学量論的組成よりも窒素の量が多いことを特徴とする半導体装置の製造方法。
  52. 請求項４９記載の半導体装置の製造方法において、さらに、前記（ｋ）工程と前記（ｌ）工程との間に、
    （ｐ）第２反応ガスを用いて前記第２金属膜の表面に第１プラズマ処理を施す工程を含み、
    前記（ｐ）工程の前記第１プラズマ処理の時間は５から３０秒であることを特徴とする半導体装置の製造方法。
  53. 請求項４９記載の半導体装置の製造方法において、前記第１反応ガスはＴｉＣｌ４ガスであることを特徴とする半導体装置の製造方法。
  54. 請求項５２記載の半導体装置の製造方法において、前記第２反応ガスはＨ２ガスであることを特徴とする半導体装置の製造方法。
  55. 請求項４９記載の半導体装置の製造方法において、前記第３反応ガスはＮＨ３ガスであることを特徴とする半導体装置の製造方法。
  56. 請求項４９記載の半導体装置の製造方法において、前記第７反応ガスはＨＦガス、ＮＦ３ガス、ＮＨ３ガスまたはＨ２ガスのうち少なくともいずれか一つを含むことを特徴とする半導体装置の製造方法。
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