JP2008218628A - 積層体およびその製造方法 - Google Patents

Abstract

【課題】省スペース化を可能にし、かつ内層抵抗値のばらつきを抑制した積層体およびその製造方法を提供する。
【解決手段】セラミックス多層基板１０内に内層抵抗７を形成する際、従来の積層体において採用していたパッド電極をなくし、複数のビア電極３ａ，３ｂによって内層抵抗体７と外部電極（上面電極３２、下面電極３４）とを直接接続する。また、複数の内層抵抗体が多層に配されたセラミックス多層基板では、内層抵抗体同士を複数のビア電極によって相互に直接接続する。
【選択図】図１

Description

本発明は、例えば、内部に抵抗を配してなるセラミックス多層基板等の積層体およびその製造方法に関するものである。

小型電子機器等に実装されるチップ抵抗器では、絶縁性基板上の対向する位置にパッド電極を配し、それらのパッド電極間に橋渡しするような状態で抵抗体を形成している。このような抵抗器において、パッド電極を介して抵抗体と外部電極とを接続する場合、積層体内における抵抗体の占有面積が、その抵抗体のみならずパッド電極の面積も加味されることになる。そのため、このような電極を設けずに抵抗体をビアホールの真上に形成して、そのビアホール内の導体と直接接続する構造を有する回路基板も提案されている（例えば、特許文献１を参照）。

また、抵抗体（抵抗層）を内装してなる従来のチップ抵抗器では、積層絶縁体の端面から露出する抵抗膜の面積が小さいことから、その抵抗膜の端面と外部電極との接着の安定性、信頼性に欠けるという問題がある。かかる問題に鑑みて、例えば特許文献２は、抵抗膜の露出面積を増大させる技術を開示している。

特開平６−７７６６０号公報 特開平７−２０１５３９号公報

上述した特許文献１に記載のセラミックス回路基板の場合、電極を不要としたことで回路基板の高密度実装化、あるいは小型化が可能となるものの、別途、抵抗値測定用の端子と、そのための内層パターンが必要となる。そのため、高密度化に制約がかかるという問題がある。また、このような従来のセラミックス回路基板は、レーザーによりトリミングを施して抵抗値の修正を行う等の理由から、基板の最上面に抵抗体を形成する基板構造を採用している。このような構造は、抵抗体を層間に配してなる多層抵抗体構造のセラミックス回路基板には適用できないという問題もある。

一方、特許文献２に記載のチップ抵抗器では、外部電極と抵抗体との接続状態、つまり、抵抗膜と導体部との接続性が、絶縁体の端面に現れる抵抗膜の断面の面積に依存し、しかも抵抗膜という性質から、その面積の増大には限界がある。その結果、外部電極との完全な接続性を確保したチップ抵抗器とするには、高度の製造技術を要することになる。

本発明は、上述した課題に鑑みなされたものであり、その目的とするところは、省スペース化を可能にし、かつ内層抵抗の抵抗値ばらつきを抑えたセラミックス積層体およびその製造方法を提供することである。

かかる目的を達成し、上述した課題を解決する一手段として、例えば、以下の構成を備える。すなわち、本発明に係る積層体は、複数のグリーンシートを積層してなり、上記グリーンシート上に形成された内層抵抗体と、上記内層抵抗体を外部電極に導通させる第１のビア電極とを備え、上記第１のビア電極が上記内層抵抗体に直接接続されていることを特徴とする。
また、本発明に係る積層体は、さらに、複数の内層抵抗体を相互に導通させる第２のビア電極を備え、その第２のビア電極が上記複数の内層抵抗体に直接接続されていることを特徴とする。
例えば、上記第１のビア電極および第２のビア電極は、上記複数の内層抵抗体が互いに直列に接続されるよう、その内層抵抗体の上面または下面の端部近傍に交互に配されていることを特徴とする。また、例えば、上記第１のビア電極または第２のビア電極は、少なくとも２本のビア電極からなることを特徴とする。
また、上述した課題を解決する他の手段として、本発明に係る積層体の製造方法は、以下の構成を備える。すなわち、ビアホール、内層抵抗体、外部電極それぞれが形成されたグリーンシートを積層する工程と、上記積層されたグリーンシートを圧着して積層体を作製する工程と、上記積層体を焼成する工程とを備え、上記ビアホールに導電体を充填してなるビア電極を上記内層抵抗体に直接接続してその内層抵抗体と上記外部電極とを導通させることを特徴とする。
また、本発明に係る積層体の製造方法は、さらに、複数の内層抵抗体を相互に導通させるビア電極を備え、そのビア電極が上記複数の内層抵抗体に直接接続されていることを特徴とする。
例えば、上記ビア電極は、上記複数の内層抵抗体が互いに直列に接続されるよう、その内層抵抗体の上面または下面の端部近傍に交互に配されていることを特徴とする。また、例えば、上記ビア電極は、少なくとも２本のビア電極からなることを特徴とする。

本発明によれば、上述した構成を備えることで積層体（積層基板）の高密度実装化や小型化（省スペース化）が可能となるだけでなく、内層抵抗体の抵抗値のばらつきを小さくすることができる。また、内装抵抗と外部電極との接続性を向上させたセラミックス積層体を提供することができる。

＜第１の実施の形態例＞
本発明に係る実施の形態例を、添付図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態例に係る、積層体としてのセラミックス多層基板の構造を示す図である。図１の（ａ）は、その概観斜視図、同図（ｂ）は、そのセラミックス多層基板を上部方向から見たときの内部構造を模式的に示している。ここでは、セラミックス多層基板の種類については特に限定しないが、例えば、抵抗体基板内部に複数層の配線パターンを形成したセラミックス多層配線基板である低温焼結型同時焼成セラミックス(LTCC(Low Temperature Co-fired Ceramics))多層回路基板等に適用できる。

図１に示すように、第１の実施の形態例に係るセラミックス多層基板１０は、その基板を構成する複数の層のうち、所定の層に抵抗体７が設置されている。そして、この抵抗体７の上面の一方端部近傍には、外部電極としての上部電極１２と抵抗体７とを接続するための複数（ここでは３本）のビア電極３ａが配され、抵抗体７の下面の他方端部近傍には、下部電極１４と抵抗体７との接続を確保するための複数のビア電極３ｂが配されている。なお、本実施の形態例に係るセラミックス多層基板におけるビア電極については、ビア電極３ａ，３ｂそれぞれにおいて、少なくとも２本以上の電極を配することで、ビア埋め不良による導通不良を低減することができる。

次に、第１の実施の形態例に係るセラミックス多層基板の製造工程について説明する。図２は、第１の実施の形態例におけるセラミックス多層基板の製造工程を示すフローチャートである。図２のステップＳ１では、セラミック粉の混合および粉砕を行う。具体的には、所定の秤量を行った硼珪酸ガラス等のガラス粉、およびアルミナ（Ａｌ₂Ｏ₃）粉と、結合剤、可塑剤、溶剤等を含む一般的な有機ビヒクルとを混合、粉砕、脱泡した後、ドクターブレード等の方法により所定厚のセラミック・グリーンシートを作製する（セラミックスグリーンテープ成形）。なお、上記の有機ビヒクルに使用する溶剤としては、例えば、メチルエチルケトンとアセトンとの混合溶剤を使用し、樹脂として、例えば、ポリビニルブチラール樹脂を用いる。

ステップＳ３において、上述した工程で作製されたセラミックスグリーンシートを所定の大きさに切り出し、以下の各工程で所定のシートを作製する。すなわち、ステップＳ４で、例えば、打抜き型やパンチングマシーンを用いて、スルーホールを形成したシートを作製する。そして、続くステップＳ５において、上記のステップＳ４で形成されたスルーホールに導電材料として銀（Ａｇ）等を用いた導体ペーストを充填する。この導電ペーストは、例えば、銀含有量が８５〜９０重量％で、銀粒径が３〜５μｍ、有機ビヒクルが１０〜１５重量パーセントからなる組成を有する。

ステップＳ６では、抵抗体を形成したシートを作製する。ここでは、例えば、酸化ルテニウム系の材料からなる抵抗体ペーストを、所定の印刷パターンを用いて印刷する。この抵抗体ペーストは、例えば、導電材料としての酸化ルテニウムと、ＳｉＯ₂，Ａｌ₂Ｏ₃，ＢａＯ，ＣａＯを組成とするガラスを、エチルセルロース、ターピネオールからなるビヒクルに３本ロールを用いて分散させたものである。また、抵抗体ペーストのガラスの成分としては、抵抗体周辺のセラミックスの焼結を過度に促進、あるいは阻害させることのない、酸化物系のガラスを用いることが好ましい。このようなガラスとしては、例えば、硼珪酸バリウム系ガラス、硼珪酸カルシウム系ガラス、硼珪酸バリウムカルシウム系ガラス、硼珪酸亜鉛系ガラス、硼酸亜鉛系ガラス等を用いることができる。

ステップＳ７では、外部電極を印刷したシートを作製する。具体的には、ＡｇやＡｇ−Ｐｄ等のペーストをシート上にスクリーン印刷して焼成することにより、上述した上面電極と下面電極を形成したシートを作製する。なお、これらステップＳ４およびＳ５、ステップＳ６、そしてステップＳ７の工程は、各々を並行して行ってもよいし、時系列的に行ってもよい。後者の場合、その実行順序は特に限定しない。

ステップＳ８において、上記のようにパターンが印刷され、抵抗体が形成され、また、外部電極が印刷された、それぞれのグリーンシートを所定の順序に積層する。そして、例えば、一軸プレスや静水圧プレス等により、９０℃の温度のもと、３０Ｍｐａの圧力で圧着させて、積層セラミックスグリーンブロックを作製する。その後、ステップＳ９において、そのブロックの切断ラインに沿ってハーフカットを形成し、続くステップＳ１０では、例えば、８００℃〜９００℃の温度範囲で、脱バインダー処理および焼成を行う。

図３は、本発明の第１の実施の形態例に係る、多層構造の抵抗体を配したセラミックス多層基板の概観斜視図である。図３に示すセラミックス多層基板は、図１に示すセラミックス多層基板における抵抗体を、さらに多層構成（ここでは３層）にした構造を有する。そのため、図３に示すセラミックス多層基板２０では、所定の３つの層に抵抗体２７ａ，２７ｂ，２７ｃ各々が配され、これらのうち、上層に位置する抵抗体２７ａの上面の一方の端部近傍に、外部電極である上部電極３２と抵抗体２７ａとを接続するためのビア電極２３ａが配置されている。また、下層側にある抵抗体２７ｃの下面の一方の端部近傍には、下部電極３４と抵抗体２７ｃとを接続するためのビア電極２３ｄが配されている。

さらに、中間層に位置する抵抗体２７ｂを、その上下に配された抵抗体２７ａと抵抗体２７ｃとに接続するため、抵抗体２７ａと抵抗体２７ｂ間にビア電極２３ｂが、また、抵抗体２７ｂと抵抗体２７ｃ間にビア電極２３ｃがそれぞれ配されている。より詳細には、ビア電極２３ｂは、抵抗体２７ａのビア電極２３ａが配された端部の反対側端部の下面と、その端部に対向する、抵抗体２７ｂの上面端部との間に配され、ビア電極２３ｃは、抵抗体２７ｂのビア電極２３ｂが配された端部の反対側端部の下面と、その端部に対向する、抵抗体２７ｃの上面端部との間に配されている。そして、ビア電極２３ｄは、ビア電極２３ｃが配された端部の反対側端部の下面に配置されている。

このように多層に配した複数の抵抗体それぞれの端部近傍の上面あるい下面に交互にビア電極を配置し、これら複数の抵抗体が直列に連なるように配することで、複数の抵抗体を積層体の積層方向に延ばすことになるため、実質的に抵抗体のＬ寸法を長くすることができる。その結果、セラミックス多層基板（積層体）自体の長さを必要以上に長くしなくても、後述するように、セラミックス多層基板の耐電圧を向上できる。

これに対して、従来のチップ抵抗器では、例えば、図７に示すようにパッド電極２０５ａ，２０５ｂ間の抵抗体２０７そのもののＬ寸法を長くして、単位長さあたりにかかる電圧を小さくすることによって耐電圧を向上させている。なお、図３に示すセラミックス多層基板２０におけるビア電極２３ａ，２３ｂ，２３ｃ，２３ｄについても、それぞれにおいて少なくとも２本以上の電極を配することで、ビアの充填不良による導通不良の低減を図っている。

このように、２層以上の多層構造を有するセラミックス多層基板において、基板内に内層抵抗を形成する際のパッド電極をなくし、複数のビア電極によって内層抵抗体と外部電極とを直接接続し、また、複数の内層抵抗体が配された多層基板では、内層抵抗体同士を複数のビア電極によって相互に直接接続することで、多層基板の省スペース化やコストダウンを図ることができる。さらには、層内にパッド電極がない分、抵抗体の抵抗値の精度を上げることができる。

すなわち、従来のチップ抵抗器等では、抵抗体やパッド電極の印刷精度の影響により抵抗値にばらつきが生じていたが、本実施の形態例に係るセラミックス多層基板では、ビア電極を直接、内層抵抗体に接続する構造としているため、印刷精度に左右されることなく抵抗体の抵抗値の精度を向上できるという利点がある。また、抵抗を内層に形成した場合、レーザー等による抵抗値調整ができないため、ビア電極を内層抵抗体に直接接続して抵抗値の精度を上げることで、かかる不利益を相殺できる。

なお、上記の実施の形態例では、セラミックス多層基板の内層抵抗体が１層あるいは３層の例について説明したが、本発明はこれらの例に限定されるものではなく、２層構造、４層構造、あるいはそれ以上の多層構造であってもよい。

次に、複数の抵抗体を多層かつ直列に配置したセラミックス多層基板の耐電圧について説明する。図４は、第１の実施の形態例に係るセラミックス多層基板について、層構造の異なる３つの例を示す断面図である。図４の（ａ）に示すセラミックス多層基板は、１２層のうち、その中間層に抵抗体４７が配され、その抵抗体４７をビア電極４３ａで上部電極４２と、ビア電極４３ｂで下部電極４４とそれぞれ接続する層構造を有する。また、図４の（ｂ）に示すセラミックス多層基板は、１２層を３等分して４層目と５層目との間、および８層目と９層目の間にそれぞれに抵抗体５７ａ，５７ｂが配置された構造を有する。そして、抵抗体５７ａはビア電極５３ａを介して上部電極５２に接続され、抵抗体５７ｂはビア電極５３ｃを介して下部電極５４に接続されている。さらに、ビア電極５３ｂによって抵抗体５７ａと抵抗体５７ｂとが相互に接続される構造になっている。

図４の（ｃ）に示すセラミックス多層基板は、抵抗体を３層に配した構造を有する。具体的には、上から２層目と３層目の間、６層目と７層目の間、および１０層目と１１層目の間それぞれに抵抗体６７ａ，６７ｂ，６７ｃを配置した構造を有する。そして、ビア電極６３ａによって上部電極６２と抵抗体６７ａとを接続し、ビア電極６３ｂを介して抵抗体６７ａと抵抗体６７ｂを相互に接続するとともに、ビア電極６３ｃによって抵抗体６７ｂと抵抗体６７ｃを相互に接続し、さらに、ビア電極６３ｄによって抵抗体６７ｃを下面電極６４に接続している。

図５は、図４（ａ），（ｂ），（ｃ）に示すセラミックス多層基板各々の耐電圧特性の測定結果を比較して示している。図５において横軸は、セラミックス多層基板の上部電極と下部電極間の印加電圧（Ｖ）を、縦軸はそのときの抵抗値の変化ΔＲ（％）である。図５から解るように、セラミックス多層基板内において抵抗体を多層に設置することで、層数が多いほど抵抗値変化が小さくなる。すなわち、多層構造により抵抗体のＬ寸法が長くなり、その結果、セラミックス多層基板の耐電圧特性が向上する。

＜第２の実施の形態例＞
以下、本発明に係る第２の実施の形態例について説明する。図６は、本発明の第２の実施の形態例に係るセラミックス多層基板の構造を示しており、図６の（ａ）は、セラミックス多層基板の内部構造を示す概観斜視図である。また、図６（ｂ）は、図６（ａ）のセラミックス多層基板を上から見たときの内部構造を模式的に示している。

図６に示すセラミックス多層基板では、セラミックス多層基板（積層体）１００の積層体を構成する所定層の基板上において対向する位置にパッド電極１０５ａ，１０５ｂを配置し、これらのパッド電極１０５ａ，１０５ｂ間を跨ぐように抵抗体１０７を橋渡しする。そして、パッド電極１０５ａ，１０５ｂ各々に複数本（図６に示す例では、３本）のビア電極１０３ａ，１０３ｂを設ける。このような構造とすることで、ビア電極１０３ａ，１０３ｂの一方の端部がパッド電極１０５ａ，１０５ｂに接続され、同時に他方の端部が外部電極（上部電極１０２、下部電極１０４）に接続される。

その結果、複数本のビア電極１０３ａ，１０３ｂを介して、抵抗体１０７と外部電極１０３，１０４との接続が確保されるだけでなく、ビア電極が抵抗体に被さらないように配されているため、複数の層からなるセラミックス多層基板において層間に抵抗体を配する際、ビア電極による制約を受けないという利点がある。さらには、広い面積を確保可能なパッド電極上へ複数本のビア電極を配することで、従来のように抵抗膜の断面面積に依存することなく、抵抗体と外部電極の確実な接続性を確保できる。

本発明の第１の実施の形態例に係るセラミックス多層基板の構造を示す図である。 本発明の第１の実施の形態例に係るセラミックス多層基板の製造工程を示すフローチャートである。 本発明の第１の実施の形態例に係る、多層構造の抵抗体を配したセラミックス多層基板の概観斜視図である。 第１の実施の形態例に係るセラミックス多層基板について３つの異なる層構造の例を示す断面図である。 第１の実施の形態例に係るセラミックス多層基板の耐電圧特性の測定結果を比較して示す図である。 本発明の第２の実施の形態例に係る、複数の層からなるセラミックス多層基板の構造例を示す図である。 従来のチップ抵抗器の構造例を示す図である。

符号の説明

３ａ，２３ａ，２３ｂ，２３ｃ，２３ｄ，１０３ａ，１０３ｂ ビア電極
７，２７ａ，２７ｂ，２７ｃ，４７，１０７ 抵抗体
１０，２０，１００ セラミックス多層基板
１２，３２，１０２ 上部電極
１４，３４，１０４ 下部電極
１０５ａ，１０５ｂ パッド電極

かかる目的を達成し、上述した課題を解決する一手段として、例えば、以下の構成を備える。すなわち、本発明に係る積層体は、複数のグリーンシートを積層してなり、上記積層体の内部に形成された内層抵抗体と、上記積層体の外部端面に配された外部電極と、上記内層抵抗体と上記外部電極とを導通させる第１のビア電極とを備え、上記第１のビア電極は複数のビア電極により構成されていることを特徴とする。
また、本発明に係る積層体は、さらに、異なる層に配された複数の内層抵抗体を相互に導通させる第２のビア電極を備え、上記第２のビア電極は複数のビア電極により構成されていることを特徴とする。
例えば、上記外部電極は上記積層体の積層方向上面と下面とに配されており、上記複数のビア電極は、上記内層抵抗体の一方の端部と上記上面側の外部電極とを導通させる少なくとも２本のビア電極と、上記内層抵抗体の他方の端部と上記下面側の外部電極とを導通させる少なくとも２本のビア電極とからなることを特徴とする。また、例えば、上記外部電極は上記積層体の積層方向上面と下面とに配されており、上記第１のビア電極を構成する複数のビア電極は、上記内層抵抗体の一方の端部と上記上面側の外部電極とを導通させる少なくとも２本のビア電極と、上記内層抵抗体の他方の端部と上記下面側の外部電極とを導通させる少なくとも２本のビア電極とからなり、上記第２のビア電極を構成する複数のビア電極は、上記複数の内層抵抗体の対向する面の端部を相互に導通させる少なくとも２本のビア電極からなるとともに、上記複数の内層抵抗体の層構成に応じて、上記対向する面の一方の端部相互と他方の端部相互を上記積層方向に交互に導通することを特徴とする。

かかる目的を達成し、上述した課題を解決する一手段として、例えば、以下の構成を備える。すなわち、本発明に係る積層体は、複数のグリーンシートを積層してなる積層体であって、上記積層体の内部に形成された内層抵抗体と、上記積層体の外部端面に配された外部電極と、上記内層抵抗体と上記外部電極とを導通させるビア電極とを備え、上記ビア電極は、上記内層抵抗体と導通し積層方向に延びる並列に配された複数のビア電極によって構成され、これら複数のビア電極それぞれが上記外部電極と接続されていることを特徴とする。
また、本発明に係る積層体は、さらに、異なる層に配された複数の内層抵抗体を相互に導通させる積層方向に延びる並列に配された複数のビア電極を備えることを特徴とする。
例えば、上記外部電極は上記積層体の積層方向上面と下面とに配されており、上記ビア電極は、上記内層抵抗体の一方の端部と上記上面側の外部電極とを導通させる積層方向に延びる並列に配された複数のビア電極と、上記内層抵抗体の他方の端部と上記下面側の外部電極とを導通させる積層方向に延びる並列に配された複数のビア電極とからなることを特徴とする。
また、例えば、上記外部電極は上記積層体の積層方向上面と下面とに配されており、上記ビア電極は、内層抵抗体の一方の端部と上記上面側の外部電極とを導通させる積層方向に延びる並列に配された複数のビア電極と、上記内層抵抗体の他方の端部と上記下面側の外部電極とを導通させる積層方向に延びる並列に配された複数のビア電極と、上記複数の内層抵抗体の対向する面の端部を相互に導通させる積層方向に延びる並列に配された複数のビア電極とからなり、上記複数の内層抵抗体の層構成に応じて、上記対向する面の一方の端部相互と他方の端部相互を上記積層方向に交互に導通することを特徴とする。

Claims (8)

1. 複数のグリーンシートを積層してなる積層体であって、
   前記グリーンシート上に形成された内層抵抗体と、
   前記内層抵抗体を外部電極に導通させる第１のビア電極とを備え、
   前記第１のビア電極が前記内層抵抗体に直接接続されていることを特徴とする積層体。
2. さらに、複数の内層抵抗体を相互に導通させる第２のビア電極を備え、その第２のビア電極が前記複数の内層抵抗体に直接接続されていることを特徴とする請求項１に記載の積層体。
3. 前記第１のビア電極および第２のビア電極は、前記複数の内層抵抗体が互いに直列に接続されるよう、その内層抵抗体の上面または下面の端部近傍に交互に配されていることを特徴とする請求項２に記載の積層体。
4. 前記第１のビア電極または第２のビア電極は、少なくとも２本のビア電極からなることを特徴とする請求項１乃至３のいずれかに記載の積層体。
5. ビアホール、内層抵抗体、外部電極それぞれが形成されたグリーンシートを積層する工程と、
   前記積層されたグリーンシートを圧着して積層体を作製する工程と、
   前記積層体を焼成する工程とを備え、
   前記ビアホールに導電体を充填してなるビア電極を前記内層抵抗体に直接接続してその内層抵抗体と前記外部電極とを導通させることを特徴とする積層体の製造方法。
6. さらに、複数の内層抵抗体を相互に導通させるビア電極を備え、そのビア電極が前記複数の内層抵抗体に直接接続されていることを特徴とする請求項５に記載の積層体の製造方法。
7. 前記ビア電極は、前記複数の内層抵抗体が互いに直列に接続されるよう、その内層抵抗体の上面または下面の端部近傍に交互に配されていることを特徴とする請求項６に記載の積層体の製造方法。
8. 前記ビア電極は、少なくとも２本のビア電極からなることを特徴とする請求項５乃至７のいずれかに記載の積層体の製造方法。

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