JP2008112974A - 半導体容量素子 - Google Patents

Abstract

【課題】単位面積あたりの静電容量が大きく、静電容量の製造ばらつきが小さく、Ｑ値が高く、自己共振周波数の高い半導体容量素子を提供する。
【解決手段】１層配線及び２層配線は、それぞれ、入力側の配線群と出力側の配線群とを含み、１層の入力側の配線群が有する取り出し配線と２層の入力側の配線群が有する取り出し配線とは、配線層の積層方向において重なる位置に配置され、１層の出力側の配線群が有する取り出し配線と２層の出力側の配線群が有する取り出し配線とは、配線層の積層方向において重なる位置に配置され、配線層の積層方向において、静電容量を発生させる配線は、互いに立体的に交差する。
【選択図】図１

Description

本発明は、半導体集積回路に内蔵されるメタル配線を用いた半導体容量素子に関し、より特定的には、大容量であり半導体プロセスに必要なマスク枚数が少ない半導体容量素子に関する。

半導体集積回路において、容量素子は必要不可欠である。容量素子に求められる特性としては、１つ目に、単位面積当たりの静電容量が多いことがあげられる。単位面積当たりの静電容量が多いとチップサイズが小さくでき、低コスト化が可能となるからである。２つ目に、Ｑ値が高いことがあげられる。Ｑ値が高いと損失が減り、回路の雑音特性が改善するからである。３つ目に、特性のばらつきが小さいことがあげられる。特性のばらつきが小さいと回路のばらつきマージンを小さくすることができ、低消費電力化等が図れるからである。

半導体容量素子には、ＭＯＳ容量、ＭＩＭ容量、フリンジ容量等がある。これらの容量素子は、上記した３つの特性に関してそれぞれ一長一短があり、用途に応じて使い分けられている。この内で、フリンジ容量は、単位面積当たりの静電容量は他と比較して小さいが、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）における高いＱ値特性と低いばらつき特性とを有する。更に、薄膜の誘電体層を用いるための追加マスクが必要なＭＩＭ容量に比べて、使用するマスク枚数を減らせるというメリットがある。

図２１は、特許文献１に記載された従来の１層のフリンジ容量の一例である半導体容量素子１１０の構成図である。また、図２１の（１）は平面図であり、（２）は断面図である。半導体容量素子１１０において、入力側のメタル配線４−１と出力側のメタル配線４−２との間に、図２１に向かって左右方向の電界結合によって静電容量が発生する。そして、半導体容量素子１１０は、櫛形が合わさった構造とすることによって、単位面積当たりの静電容量を増やしている。

図２２は、特許文献２に記載された従来の多層のフリンジ容量の一例である半導体容量素子１１５の構成図である。また、半導体容量素子１１５は、図２１の半導体容量素子１１０を縦方向に積み上げて、上下の各メタル配線をビアで接続した構成である。この構成によって、半導体容量素子１１５では、メタル配線同士の水平方向の電界結合に加えて、ビア同士の水平方向の電界結合が加算されるため、単位面積当たりの静電容量が増える。

図２３は、特許文献３に記載された従来の多層のフリンジ容量の一例である半導体容量素子１２０の構成図である。また、半導体容量素子１２０では、下層のメタル配線４−１の上層にメタル配線４−４が配置され、下層のメタル配線４−２の上層にメタル配線４−３が配置される。この構成によって、半導体容量素子１２０では、隣接するメタル配線の水平方向の電界結合に加えて、上層のメタル配線と下層のメタル配線との間の電界結合が加算される。この結果として、半導体容量素子１２０では、単位面積当たりの静電容量が増える。

図２４は、特許文献４に記載された従来の多層のフリンジ容量の一例である半導体容量素子１２５の構成図である。図２４に示す通り、半導体容量素子１２５は、下層のメタル配線Ａ１、Ｂ１、Ａ２、Ｂ２が互いに平行に配置され、その上層に、メタル配線Ａ１、Ｂ１、Ａ２、Ｂ２と垂直の方向にメタル配線Ａ３、Ｂ３、Ａ４、Ｂ４が互いに平行に配置され、更にその上層に、メタル配線Ａ３、Ｂ３、Ａ４、Ｂ４と垂直の方向にメタル配線Ａ５、Ｂ５、Ａ６、Ｂ６が互いに平行に配置される構成である。ここで、図２５は、半導体容量素子１２５の構成によって、単位面積当たりの静電容量が増える理由を説明するための図である。図２５に示す通り、メタル配線Ｂ３の側面から下層のメタル配線Ａ１及び上層のメタル配線Ａ５へ斜めに電気力線が走る。つまり、メタル配線Ｂ３の側面とメタル配線Ａ１の上面及びメタル配線Ａ５の下面との間で静電容量が発生する。この結果として、半導体容量素子１２５では、単位面積当たりの静電容量が大きくなる。
特許第３２０９２５３号明細書 特表２００３−５３０６９９号公報 特開平７−２８３０７６号公報 特開平１１―１６８１８２号公報

図２１の半導体容量素子１１０は、単位面積当たりの静電容量が小さい。図２２の半導体容量素子１１５は、単位面積当たりの静電容量は大きいが、隣接するビア間の静電容量を用いるために、静電容量の量産ばらつきが大きくなる。図２３の半導体容量素子１２０は、メタル配線の上層下層間で生じる静電容量を利用して単位面積当たりの静電容量を大きくしているが、図２４の半導体容量素子１２５のように、メタル配線の側面から下層及び上層のメタル配線へ走る電気力線による静電容量は発生しない（図２５を参照）。このことによって、図２３の半導体容量素子１２０では、図２２の半導体容量素子１１５及び図２４の半導体容量素子１２５と比べて単位面積当たりの静電容量は小さくなる。

図２４の半導体容量素子１２５は、単位面積当たりの静電容量は大きく、また、静電容量の量産ばらつきは小さい。図２６は、半導体容量素子１２５をメタル配線の積層方向から視た図である。図２６のＦ、Ｇ、Ｈ、Ｉは、半導体容量素子１２５の４つの側面を示し、側面Ｆと側面Ｈとが向き合い、側面Ｇと側面Ｉとが向き合う。図２６に示す通り、入力側の櫛形のメタル配線１４０に含まれる取り出し配線１４５は、側面Ｆに沿って設けられ、出力側の櫛形のメタル配線１４１に含まれる取り出し配線１４６は、側面Ｆと向き合う側面Ｈに沿って設けられる。また、メタル配線１４０及び１４１の下層に設けられる櫛形のメタル配線１４２及び１４３において、入力側のメタル配線１４３に含まれる取り出し配線１４７は、側面Ｇに沿って設けられ、出力側のメタル配線１４２に含まれる取り出し配線１４８は、側面Ｇと向き合う側面Ｉに沿って設けられる。入力側において、上層の取り出し配線１４５と下層の取り出し配線１４７とは、取り出し配線１４９によって接続されて半導体容量素子１２５の外部へ引き出される。同様に、出力側において、上層の取り出し配線１４６と下層の取り出し配線１４８とは、取り出し配線１５０によって接続されて半導体容量素子１２５の外部へ引き出される。

以上に説明した通り、半導体容量素子１２５は、櫛形のメタル配線に含まれる取り出し配線が設けられる側面が、メタル配線の層毎に入れ換わる構成である。このことによって、図２６に示す通り、配線長の長い取り出し配線１４９及び１５０が必要となる。この結果として、取り出し配線のチップ占有面積が増加し、加えて、取り出し配線の寄生抵抗及び寄生インダクタンスが増加する。例えば、１辺の長さが１００ｕｍの四角形状の半導体容量素子１２５では、入力側及び出力側の取り出し配線１４９及び１５０の長さは、それぞれ、約１００ｕｍも必要になるので、数Ωの寄生抵抗及び０．数ｎＨの寄生インダクタンスが発生する。この結果として、半導体容量素子１２５では、寄生抵抗及び寄生インダクタンスの増加によってＱ値が低くなり、また、自己共振周波数が低くなるという問題があった。

なお、取り出し配線１４９及び１５０の配線長を短くするために、図２７に示す通り、各層の櫛形のメタル配線に含まれる取り出し配線同士が隣接する角の部分に取り出し配線１４９及び１５０をそれぞれ接続する方法が考えられる。しかし、この方法では、取り出し配線１４５〜１４８の端部に取り出し配線１４９又は１５０を接続する必要があるので、取り出し配線１４５〜１４８の中央部に取り出し配線１４９又は１５０を接続する場合（図２６を参照）と比べて取り出し配線１４５〜１４８に生じる寄生抵抗及び寄生インダクタンスは増加してしまう。この結果として、図２７に示すように取り出し配線１４９及び１５０の配線長を短くしても、半導体容量素子１２５では、寄生抵抗及び寄生インダクタンスの増加によってＱ値が低くなり、また、自己共振周波数が低くなるという問題が生じる。

それ故に、本発明の目的は、単位面積あたりの静電容量が大きく、静電容量の製造ばらつきが小さく、また、Ｑ値が高く、自己共振周波数の高い半導体容量素子を提供することである。

本発明は、Ｎ（Ｎは、２以上の整数）個の配線層を積み上げた構造の半導体容量素子に向けられている。そして、上記目的を達成させるために、本発明の半導体容量素子は、Ｋ（Ｋは、１〜Ｎ−１の何れか）番目の配線層に設けられるＫ層メタル配線と、Ｋ＋１番目の配線層に設けられるＫ＋１層メタル配線とを備え、Ｋ層メタル配線及びＫ＋１層メタル配線は、それぞれ、第１の単位直線配線が規則的に結合して成る複数の第１の所定形状配線と当該複数の第１の所定形状配線を第１の端子に接続する取出し配線とを備える第１配線群と、第２の単位直線配線が規則的に結合して成る複数の第２の所定形状配線と当該複数の第２の所定形状配線を第２の端子に接続する取出し配線とを備える第２配線群とを含み、複数の第１の所定形状配線と複数の第２の所定形状配線とは、同一の配線層において、等間隔を空けて交互に配列され、Ｋ層の第１配線群の取出し配線とＫ＋１層の第１配線群の取出し配線とは、配線層の積層方向において重なる位置に配置されて互いに接続され、Ｋ層の第２配線群の取出し配線とＫ＋１層の第２配線群の取出し配線とは、配線層の積層方向において重なる位置に配置されて互いに接続され、配線層の積層方向において、Ｋ層の第１の単位直線配線とＫ＋１層の第２の単位直線配線とはそれぞれ立体的に交差し、配線層の積層方向において、Ｋ＋１層の第１の単位直線配線とＫ層の第２の単位直線配線とはそれぞれ立体的に交差する。

また、第１の所定形状配線は、第１の単位直線配線がジグザグ形状に結合して成るジグザグ形状配線であり、第２の所定形状配線は、第２の単位直線配線がジグザグ形状に結合して成るジグザグ形状配線であってもよい。

また、Ｋ層メタル配線は、更に、ジグザグ形状配線が配列された領域の外周に、配列されたジグザグ形状配線の両端のジグザグ形状配線と等間隔を空けて隣接するジグザグ形状のフローティング配線をそれぞれ備え、Ｋ＋１層メタル配線は、更に、ジグザグ形状配線が配列された領域の外周に、配列されたジグザグ形状配線の両端のジグザグ形状配線と等間隔を空けて隣接するジグザグ形状のフローティング配線をそれぞれ備えてもよい。

また、配線層の積層方向において、Ｋ層の第１の端子に接続されるジグザグ形状配線とＫ＋１層の第１の端子に接続されるジグザグ形状配線とが重なる部分を、それぞれ接続するビアと、配線層の積層方向において、Ｋ層の第２の端子に接続されるジグザグ形状配線とＫ＋１層の第２の端子に接続されるジグザグ形状配線とが重なる部分を、それぞれ接続するビアとを更に備えてもよい。

また、Ｋ層のジグザグ形状配線の折れ曲がり部分の内、当該ジグザグ形状配線が配列された領域の外周に位置する外周折れ曲がり部分に配線層の積層方向において対応するＫ＋１層の位置に設けられるフローティング配線と、Ｋ＋１層のジグザグ形状配線の折れ曲がり部分の内、当該ジグザグ形状配線が配列された領域の外周に位置する外周折れ曲がり部分に配線層の積層方向において対応するＫ層の位置に設けられるフローティング配線と、Ｋ層の外周折れ曲がり部分とＫ＋１層のフローティング配線とをそれぞれ接続するビアと、Ｋ＋１層の外周折れ曲がり部分とＫ層のフローティング配線とをそれぞれ接続するビアとを更に備えてもよい。

また、Ｋ＋１層のフローティング配線及びＫ層のフローティング配線の形状は、正方形であってもよく、三角形であってもよく、五角形であってもよい。

また、第１の所定形状配線は、４つの第１の単位直線配線が四角形状に結合して成る四角形状配線であり、第２の所定形状配線は、２つの第２の単位直線配線がクロス形状に結合して成るクロス形状配線であり、Ｋ層の四角形状配線とＫ＋１層の四角形状配線とは、それぞれビアで接続されて第１の端子に接続され、Ｋ層のクロス形状配線とＫ＋１層のクロス形状配線とは、それぞれビアで接続されて第２の端子に接続されてもよい。

また、交差の角度は、それぞれ９０°であることが好ましい。

上記のように、本発明によれば、ジグザグ形状等の配線を用いて複数の配線層に設けられる入力側配線及び出力側配線に含まれる取り出し配線をそれぞれ同位置に揃えて配置することができる。このことによって、本発明によれば、単位面積あたりの静電容量が大きく、静電容量の製造ばらつきが小さく、また、Ｑが高く、自己共振周波数の高い半導体容量素子を実現できる。

（第１の実施形態）
図１は、第１の実施形態に係る半導体容量素子１０の構成例を示す図である。図１に示す通り、半導体容量素子１０は、実線で示された第１の配線層と、点線で示された第２の配線層とを備える。第１の配線層は、信号入力側（以下、単に、入力側という）のメタル配線１１と、信号出力側（以下、単に、出力側という）のメタル配線１２と、入力側の取り出し配線１７と、出力側の取り出し配線１８とを備える。なお、入力側と出力側とを
、反対にしてもよい。入力側のメタル配線１１は、入力側の取り出し配線１３を含み、出力側のメタル配線１２は、出力側の取り出し配線１４を含む。取り出し配線１３の中央には、半導体容量素子１０の入力側の端子（図示せず）接続される取り出し配線１７が接続され、取り出し配線１４の中央には、半導体容量素子１０の出力側の端子（図示せず）に接続される取り出し配線１８が接続される。第２の配線層は、入力側のメタル配線１５と出力側のメタル配線１６とを備える。入力側のメタル配線１５は、入力側の取り出し配線２３（図示せず）を含み、出力側のメタル配線１６は、出力側の取り出し配線２４（図示せず）を含む。第１の配線層と第２の配線層とは重なり、入力側のメタル配線１１とメタル配線１５とは、電導体であるビア１９及び２０によって接続される。同様に、出力側のメタル配線１２とメタル配線１６とは、電導体であるビア２１及び２２によって接続される。

図２は、半導体容量素子１０が備える第１の配線層に設けられるメタル配線について説明するための図である。図２に示す通り、メタル配線１１は、直線が左右交互に折れ曲がった形状（以下、ジグザグ形状という）の２本の配線（以下、ジグザグ形状配線という）が、取り出し配線１３によって接続された構成である。なお、ジグザグ形状配線は、図２の矢印で示す１単位の直線形状配線（単位直線配線）が規則的に結合して形成される配線と考えることもできる。同様に、メタル配線１２は、２本のジグザグ形状配線が、取り出し配線１４によって接続された構成である。ジグザグ形状配線のジグザグ形状の折れ曲がりの角度は、９０°である。また、メタル配線１１のジグザグ形状配線とメタル配線１２のジグザグ形状配線とは、図２に示す通り、第１の配線層に、ジグザグ形状の周期を揃え、等間隔を空けて交互に配置される。

図３は、半導体容量素子１０が備える第２の配線層が備える配線について説明するための図である。図３に示す通り、メタル配線１５は、２本のジグザグ形状配線が、取り出し配線２３によって接続された構成であり、メタル配線１６は、２本のジグザグ形状配線が、取り出し配線２４によって接続された構成である。ジグザグ形状配線のジグザグ形状の折れ曲がりの角度は、９０°である。また、メタル配線１５のジグザグ形状配線とメタル配線１６のジグザグ形状配線とは、図３に示す通り、第２の配線層に、ジグザグ形状の周期を揃え、等間隔を空けて交互に配置される。

ここで、図１を再び参照して、半導体容量素子１０における、第１の配線層のジグザグ形状配線（図２を参照）と第２の配線層のジグザグ形状配線（図３を参照）との位置関係を説明する。図１に示す通り、実線で示された第１の配線層に配置されるメタル配線１１及び１２のジグザグ形状配線と、点線で示された第２の配線層に配置されるメタル配線１５及び１６のジグザグ形状配線とは、第１及び第２の配線層の積層方向において、ジグザグ形状の周期を半周期ずらせて配置される。

以上に説明した構成によって、図１に示す通り、第１の配線層に配置される入力側のメタル配線１１が備えるジグザグ形状配線と、第２の配線層に配置される出力側のメタル配線１６が備えるジグザグ形状配線とは、第１及び第２の配線層の積層方向において、複数の直交部分を有する。同様に、第１の配線層に配置される出力側のメタル配線１２が備えるジグザグ形状配線と、第２の配線層に配置される入力側のメタル配線１５が備えるジグザグ形状配線とは、第１及び第２の配線層の積層方向において、複数の直交部分を有する。このことによって、半導体容量素子１０は、従来の半導体容量素子１２５（２４及び図２６を参照）において、図２５を用いて説明した効果と同様の効果を得ることができる。具体的には、第１の配線層に配置される入力側のメタル配線１１が備えるジグザグ形状配線の側面と、第２の配線層に配置される出力側のメタル配線１６が備えるジグザグ形状配線の上面との間で静電容量が発生する。また、第２の配線層に配置される出力側のメタル配線１６が備えるジグザグ形状配線の側面と、第１の配線層に配置される入力側のメタル配線１１が備えるジグザグ形状配線の下面との間で静電容量が発生する。同様に、第１の配線層に配置される出力側のメタル配線１２が備えるジグザグ形状配線の側面と、第２の配線層に配置される入力側のメタル配線１５が備えるジグザグ形状配線の上面との間で静電容量が発生する。また、第２の配線層に配置される入力側のメタル配線１５が備えるジグザグ形状配線の側面と、第１の配線層に配置される出力側のメタル配線１２が備えるジグザグ形状配線の下面との間で静電容量が発生する。この結果として、半導体容量素子１０では、従来の半導体容量素子１２５と同様に、単位面積当たりの静電容量を増加させることができる。

ここで、図１〜３に示す通り、半導体容量素子１０では、従来の半導体容量素子１２５とは異なり、第１及び第２の配線層の積層方向において、入力側の取り出し配線１３及び２３は同一の側面（位置）に設けられ、また、出力側の取り出し配線１４及び２４は同一の側面（位置）に設けられる。また、入力側の取り出し配線１３と２３とはビア１９及び２０によって接続され、出力側の取り出し配線１４と２４とはビア２１及び２２によって接続される。このことによって、半導体容量素子１０は、入力側の取り出し配線１３に取り出し配線１７を接続すればよく、また、出力側の取り出し部分１４に取り出し配線１８を接続すればよい。この結果として、半導体容量素子１０は、図２６に示す従来の半導体容量素子１２５と比べて、取り出し配線の配線長を低減することができるので、取り出し配線に生じる寄生抵抗及び寄生インダクタンスを抑制することができる。

更に、半導体容量素子１０は、取り出し配線１３の中央部に取り出し配線１７を接続し、取り出し配線１４の中央部に取り出し配線１８を接続している。このことによって、半導体容量素子１０は、取り出し配線１４９を取り出し配線１４５及び１４７の端部に接続し、取り出し配線１５０を取り出し配線１４６及び１４８の端部に接続した図２７に示す半導体容量素子１２５と比べて、取り出し配線１３、１４、２３及び２４に生じる寄生抵抗及び寄生インダクタンスを低減することができる。

加えて、半導体容量素子１０は、容量を発生させる部分（ジグザグ形状配線の部分）にビアを打っていない。ビアを打つ場合にはジグザグ形状配線を太くする必要があるため、単位面積当たりの容量が小さくなる。このことから、半導体容量素子１０によれば、発生容量の面積効率のよい容量素子が実現できる。

以上に説明した通り、半導体容量素子１０は、従来の半導体容量素子１２５と同様に、単位面積あたりの静電容量が大きく、静電容量の製造ばらつきが小さい。これに加えて、半導体容量素子１０は、従来の半導体容量素子１２５よりも、寄生抵抗及び寄生インダクタンスを低減することができる。この結果として、半導体容量素子１０によれば、単位面積あたりの静電容量が大きく、静電容量の製造ばらつきが小さく、また、Ｑ値が高く、自己共振周波数の高い半導体容量素子を提供することができる。

なお、図１では、半導体容量素子１０のジグザグ形状配線の先端は鋭角形状となっている。半導体プロセスによっては、鋭角形状の配線はルール違反となる場合がある。この場合には、例えば、図４に示す様に、半導体容量素子１０は、ジグザグ形状配線の先端の鋭角形状部分をカットした形状とされてもよい。また、以上では、第１の配線層のジグザグ形状配線と第２の配線層のジグザグ形状配線とが９０°で立体的に交差する構成（図１を参照）を示したが、図５又は図６に示すように、第１の配線層のジグザグ形状配線と第２の配線層のジグザグ形状配線とが９０°以上又は９０°以下で立体的に交差する構成としてもよい。また、以上では、第１の配線層及び第２の配線層から成る２層の半導体容量素子について説明したが、配線層は３層以上であってもよい。この場合には、単位面積当たりの静電容量を更に大きくすることができる。また、以上では、各配線層に設けられるジグザグ形状配線の数を４本として説明したが、各配線層に設けられるジグザグ形状配線の数は、４本には限られない。また、以上では、第１及び第２の配線層の積層方向において、第１の配線層に配置される入力側のメタル配線１１が備えるジグザグ形状配線と、第２の配線層に配置される出力側のメタル配線１６が備えるジグザグ形状配線とが、複数箇所で立体的に交差し、また、第１の配線層に配置される出力側のメタル配線１２が備えるジグザグ形状配線と、第２の配線層に配置される入力側のメタル配線１５が備えるジグザグ形状配線とが、複数箇所で立体的に交差している。しかし、この交差箇所は、１つ以上あればよく、更には、交差せずに重なっているだけでもよい。なお、この場合には、複数の交差箇所を有する場合よりも、ジグザグ形状配線の側面に生じる静電容量の総量は小さくなる。

また、図７に示す通りに、メタル配線１１及び１２のジグザグ形状配線と同形状であって、メタル配線１１及び１２のどちらにも接続されないフローティング配線２５及び２６を、メタル配線１１及び１２のジグザグ形状配線が配列された領域の外周の位置であって、両端のジグザグ形状配線と等間隔を空けて隣接して、それぞれ第１の配線層に配置し、同様に、メタル配線１５及び１６のジグザグ形状配線と同形状のフローティング配線２７及び２８を、第２の配線層に配置してもよい。このことによって、静電容量を発生させるメタル配線部分の平坦化が図れるので、半導体容量素子１０の静電容量のばらつきが低減できる。

以下では、図１の半導体容量素子１０に発生する静電容量について説明する。図８は、図１の半導体容量素子１０に発生する静電容量について説明するための図である。半導体容量素子１０に発生する静電容量は、図８の（ａ）〜（ｄ）に示す４種類の静電容量に大別される。なお、図８の（ａ）〜（ｄ）には、それぞれ、ジグザグ形状配線の平面図、断面図及び発生する静電容量を示している。図８（ａ）に示す静電容量は、第１の配線層の配線同士及び第２の配線層の配線同士に生じる同一層方向の線間容量である。図８（ｂ）に示す静電容量は、第１の配線層の配線と第２の配線層の配線との間に生じる積層方向の線間容量である。図８（ｃ）に示す静電容量は、互いに交差する第１の配線層の配線及び第２の配線層の配線の一方の側面と他方の上面（又は下面）との間に生じる交差配線間のフリンジ容量である。図８（ｄ）に示す静電容量は、平行な位置関係にある第１の配線層の配線及び第２の配線層の配線の一方の側面と他方の上面（又は下面）との間に生じる平行配線間のフリンジ容量である。

ここで、従来の半導体容量素子１２５（図２４を参照）には、図８の（ａ）〜（ｃ）に示す静電容量は生じるが、図８（ｄ）に示す静電容量は生じない。つまり、本発明の半導体容量素子１０には、従来の半導体容量素子１２５と比べて、更に、図８（ｄ）に示す静電容量が生じる。

以下では、第１の配線層の配線と第２の配線層の配線との交差角度（以下、単に、交差角度という）の最適値について考察する。第１の配線層（上層）の配線と第２の配線層（下層）の配線とが両配線層の積層方向から視て角度θで交差する場合を計算する。図９は、半導体容量素子１０の単位セルを示す図である。図９（ａ）は単位セルの正面図を示し、図９（ｂ）は単位セルの断面図を示す。図９（ａ）の太線の四辺形で囲まれた部分が単位セルである。また、第１の配線層（上層）の配線は実線で示し、第２の配線層（下層）の配線は点線で示す。ここで、第１及び第２の配線層の配線の幅をＷ₁ とし、厚さをＴとする。第１の配線層の配線同士の間隔及び第２の配線層の配線同士の間隔をＳ₁ とする。第１の配線層の配線と第２の配線層の配線との間隔をＨとする。この場合、単位セルの面積は、式１で計算される。

式１を用いて、単位セル当たりの図８（ａ）に示す同一層方向の線間容量Ｃ_sideは、式２で計算される。なお、ε_γ は比誘電率であり、ε₀ は真空中の誘電率である。

単位セル当たりの図８（ｂ）に示す積層方向の線間容量Ｃ_plate は、式３で計算される。

図８（ｃ）に示す交差配線間のフリンジ容量と図８（ｄ）に示す平行配線間のフリンジ容量とは、合わせて、単位セル当たりのフリンジ容量Ｃ_fringeとして計算する。フリンジ容量Ｃ_fringeの交差角度依存性は、交差角度θが鋭角の場合と鈍角の場合とで異なる。従って、以下では、場合分けを行って説明する。

まず、交差角度θが鋭角の場合について説明する。図１０は、交差角度θが鋭角の場合において、単位セル当たりのフリンジ容量Ｃ_fringeを計算するための図である。図１０（ａ）は、図９（ａ）に示す単位セルの配線を、説明の便宜のために、１本の第１の配線層の配線（以下、配線１という）及び１本の第２の配線層の配線（以下、配線２という）のみとして表した正面図である。図１０（ａ）に示す通り、Ｏ点を原点とし互いに直交するｌ軸とｈ軸とを定義する。ｌ軸及びｈ軸は、第１の配線層に位置し、ｌ軸は、配線１の側面に沿う。なお、図１０（ｂ）は、図１０（ａ）のＦ−Ｆ断面の図である。

以下では、図１０（ａ）に示すように、ｌ軸に沿った５つの領域（領域１〜５）に対して、それぞれ、単位長さ当たりのフリンジ容量を計算する。領域１〜５は、式４で表すことができる。

配線１のｈ軸方向の側面の微小区間ｄｌと配線２の上面との間のフリンジ容量ｄＣ／ｄｌを、領域１〜５において求めて８倍することで、単位セル当たりのフリンジ容量Ｃ_fringeを式５に示すように計算する。

まず、領域１及び５における、配線１のｈ軸方向の側面の微小区間ｄｌと配線２の上面との間のフリンジ容量ｄＣ／ｄｌを計算する。領域１では、配線１のｌ軸に沿った側面（断面）に配線１自身が接続されていると考えることができる。領域５では、配線１のｈ軸方向側に配線２はない（図１０（ａ）を参照）。このため、領域１及び５における、配線１のｈ軸方向の側面の微小区間ｄｌと配線２の上面との間のフリンジ容量ｄＣ／ｄｌは、式６で計算される。

但し、配線１のｈ軸方向の側面と、配線２を除く第２の配線層の配線の上面と間のフリンジ容量は、十分小さく無視できるものとする。

次に、領域２における、配線１のｈ軸方向の側面の微小区間ｄｌと配線２の上面との間のフリンジ容量ｄＣ／ｄｌを計算する。ここで、図１０（ａ）及び（ｂ）に示すように、Ｏ点から任意の距離離れたＦ−Ｆ断面図における、配線２の断面の幅をＷ₂ とし、ｈ軸方向に生じる配線１と配線２とのスペースをＳ₂ とする。この場合、領域２では、図１０（ａ）から解るように、式７が成り立つ。

そして、領域２における、配線１のｈ軸方向の側面の微小区間ｄｌと配線２の上面との間のフリンジ容量ｄＣ／ｄｌは、式８で計算される。

次に、領域３における、配線１のｈ軸方向の側面の微小区間ｄｌと配線２の上面との間のフリンジ容量ｄＣ／ｄｌを計算する。領域３では、Ｓ₂ は式９で表される。

また、領域３では、Ｗ₂ は式１０で表される。

そして、領域３における、配線１のｈ軸方向の側面の微小区間ｄｌと配線２の上面との間のフリンジ容量ｄＣ／ｄｌは、式８で計算される。

次に、領域４における、配線１のｈ軸方向の側面の微小区間ｄｌと配線２の上面との間のフリンジ容量ｄＣ／ｄｌを計算する。領域４では、図１０（ａ）から解るように、Ｓ₂ ＝０となる。また、領域４では、Ｗ₂ は式１１で表される。

そして、領域４における、配線１のｈ軸方向の側面の微小区間ｄｌと配線２の上面との間のフリンジ容量は、式８にＳ₂ ＝０を代入した式１２で計算される。

以上で計算した領域１〜５におけるフリンジ容量ｄＣ／ｄｌを用いて、式５の計算をすることによって、交差角度θが鋭角の場合の単位セル当たりのフリンジ容量Ｃ_fringeを計算できる。

次に、交差角度θが鈍角の場合について説明する。図１１は、交差角度θが鈍角の場合において、単位セル当たりのフリンジ容量Ｃ_fringeを計算するための図である。図１１（ａ）は、図９（ａ）に示す単位セルの配線を、説明の便宜のために、１本の第１の配線層の配線（以下、配線１という）及び１本の第２の配線層の配線（以下、配線２という）のみとして表した正面図である。図１１（ａ）に示す通り、Ｏ点を原点とし互いに直交するｌ軸とｈ軸とを定義する。ｌ軸及びｈ軸は、第１の配線層に位置し、ｌ軸は、配線１の側面に沿う。なお、図１１（ｂ）は、図１１（ａ）のＧ−Ｇ断面の図である。図１１（ｃ）は、図１１（ａ）のＧ’−Ｇ’断面の図である。

以下では、図１１（ａ）に示すように、ｌ軸に沿った２つの領域（領域１及び２）に対して、それぞれ、単位長さ当たりのフリンジ容量を計算する。ここで、θ’＝１８０°−θとする。領域１及び２は、式１３で表すことができる。

配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量ｄＣ／ｄｌを、領域１及び２において求めて８倍することで、単位セル当たりのフリンジ容量Ｃ_fringeを式１４に示すように計算する。

まず、領域２における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量を計算する。領域２では、配線１のｌ軸に沿った側面からｈ軸方向には、配線１自身がある。このことによって、配線１のｌ軸に沿った側面から出る電気力線は、ブロックされる。この結果として、領域２における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量は、式１５で計算される。

次に、領域１における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量を計算する。ここで、領域１を、図１１（ａ）に示すように、３つの領域（領域１−１〜領域１−３）に分割する。領域１−１〜領域１−３は、式１６で表すことができる。

但し、領域１−２及び領域１−３は、θ’の大きさによっては、領域１には存在しない。図１１（ａ）に示した位置関係（θ’の大きさ）では、領域１−２の一部及び領域１−３は、領域１に存在しないが、説明の便宜のために、存在するものとして図１１（ａ）に示している。

領域１−１における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量を計算する。ここで、図１１（ａ）及び（ｂ）に示すように、領域１−１のＧ−Ｇ断面図における、配線２の断面の幅をＷ₂ とし、ｈ軸方向に生じる配線１と配線２とのスペースをＳ₂ とする。この場合、領域１−１では、式１７が成り立つ。

そして、領域１−１における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量は、図１０（ａ）の領域２の説明で用いた式８で計算される。

領域１−２における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量を計算する。領域１−２では、図１１（ａ）から解るように、式１８が成り立つ。

そして、領域１−２における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量は、図１０（ａ）の領域４の説明で用いた式１２で計算される。

領域１−３における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量を計算する。ここで、図１１（ａ）及び（ｃ）に示すように、領域１−３において、配線２は、２つに分断されている。領域１−３において、配線１から近い方の配線２を配線２ａとし、配線１から遠い方の配線２を配線２ｂとする。以下では、配線２ａと配線２ｂとに分けて計算を行う。

まず、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２ａの上面との間のフリンジ容量を計算する。図１１（ｃ）に示すように、Ｓ₂ 及びＷ₂ について、式１９が成り立つ。

そして、領域１−３における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２ａの上面との間のフリンジ容量は、図１０（ａ）の領域４の説明で用いた式１２で計算される。

次に、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２ｂの上面との間のフリンジ容量を計算する。図１１（ｃ）に示すように、Ｓ₂ 及びＷ₂ について、式２０が成り立つ。

そして、領域１−３における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２ｂの上面との間のフリンジ容量は、図１０（ａ）の領域２の説明で用いた式８で計算される。

領域１−３における、配線１のｌ軸に沿った側面の微小区間ｄｌと配線２の上面との間のフリンジ容量は、以上で計算した配線２ａについてのフリンジ容量と配線２ｂについてのフリンジ容量との合計となる。

そして、領域１についてのフリンジ容量は、領域１−１〜領域１−３についてのフリンジ容量の合計となる。

以上で計算した領域１及び２におけるフリンジ容量ｄＣ／ｄｌを用いて、式１４の計算をすることによって、交差角度θが鈍角の場合の単位セル当たりのフリンジ容量Ｃ_fringeを計算できる。

以上に説明した計算結果として、半導体容量素子１０に発生する単位面積当たりの静電容量Ｃ₀（θ）は、式２１で計算される。

図１２は、交差角度θを０°から１８０°まで変化させた場合の半導体容量素子１０に発生する単位面積当たりの静電容量Ｃ₀（θ）の計算結果を示す図である。なお、図１２には、比較のため、従来の半導体容量素子１２５（図２４を参照）に発生する単位面積当たりの静電容量の計算結果を示す。図１２に示す通り、本発明の半導体容量素子１０と従来の半導体容量素子１２５とでは、単位面積当たりの静電容量の最大値は、ほぼ同等である。しかしながら、交差角度θ＝９０°及びその近傍では、本発明の半導体容量素子１０の単位面積当たりの静電容量の方が大きい。

図１３は、Ｗ₁ 及びＳ₁ をそれぞれ変化させた場合の半導体容量素子１０の単位面積当たりの静電容量Ｃ₀（θ）の計算結果を示す図である。図１４は、Ｔ及びＨをそれぞれ変化させた場合の半導体容量素子１０の単位面積当たりの静電容量Ｃ₀（θ）の計算結果を示す図である。図１３（ａ）は、Ｗ₁ を０．５倍、１倍及び２倍した場合の単位面積当たりの静電容量Ｃ₀（θ）を示し、図１３（ｂ）は、Ｓ₁ を０．５倍、１倍及び２倍した場合の単位面積当たりの静電容量Ｃ₀（θ）を示す。図１４（ａ）は、Ｔを０．５倍、１倍及び２倍した場合の単位面積当たりの静電容量Ｃ₀（θ）を示し、図１４（ｂ）は、Ｈを０．５倍、１倍及び２倍した場合の単位面積当たりの静電容量Ｃ₀（θ）を示す。図１３及び図１４に示す通り、Ｗ₁ 、Ｓ₁ 、Ｔ及びＨが変化しても、半導体容量素子１０の単位面積当たりの静電容量Ｃ₀（θ）は、交差角度θ＝９０°で最大又は最大に極めて近い値となる。従って、Ｗ₁ 、Ｓ₁ 、Ｔ及びＨが変化した場合であっても、交差角度θ＝９０°及びその近傍では、本発明の半導体容量素子１０の単位面積当たりの静電容量の方が、従来の半導体容量素子１２５の単位面積当たりの静電容量よりも大きい。

ここで、容量装置の設計及び製造は、一般に、交差角度θ＝９０°とした場合が容易である。従来の半導体容量素子１２５では、製造等が容易である交差角度θ＝９０°において、単位面積当たりの静電容量が大きく減少している。一方で、上記した通り、本発明の半導体容量素子１０では、製造等が容易である交差角度θ＝９０°において、単位面積当たりの静電容量は最大又は最大に極めて近い値となる。この結果として、本発明の半導体容量素子１０は、従来の半導体容量素子１２５よりも実用的といえる。

（第２の実施形態）
図１５は、第２の実施形態に係る半導体容量素子５０の構成例を示す図である。図１５に示す通り、半導体容量素子５０は、第１の実施形態に係る半導体容量素子１０の構成に対して、第１の配線層に設けられる入力側のメタル配線１１のジグザグ形状の折れ曲がり部分と、第２の配線層に設けられる入力側のメタル配線１５のジグザグ形状の折れ曲がり部分とをそれぞれ接続するビア５１〜５９を更に備え、また、第１の配線層に設けられる出力側のメタル配線１２のジグザグ形状の折れ曲がり部分と、第２の配線層に設けられる出力側のメタル配線１６のジグザグ形状の折れ曲がり部分とをそれぞれ接続するビア６０〜６８を更に備える構成である。なお、半導体容量素子５０について、半導体容量素子１０と同じ構成要素には、同一の参照符号を付して、その説明は省略する。

以上の構成によって、半導体容量素子５０は、第１の実施形態に係る半導体容量素子１０と比べて、第１の配線層のメタル配線と第２の配線層のメタル配線とを接続するビア５１〜６８相互の電界結合が加算されるため、単位面積当たりの静電容量を更に増加させることができる。

なお、以上では、メタル配線のジグザグ形状の折れ曲がり部分にビアを備えたが、第１及び第２の配線層の積層方向において、第１の配線層に設けられる入力側のメタル配線１１のジグザグ形状配線と、第２の配線層に設けられる入力側のメタル配線１５のジグザグ形状配線とが重なる部分をビアで接続し、同様に、第１の配線層に設けられる出力側のメタル配線１２のジグザグ形状配線と、第２の配線層に設けられる出力側のメタル配線１６のジグザグ形状配線とが重なる部分をビアで接続してもよい。

図１６は、半導体容量素子５０の第１の変形例の構成を示す図である。以下に、図１６を参照して、第１の変形例の構成について説明する。第１の変形例は、半導体容量素子５０（図１５を参照）の構成に加えて、以下の構成を備える。

第１の変形例は、第１の配線層に配列されるジグザグ形状配線が備える、正方形形状の折れ曲がり部分の内、このジグザグ形状配線が配列された領域の外周に位置する外周折れ曲がり部分６９〜７４に接続されるビア８１〜８６を備える。また、第１の変形例は、外周折れ曲がり部分６９〜７４の形状と同一の正方形形状のフローティング配線７５〜８０を、第２の配線層上であって、第１の配線層の外周折れ曲がり部分６９〜７４が、第１及び第２の配線層の積層方向に照射される平行光によって、第２の配線層に投影される位置にそれぞれ備える。そして、フローティング配線７５〜８０は、ビア８１〜８６にそれぞれ接続される。つまり、第１の変形例では、第１の配線層の各外周折れ曲がり部分６９〜７４は、各ビア８１〜８６によって、各フローティング配線７５〜８０と接続される。同様に、第１の変形例は、第２の配線層に配列されるジグザグ形状配線が備える、正方形形状の折れ曲がり部分の内、このジグザグ形状配線が配列された領域の外周に位置する外周折れ曲がり部分８７〜９２に接続されるビア９３〜９８を備える。また、第１の変形例は、外周折れ曲がり部分８７〜９２の形状と同一の正方形形状のフローティング配線９９〜１０４を、第１の配線層上であって、第２の配線層の外周折れ曲がり部分８７〜９２が、第１及び第２の配線層の積層方向に照射される平行光によって、第１の配線層に投影される位置に、それぞれ備える。そして、フローティング配線９９〜１０４は、ビア９３〜９８にそれぞれ接続される。つまり、第１の変形例では、第２の配線層の各外周折れ曲がり部分８７〜９２は、各ビア９３〜９８によって、各フローティング配線９９〜１０４と接続される。

このような構成によって、フローティング配線７５〜８０とフローティング配線７５〜８０に隣接するメタル配線１５又は１６のジグザグ形状配線とによって生じる電解結合と、フローティング配線９９〜１０４とフローティング配線９９〜１０４に隣接するメタル配線１１又は１２のジグザグ形状配線とによって生じる電解結合とが加算される。この結果として、半導体容量素子５０の第１の変形例は、半導体容量素子５０（図１５を参照）よりも、単位面積当たりの静電容量を更に増加させることができる。

図１７は、半導体容量素子５０の第２の変形例の構成を示す図である。図１７に示す通り、第２の変形例では、図１６に示す第１の変形例のフローティング配線７５〜８０及び９９〜１０４の形状を、正方形形状から三角形形状にしている。そして、フローティング配線７５〜８０は、フローティング配線７５〜８０と同一の配線層（第２の配線層）に設けられる隣接するジグザグ形状配線から所定の間隔を空けつつ、最も面積が大きい三角形形状とされる。同様に、フローティング配線９９〜１０４は、フローティング配線９９〜１０４と同一の配線層（第１の配線層）に設けられる隣接するジグザグ形状配線から所定の間隔を空けつつ、最も面積が大きい三角形形状とされる。

このような構成によって、第２の変形例のフローティング配線７５〜８０及び９９〜１０４の面積は、第１の変形例のフローティング配線７５〜８０及び９９〜１０４の面積よりも大きくなる（図１６及び図１７を参照）。このことによって、第２の変形例における、フローティング配線７５〜８０とフローティング配線７５〜８０に隣接するメタル配線１５又は１６のジグザグ形状配線とによって生じる電解結合と、フローティング配線９９〜１０４とフローティング配線９９〜１０４に隣接するメタル配線１１又は１２のジグザグ形状配線とによって生じる電解結合とは、第１の変形例よりも大きくなる。この結果として、半導体容量素子５０の第２の変形例は、半導体容量素子の第１の変形例（図１６を参照）よりも、単位面積当たりの静電容量を更に増加させることができる。

なお、上記した第２の変形例では、図１７に示す通り、フローティング配線７５〜８０及び９９〜１０４の三角形形状の２つの内角は、９０°より小さくなる。ここで、半導体プロセスによっては、このような形状はルール違反となる場合がある。図１８は、半導体容量素子５０の第３の変形例の構成を示す図である。そこで、例えば、図１８に示す通り、フローティング配線７５〜８０及び９９〜１０４の形状を、三角形形状の９０°より小さい内角を有する２つの角を切断した、５角形形状とすることによって、第３の変形例では、第２の変形例とほぼ同等の効果を得つつ、半導体プロセスのルール違反を回避できる。

（第３の実施形態）
図１９は、本発明の第３の実施形態に係る半導体容量素子２００の構成例を示す図である。図１９（ａ）に示す通り、半導体容量素子２００は、実線で示された第１の配線層と、点線で示された第２の配線層とを備える。図１９（ｂ）は、第１の配線層の配線を示す。図１９（ｃ）は、第２の配線層の配線を示す。半導体容量素子２００は、第１の実施形態の半導体容量素子１０（図１を参照）に対して、メタル配線１１をメタル配線１１−１に置換え、メタル配線１２をメタル配線１２−１に置換え、メタル配線１５をメタル配線１５−１に置換え、メタル配線１６をメタル配線１６−１に置換えた構成である。図２０は、メタル配線１１−１、１２−１、１５−１及び１６−１を示す図である。図２０（ａ）はメタル配線１１−１及び１２−１を示し、図２０（ｂ）はメタル配線１５−１及び１６−１を示す。図２０（ａ）及び（ｂ）に示す通り、メタル配線１１−１、１２−１、１５−１及び１６−１は、それぞれ、メタル配線１１、１２、１５及び１６のジグザグ形状配線の形状を変えた配線である。また、図２０（ａ）及び（ｂ）において、第１の配線層に位置する配線は実線で示し、第２の配線層に位置する配線は点線で示す。なお、半導体容量素子２００において、半導体容量素子１０と同様の構成要素については、同様の参照符号を付して、重複する説明は省略する。

以下では、メタル配線１１−１、１２−１、１５−１及び１６−１の形状について説明する。図２０（ａ）に示す通り、メタル配線１１−１は、四角形の配線（以下、四角配線という）３０１、３０２、３０３及び３０４を含む。なお、四角配線は、図２０（ａ）の黒矢印に示す１単位の直線形状の配線（単位直線配線）が４つ規則的に結合した配線と考えることもできる。四角配線３０１は、第１の配線層に位置し、取り出し配線１３と繋がっている。四角配線３０２は、第２の配線層に位置し、ビア２０４によって四角配線３０１と接続される。四角配線３０３は、第１の配線層に位置し、ビア２０５によって四角配線３０２と接続される。四角配線３０４は、第２の配線層に位置し、ビア２０６によって四角配線３０３と接続される。ここで、四角配線３０１及び３０４は、スペースの制約のために、四角形が切断された形状となっている。

メタル配線１２−１は、図２０（ａ）の白矢印に示す１単位の直線形状の配線（単位直線配線）がクロスして結合した形状の配線（以下、クロス配線という）４０１、４０２、４０３及び４０４を含む。クロス配線４０１は、第１の配線層に位置し、取り出し配線１４と繋がっている。クロス配線４０２は、第２の配線層に位置し、ビア２０３によってクロス配線４０１と接続される。クロス配線４０３は、第１の配線層に位置し、ビア２０２によってクロス配線４０２と接続される。クロス配線４０４は、第２の配線層に位置し、ビア２０１によってクロス配線４０３と接続される。ここで、クロス配線４０１及び４０４は、スペースの制約のために、クロス形状が切断された形状となっている。

次に図２０（ｂ）に示す通り、メタル配線１５−１は、四角配線３０５、３０６、３０７及び３０８を含む。四角配線３０５は、第２の配線層に位置し、取り出し配線２３と繋がっている。四角配線３０６は、第１の配線層に位置し、ビア２０７によって四角配線３０５と接続される。四角配線３０７は、第２の配線層に位置し、ビア２０８によって四角配線３０６と接続される。四角配線３０８は、第１の配線層に位置し、ビア２０９によって四角配線３０７と接続される。ここで、四角配線３０５及び３０８は、スペースの制約のために、四角形が切断された形状となっている。

メタル配線１６−１は、クロス配線４０５、４０６、４０７及び４０８を含む。クロス配線４０５は、第２の配線層に位置し、取り出し配線２４と繋がっている。クロス配線４０６は、第１の配線層に位置し、ビア２１２によってクロス配線４０５と接続される。クロス配線４０７は、第２の配線層に位置し、ビア２１１によってクロス配線４０６と接続される。クロス配線４０８は、第１の配線層に位置し、ビア２１０によってクロス配線４０７と接続される。ここで、クロス配線４０５及び４０８は、スペースの制約のために、クロス形状が切断された形状となっている。

次に、メタル配線１１−１及び１５−１の四角配線と、メタル配線１２−１及び１６−１のクロス配線との位置関係について説明する。図１９（ｂ）に示す第１の配線層の配線について、説明する。図１９（ｂ）に示す通り、第１の配線層において、四角配線とクロス配線とは、所定の間隔Ｓを空けて交互に配列される。より具体的には、四角配線を構成する単位直線配線とクロス配線を構成する単位直線配線とは、所定の間隔Ｓを空けて平行に配置される。図１９（ｃ）に示す第２の配線層の配線についても、図１９（ｂ）に示す第１の配線層の配線と同様に、四角配線とクロス配線とは、所定の間隔Ｓを空けて交互に配列される。また、図１９（ａ）、図２０（ａ）及び図２０（ｂ）に示す通り、第１の配線層の四角配線を構成する単位直線配線と第２の配線層のクロス配線を構成する単位直線配線とは、配線層の積層方向から視て立体的に交差する。同様に、第２の配線層の四角配線を構成する単位直線配線と第１の配線層のクロス配線を構成する単位直線配線とは、配線層の積層方向から視て立体的に交差する。

ここで、半導体プロセスが微細化すると、電界効果トランジスタのゲートが静電破壊し易くなる。これは、ＩＣ中のメタル配線長が長い場合には、そのメタル配線がアンテナの役割を果たして外部からの静電気を受信してしまうからである。そのため、同一配線層におけるメタル配線長に、制限が設けられる場合がある。

半導体容量素子２００は、配線長の長いジグザグ形状配線（図１を参照）を用いず、配線長の短い四角配線及びクロス配線（図１９及び図２０を参照）を用いている。このことから、第３の実施形態に係る半導体容量素子２００は、ジグザグ形状配線を用いる第１の実施形態に係る半導体容量素子１０よりも、同一配線層におけるメタル配線長を短縮することができる。この結果として、第３の実施形態に係る半導体容量素子２００は、第１の実施形態に係る半導体容量素子１０と同様の効果を得つつ、更に、メタル配線がアンテナの役割を果たすことで生じる静電破壊を回避して、メタル配線長の制限を満たすことができる。

なお、第１の配線層の単位直線配線と第２の配線層の単位直線配線とは、配線層の積層方向から視て９０°で立体的に交差するのが好ましいが、これに限定されるものではない。また、以上では、第１の配線層及び第２の配線層から成る２層の半導体容量素子について説明したが、配線層は３層以上であってもよい。この場合には、単位面積当たりの静電容量を更に大きくすることができる。また、各配線層に設けられる四角配線及びクロス配線の数は、以上に説明した数には限られない。

本発明は、半導体集積回路に内蔵されたメタル配線間の半導体容量素子等に利用可能であり、特に、半導体容量素子の単位面積あたりの静電容量を大きくし、静電容量の製造ばらつきを小さくし、また、Ｑ値を高くし、自己共振周波数を高くさせたい場合等に有用である。

第１の実施形態に係る半導体容量素子１０の構成例を示す図 第１の実施形態に係る半導体容量素子１０が備える第１の配線層に設けられる配線について説明するための図 第１の実施形態に係る半導体容量素子１０が備える第２の配線層が備える配線について説明するための図 第１の実施形態に係る半導体容量素子１０の別の構成例を示す図 第１の実施形態に係る半導体容量素子１０の別の構成例を示す図 第１の実施形態に係る半導体容量素子１０の別の構成例を示す図 第１の実施形態に係る半導体容量素子１０の別の構成例を示す図 第１の実施形態に係る半導体容量素子１０に発生する静電容量について説明するための図 第１の実施形態に係る半導体容量素子１０の単位セルを示す図 第１の実施形態に係る半導体容量素子１０の交差角度θが鋭角の場合において、単位セル当たりのフリンジ容量Ｃ_fringeを計算するための図 第１の実施形態に係る半導体容量素子１０の交差角度θが鈍角の場合において、単位セル当たりのフリンジ容量Ｃ_fringeを計算するための図 交差角度θを０°から１８０°まで変化させた場合の半導体容量素子１０に発生する単位面積当たりの静電容量Ｃ₀（θ）の計算結果を示す図 Ｗ₁ 及びＳ₁ をそれぞれ変化させた場合の半導体容量素子１０の単位面積当たりの静電容量Ｃ₀（θ）の計算結果を示す図 Ｔ及びＨをそれぞれ変化させた場合の半導体容量素子１０の単位面積当たりの静電容量Ｃ₀（θ）の計算結果を示す図 第２の実施形態に係る半導体容量素子５０の構成例を示す図 第２の実施形態に係る半導体容量素子５０の第１の変形例の構成を示す図 第２の実施形態に係る半導体容量素子５０の第２の変形例の構成を示す図 第２の実施形態に係る半導体容量素子５０の第３の変形例の構成を示す図 第３の実施形態に係る半導体容量素子２００の構成例を示す図 第３の実施形態に係る半導体容量素子２００のメタル配線１１−１、１２−１、１５−１及び１６−１を示す図 特許文献１に記載の従来の１層のフリンジ容量の一例である半導体容量素子１１０の構成図 特許文献２に記載の従来の多層のフリンジ容量の一例である半導体容量素子１１５の構造図 特許文献３に記載の従来の多層のフリンジ容量の一例である半導体容量素子１２０の構成図 特許文献４に記載の従来の多層のフリンジ容量の一例である半導体容量素子１２５の構成図 従来の半導体容量素子１２５の構成によって、単位面積当たりの静電容量が増える理由を説明するための図 従来の半導体容量素子１２５をメタル配線の積層方向から視た図 従来の半導体容量素子１２５をメタル配線の積層方向から視た図

符号の説明

１０、５０、１１０、１１５、１２０、１２５、２００ 半導体容量素子
１１、１２、１５、１６、７５〜８０、９９〜１０４、１４０〜１４３、４−１、４−２、４−３、４−４、Ａ１〜Ａ６、Ｂ１〜Ｂ６ メタル配線
１３、１４、１７、１８、２３、２４、１４５〜１５０ 取り出し配線
１９〜２１、５１〜６８、８１〜８６、９３〜９８、２０１〜２１２ ビア
２５〜２８ フローティング配線
６９〜７４、８７〜９２ 折れ曲がり部分
３０１〜３０８ 四角配線
４０１〜４０８ クロス配線

Claims (11)

1. Ｎ（Ｎは、２以上の整数）個の配線層を積み上げた構造の半導体容量素子であって、
   Ｋ（Ｋは、１〜Ｎ−１の何れか）番目の配線層に設けられるＫ層メタル配線と、
   Ｋ＋１番目の配線層に設けられるＫ＋１層メタル配線とを備え、
   前記Ｋ層メタル配線及び前記Ｋ＋１層メタル配線は、それぞれ、
   第１の単位直線配線が規則的に結合して成る複数の第１の所定形状配線と当該複数の第１の所定形状配線を第１の端子に接続する取出し配線とを備える第１配線群と、
   第２の単位直線配線が規則的に結合して成る複数の第２の所定形状配線と当該複数の第２の所定形状配線を第２の端子に接続する取出し配線とを備える第２配線群とを含み、
   前記複数の第１の所定形状配線と前記複数の第２の所定形状配線とは、同一の前記配線層において、等間隔を空けて交互に配列され、
   前記Ｋ層の第１配線群の取出し配線と前記Ｋ＋１層の第１配線群の取出し配線とは、前記配線層の積層方向において重なる位置に配置されて互いに接続され、
   前記Ｋ層の第２配線群の取出し配線と前記Ｋ＋１層の第２配線群の取出し配線とは、前記配線層の積層方向において重なる位置に配置されて互いに接続され、
   前記配線層の積層方向において、前記Ｋ層の前記第１の単位直線配線と前記Ｋ＋１層の前記第２の単位直線配線とはそれぞれ立体的に交差し、
   前記配線層の積層方向において、前記Ｋ＋１層の前記第１の単位直線配線と前記Ｋ層の前記第２の単位直線配線とはそれぞれ立体的に交差することを特徴とする、半導体容量素子。
2. 前記第１の所定形状配線は、前記第１の単位直線配線がジグザグ形状に結合して成るジグザグ形状配線であり、
   前記第２の所定形状配線は、前記第２の単位直線配線がジグザグ形状に結合して成るジグザグ形状配線であることを特徴とする、請求項１に記載の半導体容量素子。
3. 前記交差の角度は、それぞれ９０°であることを特徴とする、請求項２に記載の半導体容量素子。
4. 前記Ｋ層メタル配線は、更に、前記ジグザグ形状配線が配列された領域の外周に、前記配列されたジグザグ形状配線の両端のジグザグ形状配線と等間隔を空けて隣接するジグザグ形状のフローティング配線をそれぞれ備え、
   前記Ｋ＋１層メタル配線は、更に、前記ジグザグ形状配線が配列された領域の外周に、前記配列されたジグザグ形状配線の両端のジグザグ形状配線と等間隔を空けて隣接するジグザグ形状のフローティング配線をそれぞれ備えることを特徴とする、請求項２に記載の半導体容量素子。
5. 前記配線層の積層方向において、前記Ｋ層の前記第１の端子に接続されるジグザグ形状配線と前記Ｋ＋１層の前記第１の端子に接続されるジグザグ形状配線とが重なる部分を、それぞれ接続するビアと、
   前記配線層の積層方向において、前記Ｋ層の前記第２の端子に接続されるジグザグ形状配線と前記Ｋ＋１層の前記第２の端子に接続されるジグザグ形状配線とが重なる部分を、それぞれ接続するビアとを更に備えることを特徴とする、請求項２に記載の半導体容量素子。
6. 前記Ｋ層のジグザグ形状配線の折れ曲がり部分の内、当該ジグザグ形状配線が配列された領域の外周に位置する外周折れ曲がり部分に前記配線層の積層方向において対応する前記Ｋ＋１層の位置に設けられるフローティング配線と、
   前記Ｋ＋１層のジグザグ形状配線の折れ曲がり部分の内、当該ジグザグ形状配線が配列された領域の外周に位置する外周折れ曲がり部分に前記配線層の積層方向において対応する前記Ｋ層の位置に設けられるフローティング配線と、
   前記Ｋ層の外周折れ曲がり部分と前記Ｋ＋１層のフローティング配線とをそれぞれ接続するビアと、
   前記Ｋ＋１層の外周折れ曲がり部分と前記Ｋ層のフローティング配線とをそれぞれ接続するビアとを更に備えることを特徴とする、請求項２に記載の半導体容量素子。
7. 前記Ｋ＋１層のフローティング配線及び前記Ｋ層のフローティング配線の形状が正方形であることを特徴とする、請求項６に記載の半導体容量素子。
8. 前記Ｋ＋１層のフローティング配線及び前記Ｋ層のフローティング配線の形状が三角形であることを特徴とする、請求項６に記載の半導体容量素子。
9. 前記Ｋ＋１層のフローティング配線及び前記のＫ層フローティング配線の形状が五角形であることを特徴とする、請求項６に記載の半導体容量素子。
10. 前記第１の所定形状配線は、４つの前記第１の単位直線配線が四角形状に結合して成る四角形状配線であり、
    前記第２の所定形状配線は、２つの前記第２の単位直線配線がクロス形状に結合して成るクロス形状配線であり、
    前記Ｋ層の前記四角形状配線と前記Ｋ＋１層の前記四角形状配線とは、それぞれビアで接続されて前記第１の端子に接続され、
    前記Ｋ層の前記クロス形状配線と前記Ｋ＋１層の前記クロス形状配線とは、それぞれビアで接続されて前記第２の端子に接続されることを特徴とする、請求項１に記載の半導体容量素子。
11. 前記交差の角度は、それぞれ９０°であることを特徴とする、請求項１０に記載の半導体容量素子。

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