JP2008177319A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】チャネル領域に応力を印加しつつ、シリサイド層を安定した膜厚で形成する半導体装置の製造方法および半導体装置を提供する。
【解決手段】まず、Ｓｉ基板１１上にゲート絶縁膜１３を介してゲート電極１４を形成する。次に、ゲート電極１４をマスクにしたエッチングにより、Ｓｉ基板１１の表面層を掘り下げる。次いで、掘り下げられたＳｉ基板１１の表面に、ＳｉＧｅ層からなる第１の層２１ａをエピタキシャル成長させる。続いて、第１の層２１ａ上に、第１の層２１ａよりもＧｅ濃度の低いＳｉＧｅ層またはＳｉ層からなる第２の層２１ｂをエピタキシャル成長させる。次いで、第２の層２１ｂ上に、第２の層２１ｂよりもＧｅ濃度の高いＳｉＧｅ層からなる第３の層２１ｃをエピタキシャル成長させる。その後の第６工程では、第３の層２１ｃと第２の層２１ｂにシリサイド層２２を形成することを特徴とする半導体装置の製造方法および半導体装置である。
【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ＭＯＳ（Metal Oxide Semiconductor)型電界効果トランジスタに関するものである。

近年、トランジスタ性能向上の為、チャネル領域へストレスを印加し、ドレイン電流を増大させる検討が行われている。ストレス印加の手法としては、ＰチャネルＭＯＳ型電界効果トランジスタ（ＰＭＯＳＦＥＴ）のソース・ドレイン領域をエッチングし、その部分にシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させ、チャネル領域にストレスを印加する方法が報告されている。

ここで、上述したＰＭＯＳＦＥＴの製造方法について、図２を用いて説明する。まず、図２（ａ）に示すように、シリコン（Ｓｉ）基板１１の表面側に溝を形成し、この溝内に例えば酸化シリコン（ＳｉＯ₂）からなる絶縁膜を埋め込んだＳＴＩ（shallow trench isolation）構造の素子分離層１２を形成する。次に、Ｓｉ基板１１上に、ＳｉＯ₂からなるゲート絶縁膜１３を介して、ポリシリコンからなるゲート電極１４をパターン形成する。この際、Ｓｉ基板１１上に、ゲート絶縁膜１３とゲート電極１４を構成する各材料膜、および窒化シリコン（ＳｉＮ）からなるハードマスク１５を積層成膜し、これらの積層膜をパターンエッチングする。

次に、ゲート絶縁膜１３、ゲート電極１４およびハードマスク１５を覆う状態で、Ｓｉ基板１１上に、シリコン窒化膜を形成した後、エッチバックすることで、ゲート絶縁膜１３、ゲート電極１４およびハードマスク１５の両脇にＳｉＮからなるサイドウォール１６を形成する。

続いて、図２（ｂ）に示すように、上記ゲート電極１４上のハードマスク１５と両側のサイドウォール１６をマスクにして、Ｓｉ基板１１をエッチングによって掘り下げる、いわゆるリセスエッチングを行うことで、リセス領域１７を形成する。その後、希フッ酸を用いた洗浄処理により、Ｓｉ基板１１表面の自然酸化膜を除去する。

次いで、図２（ｃ）に示すように、リセス領域１７、すなわち、掘り下げられたＳｉ基板１１の表面に、シリコンゲルマニウム（ＳｉＧｅ）層１８をエピタキシャル成長させる。これにより、一定濃度のゲルマニウム（Ｇｅ）を含有させたＳｉＧｅ層１８が形成される。その後、イオン注入法により、ＳｉＧｅ層１８にｐ型不純物を導入し、活性化アニールを行う。これにより、このＳｉＧｅ層１８がソース・ドレイン領域となり、Ｓｉ基板１１におけるソース・ドレイン領域に挟まれたゲート電極１４直下の領域がチャネル領域Ｃｈとなる。

次に、図２（ｄ）に示すように、希フッ酸処理などによりＳｉＧｅ層１８表面の自然酸化膜を除去する。次いで、ハードマスク１５およびサイドウォール１６が設けられたゲート電極１４を覆う状態で、ＳｉＧｅ層１８上および素子分離層１２上に、ニッケル膜等の高融点金属膜を成膜する。続いて、３５０℃程度でＳｉ基板１１を加熱し、ＳｉＧｅ層１８の表面側をシリサイド化して、ニッケルシリサイドからなるシリサイド層１９を形成する。その後、王水などの薬液を用いて、素子分離層１２上、ハードマスク１５上、サイドウォール１６上の未反応金属を除去した後、上記加熱処理よりも高温の、例えば５００℃程度の加熱処理を行い、シリサイド層１９を安定化する。

以上のようにして、ＳｉＧｅ層１８によるチャネル領域Ｃｈへのストレス印加により、チャネル領域Ｃｈを歪ませることで、十分なキャリア移動度を有するＰＭＯＳＦＥＴが製造される。

一方、ソース・ドレイン領域上に形成されるシリサイド層を均一な膜厚で形成するために、様々な検討が行われている。例えば、ニッケルシリサイド層からのニッケルの拡散を防止する拡散調整層をシリサイド層とソース・ドレイン領域およびゲート電極との間に設けた例が開示されている。この拡散調整層には、窒素を含むニッケルシリサイドなどが用いられている（例えば、特許文献１参照）。

また、Ｓｉ基板のシリサイド化を抑制するために、ソース・ドレイン層上にゲルマニウムからなるシリサイド化抑制成分を含む金属シリサイド膜を備えた例が開示されている（例えば、特許文献２参照）。

さらには、ソース・ドレイン領域の上層部にシリサイド反応を阻止するために、酸素、窒素または炭素の濃度が１×１０¹⁸／ｃｍ^-3以上の高濃度層からなるシリサイド反応阻止領域が設けられた例が報告されている（例えば、特許文献３参照）。

特表２００５−５３９４０２号公報 特開２００６−１１４６８１号公報 特開２００５−９３９０７号公報

しかし、上述した特許文献１〜３は、いずれもソース・ドレイン領域がＳｉ層である場合の例であり、ＳｉＧｅ層に適用した例は開示されていない。また、図２を用いて説明した半導体装置の製造方法では、ＳｉＧｅ層１８によるチャネル領域Ｃｈへのストレス印加により、キャリア移動度の向上は図れるものの、図２（ｄ）に示すように、ＳｉＧｅ層１８の表面ではＳｉ基板１１表面よりも欠陥が大きく、シリサイド層１９を構成する高融点金属がＳｉＧｅよりもＳｉと反応し易いため、シリサイド化が局所的に進行してしまう。これにより、反応が不安定になり易く、シリサイド層１９を均一な膜厚で形成することは難しい。このため、ソース・ドレイン領域の抵抗が上昇してしまうという問題がある。また、高融点金属のシリコンへの拡散係数は高いため、局所的に反応が開始された場合には、シリサイド層ＳがＳｉ基板１１まで異常成長してしまう。このため、接合リークが増大してしまう、という問題もある。

したがって、本発明は、チャネル領域に応力を印加しつつ、シリサイド層を安定した膜厚で形成する半導体装置の製造方法および半導体装置を提供することを目的とする。

上述したような目的を達成するために、本発明における半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程を行う。次に、第２工程では、ゲート電極をマスクにしたエッチングにより、シリコン基板の表面層を掘り下げる工程を行う。次いで、第３工程では、掘り下げられたシリコン基板の表面に、シリコンとシリコンとは格子定数の異なる原子との混晶層からなる第１の層をエピタキシャル成長させる工程を行う。続いて、第４工程では、第１の層上に、第１の層よりも上記原子の濃度が低い混晶層またはシリコン層からなる第２の層をエピタキシャル成長させる工程を行う。その後の第５工程では、第２の層上に、第２の層よりも上記原子の濃度が高い混晶層からなる第３の層をエピタキシャル成長させる工程を行う。次いで、第６工程では、第３の層および第２の層にシリサイド層を形成する工程を行う。

このような半導体装置の製造方法によれば、第２の層のシリコンとは格子定数の異なる原子の濃度が、その上層に形成される第３の層の上記原子の濃度よりも低くなる。これにより、上記原子の濃度が低い方がシリサイド化反応が進み易いことから、第３の層よりも第２の層のシリサイド化が進み易くなるため、第２の層まで確実にシリサイド化が進み、シリサイド層が局所的に浅くなることが防止される。さらに、第２の層よりも第１の層の上記原子の濃度が高くなることで、第２の層よりも第１の層のシリサイド化が進み難くなることから、シリサイド化を第２の層までで止めることができ、シリサイド層が局所的に深くなることが防止される。これにより、第３の層と第２の層のトータル膜厚により、シリサイド層が規定されることで、安定した膜厚のシリサイド層が得られるため、コンタクト抵抗の低抵抗化が図れるとともに、シリサイド層の異常成長による接合リークが抑制される。さらに、第２の層よりも上記原子の濃度が高い第１の層と第３の層により、チャネル領域に効果的に応力を印加することも可能であるため、キャリア移動度が向上する。

また、本発明の半導体装置は、シリコン基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置において、ゲート電極の両側のシリコン基板が掘り下げられた領域に、シリコンとシリコンとは格子定数の異なる原子との混晶層からなる第１の層と、第１の層よりも上記原子の濃度が低い混晶層またはシリコン層からなる第２の層と、第２の層よりも上記原子の濃度が高い混晶層からなる第３の層がこの順に積層されており、第３の層および前第２の層にシリサイド層が設けられていることを特徴としている。

このような半導体装置は、上述した製造方法により製造されるものであり、第３の層と第２の層がシリサイド化されることで、第３の層と第２の層のトータル膜厚により、シリサイド層が規定される。これにより、安定した膜厚のシリサイド層が得られるため、コンタクト抵抗の低抵抗化が図れるとともに、シリサイド層の異常成長による接合リーク電流が防止される。また、第２の層よりも上記原子の濃度が高い第１の層と第３の層によりチャネル領域に応力が印加されることで、キャリア移動度が向上する。

以上、説明したように、本発明における半導体装置の製造方法および半導体装置によれば、コンタクト抵抗の低抵抗化を図ることができ、接合リークを抑制することができるとともに、キャリア移動度の向上も図れる。したがって、トランジスタの特性を向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。各実施形態においては、半導体装置の構成を製造工程順に説明する。

本発明の半導体装置の製造方法に係る実施の形態の一例として、ＰＭＯＳＦＥＴの製造方法について、図１の製造工程断面図を用いて説明する。なお、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。

まず、図１（ａ）に示すように、単結晶シリコンからなるＰ型のＳｉ基板１１の表面側に溝を形成し、この溝内に例えば酸化シリコン膜からなる絶縁膜を埋め込んだＳＴＩ構造の素子分離層１２を形成する。

次に、素子分離層１２で分離されたＳｉ基板１１上に、ゲート絶縁膜１３となる例えばシリコン酸窒化膜と、ゲート電極１４となる例えばリンまたはボロンをドープしたポリシリコン膜と、ハードマスク１５となる例えばＳｉＮ膜とをこの順に成膜する。次いで、通常のフォトリソグラフィおよびドライエッチングを行うことで、Ｓｉ基板１１上に、ゲート絶縁膜１３を介してゲート電極１４を形成する。このゲート電極１４上はハードマスク１５で覆われた状態となる。

次いで、ゲート絶縁膜１３、ゲート電極１４、およびハードマスク１５を覆う状態で、Ｓｉ基板１１上に、例えばシリコン窒化膜（図示省略）を成膜した後、例えばドライエッチング法により、シリコン窒化膜をエッチバックすることにより、ゲート絶縁膜１３、ゲート電極１４、およびハードマスク１５の側壁に、絶縁性のサイドウォール１６を形成する。

次に、図１（ｂ）に示すように、Ｓｉ基板１１の表面を掘り下げるリセスエッチングを行う。この場合には、ゲート電極１４上のハードマスク１５および両側のサイドウォール１６をマスクにしたエッチングにより、Ｓｉ基板１１の表面層を掘り下げるリセスエッチングを行うことで、５０ｎｍ程度の深さのリセス領域１７を形成する。このリセスエッチングにおいては、例えば等方性のエッチングを行うことにより、サイドウォール１６の下方にまでリセス領域１７が広げられるようにする。ただし、本発明においては、サイドウォール１６下に、後述するようにＳｉＧｅ層を形成するスペースが存在していればよく、サイドウォール１６の幅およびシリコンエッチング量については規定されるものではない。その後、例えば希フッ酸を用いた洗浄処理により、Ｓｉ基板１１表面の自然酸化膜を除去する。

なお、ここでは、サイドウォール１６が設けられた状態で、リセスエッチングを行う例について説明するが、サイドウォール１６を設けずに、リセスエッチングを行う場合であっても、本発明は適用可能である。

次いで、図１（ｃ）に示すように、リセス領域１７の表面、すなわち掘り下げられたＳｉ基板１１の表面に、ＳｉとＳｉとは格子定数の異なる原子との混晶層をエピタキシャル成長させる。ここで、この混晶層のエピタキシャル成長の際には、この混晶層をソース・ドレイン領域とするための不純物を導入してもよい。本実施形態においては、ＰＭＯＳＦＥＴを製造することから、上記原子として、Ｓｉよりも格子定数の大きいゲルマニウム（Ｇｅ）を用い、また、不純物を導入する場合には、例えばホウ素（Ｂ）からなるｐ型不純物を導入することとする。ここでは、まず、上記Ｓｉ基板１１の表面に、ＳｉＧｅ層からなる第１の層２１ａをエピタキシャル成長させる。これにより、ゲート電極１４下のＳｉ基板１１に設けられるチャネル領域に圧縮応力が印加される。

ここで、第１の層２１aのＧｅ濃度の範囲を、１５atm％以上２５atm％以下とすることで、チャネル領域に効率よく応力を印加することができ、キャリア移動度が向上する。また、後述するように、第１の層２１ａは、第１の層２１上に形成される第２の層よりもＧｅ濃度が高いため、第２の層よりもシリサイド化が進み難く、後工程で、第２の層とその上層に形成される第３の層をシリサイド化する際に、Ｇｅの濃度差により、第１の層２１ａはシリサイド化反応のストッパー層として機能する。これにより、シリサイド層が局所的に深くなることが防止される。

上記第１の層２１ａの成膜条件は、成膜ガスとして、ジクロロシラン（Dichlorosilane（ＤＣＳ））、水素（Ｈ₂）により１．５vol%に希釈された水素化ゲルマニウム（ＧｅＨ₄）、塩化水素（ＨＣｌ）、Ｈ₂により１００ｐｐｍに希釈されたジボラン（Ｂ₂Ｈ₆）を用い、ガス流量をＤＣＳ／ＧｅＨ₄／ＨＣｌ/Ｂ₂Ｈ₆＝１０〜１００／５０〜１００／１０〜１００/０〜３００（ｍｌ／ｍｉｎ）とする。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１．３３ｋＰａに設定する。

ここでは、第１の層２１ａのＧｅ濃度を２０atm％とし、３５ｎｍ程度の膜厚で形成することとする。

次に、第１の層２１ａ上に、第１の層２１ａよりもＧｅ濃度の低いＳｉＧｅ層またはＳｉ層からなる第２の層２１ｂをエピタキシャル成長させる。後述するように、この第２の層２１ｂは、第２の層２１ｂ上に形成される第３の層よりもＧｅ濃度が低いため、第２の層２１ｂとその上層に形成される第３の層をシリサイド化する際に、Ｇｅの濃度差により、第３の層よりもシリサイド化が進み易くなることから、第２の層２１ｂまで確実にシリサイド化を進めることができ、シリサイド層が局所的に浅くなることが防止される。

ここで、第２の層２１ｂのＧｅ濃度は１０atm％以下であり、濃度勾配を大きくするためにＧｅを含まないＳｉ層であることがさらに好ましい。また、第２の層２１ｂの膜厚は、確実にシリサイド化を進めることができ、また、チャネル領域への応力印加の低下が許容範囲内となる膜厚で形成されることが好ましく、５ｎｍ〜１０ｎｍであることとする。

この第２の層２１ｂをＳｉＧｅ層で形成する場合の成膜条件としては、ＤＣＳ、Ｈ₂により１．５vol%に希釈されたＧｅＨ₄、ＨＣｌ、Ｈ₂により１００ｐｐｍに希釈されたＢ₂Ｈ₆を用い、ガス流量をＤＣＳ／ＧｅＨ₄／ＨＣｌ/Ｂ₂Ｈ₆＝１０〜１００／１〜５０／１０〜１００/０〜３００（ｍｌ／ｍｉｎ）とする。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１．３３ｋＰａに設定する。

また、第２の層２１ｂをＳｉ層で形成する場合の成膜条件としては、成膜ガスとしてＤＣＳ、ＨＣｌ、Ｈ₂により１００ｐｐｍに希釈されたＢ₂Ｈ₆を用い、ガス流量をＤＣＳ／ＨＣｌ/Ｂ₂Ｈ₆＝１０〜１００／１０〜１００/０〜３００（ｍｌ／ｍｉｎ）とする。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１．３３ｋＰａに設定する。

ここでは、第２の層２１ｂのＧｅ濃度を１０atm％とし、１０ｎｍ程度の膜厚で形成することとする。

次に、第２の層２１ｂ上に、第２の層２１ｂよりもＧｅ濃度の高いＳｉＧｅ層からなる第３の層２１ｃをエピタキシャル成長させる。これにより、上記リセス領域１７は、第１の層２１ａ、第２の層２１ｂおよび第３の層２１ｃからなるＳｉＧｅ層２１で埋め込まれた状態となる。このＳｉＧｅ層２１は、不純物が導入されることで、ソース・ドレイン領域となり、ＳｉＧｅ層２１で挟まれたゲート電極１４の直下の領域が、チャネル領域Ｃｈとなる。

ここで、上述したように、第２の層２１ｂは第１の層２１ａおよび第３の層２１ｃよりもＧｅ濃度が低いため、後工程において、第３の層２１ｃと第２の層２１ｂにシリサイド層が形成され、第３の層２１ｃと第２の層２１ｂのトータル膜厚により、シリサイド層の膜厚が規定される。この際、チャネル領域への応力印加を効率よく行うためには、Ｇｅ濃度の低い第２の層２１ｂの膜厚は厚くしないほうが好ましいため、シリサイド層の膜厚を調整する場合には、第３の層２１ｃの膜厚を調整することで、シリサイド層の膜厚を規定することが好ましい。

ここで、第３の層２１ｃのＧｅ濃度の範囲を、第１の層２１ａと同様に、１５atm％以上２５atm％以下とすることで、チャネル領域に効率よく応力が印加され、キャリア移動度が向上する。第３の層２１ｃの成膜条件は、第１の層２１ａと同一条件で行うこととする。

ここでは、第３の層２１ｃのＧｅ濃度を２０atm％とし、５ｎｍ程度の膜厚で形成することとする。これにより、５０ｎｍ程度の深さで掘り込まれたリセス領域１７は、第１の層２１ａ（３５ｎｍ）、第２の層２１ｂ（１０ｎｍ）および第３の層２１ｃ（５ｎｍ）からなるＳｉＧｅ層２１で埋め込まれ、第３の層２１ｃの表面とＳｉ基板１１の表面とが略同等の高さとなる。なお、ここでは、第３の層２１ｃの表面とＳｉ基板１１の表面とが略同等の高さとなる例について説明したが、第３の層２１ｃはＳｉ基板１１の表面から盛り上がった状態で形成されてもよい。

その後、上記ＳｉＧｅ層２１のエピタキシャル成長の際のＢからなるｐ型不純物の導入量が不十分な場合、または、上記ＳｉＧｅ層２１のエピタキシャル成長の際に上記ｐ型不純物を導入しない場合には、ハードマスク１５、サイドウォール１６をマスクとし、例えばイオン注入により、上記ＳｉＧｅ層２１に、Ｂからなるｐ型不純物を導入する。その後、活性化アニールを行う。なお、ＳｉＧｅ層２１をエピタキシャル成長させた際のＢの導入量が十分である場合には、このイオン注入工程は行わなくてもよい。

また、ここでの記載は省略したが、ゲート電極１４の両側のＳｉ基板１１にエクステンション領域（図示省略）を形成してもよい。この場合には、薬液を用いた洗浄処理によりサイドウォール１６を除去した後、ゲート電極１４上のハードマスク１５をマスクとし、ｐ型不純物を導入する。その後、ゲート絶縁膜１３、ゲート電極１４およびハードマスク１５の両側に、新たなサイドウォールを形成する。

次に、図１（ｄ）に示すように、希フッ酸処理などによりＳｉＧｅ層２１表面の自然酸化膜を除去する。次いで、ハードマスク１５およびサイドウォール１６が設けられたゲート電極１４を覆う状態で、ＳｉＧｅ層２１上および素子分離層１２上に、例えばニッケル膜からなる高融点金属膜を成膜する。この際、例えば２００℃の成膜温度で、ニッケル膜を１０ｎｍの膜厚で成膜する。

続いて、３５０℃程度でＳｉ基板１１を加熱し、ＳｉＧｅ層２１の表面側をシリサイド化する。この際、上述したように、第３の層２１ｃ（前記図２（ｃ）参照）よりもその下層となる第２の層２１ｂ（前記図２（ｃ）参照）を構成するＳｉＧｅ層中のＧｅ濃度が低いため、第３の層２１ｃよりも第２の層２１ｂのシリサイド化が進み易くなる。これにより、第２の層２１ｂまで確実にシリサイド化が進み、シリサイド層２２が局所的に浅くなることが防止される。さらに、第２の層２１ｂよりも第１の層２１ａのＧｅ濃度が高いため、第２の層２１ｂよりも第１の層２１ａのシリサイド化が進み難くなることから、シリサイド化を第２の層２１ｂまでで止めることができ、シリサイド層２２が局所的に深くなることが防止される。これにより、第３の層２１ｃと第２の層２１ｂに例えばニッケルシリサイドからなるシリサイド層２２が形成され、第３の層２１ｃと第２の層２１ｂのトータル膜厚により、シリサイド層の膜厚が規定されることで、安定した膜厚のシリサイド層２２が得られる。

上記シリサイド層２２を構成する高融点金属としては、上述したニッケル以外に、チタン、コバルト、ニッケルプラチナ等が用いられる。なお、本実施形態では、ゲート電極１４表面にシリサイド層を形成しない例について説明したが、ＳｉＧｅ層２１の表面とともに、ゲート電極１４表面をシリサイド化してもよい。この場合には、上記高融点金属膜を成膜する工程の前に、ハードマスク１５を除去する。

その後、王水などの薬液を用いて、素子分離層１２上、ハードマスク１５上、サイドウォール１６上の未反応金属を除去した後、上記加熱処理よりも高温の、例えば５００℃程度の加熱処理を行い、シリサイド層２２を安定化する。

以上のようにして、ＳｉＧｅ層２１によるチャネル領域Ｃｈへのストレス印加により、チャネル領域Ｃｈを歪ませることで、十分なキャリア移動度を有するＰＭＯＳＦＥＴが得られる。

このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、第３の層２１ｃよりも第２の層２１ｂのＧｅ濃度が低くなるとともに、第２の層２１ｂよりも第１の層２１ａのＧｅ濃度が高くなることで、第３の層２１ｃと第２の層２１ｂとにシリサイド層２２が形成される。これにより、第３の層２１ｃと第２の層２１ｂのトータル膜厚で、シリサイド層２２の膜厚が規定され、安定した膜厚のシリサイド層２２が得られるため、コンタクト抵抗の低抵抗化が図れるとともに、シリサイド層の異常成長による接合リークを抑制することができる。さらに、第２の層２１ｂよりもＧｅ濃度の高いＳｉＧｅ層からなる第１の層２１ａと第３の層２１ｃにより、チャネル領域Ｃｈに効果的に応力を印加することも可能であるため、キャリア移動度が向上する。以上のことから、トランジスタの特性を向上させることができる。

なお、上記実施形態においては、ＰＭＯＳＦＥＴの製造方法を例にとり説明したが、本発明はＮチャネルＭＯＳ型電界効果トランジスタ（ＮＭＯＳＦＥＴ）であっても適用可能である。この場合には、シリコンとシリコンとは格子定数の異なる原子として、シリコンよりも格子定数の小さい炭素（Ｃ）とからなるＳｉＣ層をリセス領域にエピタキシャル成長させることで、チャネル領域Ｃｈに引っ張り応力を印加する。ＮＭＯＳＦＥＴの製造方法においては、第１の層、第３の層のＣ濃度を０．５atm％〜１０atm％、第２の層のＣ濃度を１．０atm％以下となるように調整する。

また、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの両方を搭載したＣＭＯＳ（Complementary Metal Oxide Semiconductor)ＦＥＴを形成する場合にも本発明は適用可能である。

本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。 従来の半導体装置の製造方法を説明するための製造工程断面図である。

符号の説明

１１…Ｓｉ基板、１３…ゲート絶縁膜、１４…ゲート電極、２１…混晶層、２１ａ…第１の層、２１ｂ…第２の層、２１ｃ…第３の層、２２…シリサイド層

Claims (2)

1. シリコン基板上にゲート絶縁膜を介してゲート電極を形成する第１工程と、
   前記ゲート電極をマスクにしたエッチングにより、前記シリコン基板の表面層を掘り下げる第２工程と、
   掘り下げられた前記シリコン基板の表面に、シリコンとシリコンとは格子定数の異なる原子との混晶層からなる第１の層をエピタキシャル成長させる第３工程と、
   前記第１の層上に、当該第１の層よりも前記原子の濃度が低い前記混晶層またはシリコン層からなる第２の層をエピタキシャル成長させる第４工程と、
   前記第２の層上に、当該第２の層よりも前記原子の濃度が高い前記混晶層からなる第３の層をエピタキシャル成長させる第５工程と、
   前記第３の層および前記第２の層にシリサイド層を形成する第６工程とを有する
   ことを特徴とする半導体装置の製造方法。
2. シリコン基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置において、
   前記ゲート電極の両側の前記シリコン基板が掘り下げられた領域に、シリコンとシリコンとは格子定数の異なる原子との混晶層からなる第１の層と、当該第１の層よりも前記原子の濃度が低い前記混晶層またはシリコン層からなる第２の層と、当該第２の層よりも前記原子の濃度が高い前記混晶層からなる第３の層がこの順に積層されており、
   前記第３の層および前記第２の層にシリサイド層が設けられている
   ことを特徴とする半導体装置。

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