JP2008009080A

JP2008009080A - 表示装置

Info

Publication number: JP2008009080A
Application number: JP2006178522A
Authority: JP
Inventors: Koji Numao; 孝次沼尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-06-28
Filing date: 2006-06-28
Publication date: 2008-01-17

Abstract

【課題】有機ＥＬ素子を陽極から先に形成することができるとともに、ＴＦＴを全てｎ型とし得る画素回路を備えた表示装置を実現する。
【解決手段】スイッチ用ＴＦＴ：Ｑ３・Ｑ２・Ｑ５をオン状態として、駆動用ＴＦＴ：Ｑ１をオン状態とする。そして、スイッチ用ＴＦＴ：Ｑ５をオフ状態とすれば、駆動用ＴＦＴ：Ｑ１を閾値状態でオフ状態とすることができる。この後、スイッチ用ＴＦＴ：Ｑ２をオフ状態として、コンデンサＣ１に上記閾値電圧を保持させる。次いで、スイッチ用ＴＦＴ：Ｑ３をオフ状態としてスイッチ用ＴＦＴ：Ｑ４をオン状態とする。ここで、電位配線Ｕｉの前記電位と、電位配線Ｕｉの次に変化させる電位と、ソース配線Ｓｊの前記電位との組み合わせを、駆動用ＴＦＴ：Ｑ１がオン状態となるときの制御電圧と、オフ状態となるときの制御電圧とに対する条件を満たすように選択する。
【選択図】図１

Description

本発明は有機ＥＬ（Organic Light Emitting Diodes）素子等の電気光学素子を用いた表示装置およびその駆動方法に関するものである。

有機ＥＬ素子などの電流駆動型素子を発光素子に用いた表示装置において、当該電流駆動型素子を、電圧駆動型で電流出力型の駆動素子の閾値電圧のばらつきに依らずに所望の電流で駆動する技術が提案されている。このような駆動回路では、まず駆動素子を閾値状態としておき、その後、閾値電圧からある電圧分だけずらした制御電圧が駆動素子に印加されるように、駆動回路に表示信号を書き込む動作および発光動作を行う。

図２３〜図２７に、このような駆動回路を備えた表示装置の例として、特許文献１に示された表示装置の構成と、その駆動方法を示す。

図２３は、特許文献１の表示装置のブロック構成を示す図である。表示領域４６内に画素４０がマトリクス状に設けられており、画素４０には信号線８およびリセットゲート線１１、電源線４９がそれぞれ接続されている。信号線８の一端は信号線切替えスイッチ１７を介して信号側駆動回路１６に、リセットゲート線１１の一端は走査側駆動回路４５に接続され、電源線４９は電源線スイッチ４１を介して電源入力線４３にまとめられる。なおここで、電源線スイッチ４１は走査側駆動回路４５によって制御され、また信号線切替えスイッチ１７は信号線８を信号側駆動回路１６と定電圧入力線１４とに切り替える。

図２４は、この画素４０の回路構成を示す図である。各画素４０には電気光学素子として有機ＥＬ素子１が設けられており、有機ＥＬ素子１のカソード端は共通接地に接続されている。またアノード端は駆動ＴＦＴ：２のチャンネルを介して電源線４９に接続されている。また駆動ＴＦＴ：２のゲートは記憶容量４を介して信号線８に接続されており、駆動ＴＦＴ：２のドレイン端子とゲート端子間にはリセットスイッチ６が設けられている。このリセットスイッチ６は前述のリセットゲート線１１に接続されている。

図２５は、この表示装置の駆動タイミングチャートである。当該タイミングチャートは、１フレーム期間における信号線８、リセットスイッチ６、電源線スイッチ４１および有機ＥＬ素子１のカソード端である共通接地（Ｃｏｍｍｏｎ）の動作を表している。各スイッチ６，４１の駆動波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示している。１フレーム期間は前半の「書き込み期間」と、後半の「発光期間」から構成されている。前半の「書き込み期間」においては走査側駆動回路４５の走査に従って、画素４０におけるリセットスイッチ６、および表示領域４６端部に設けられた電源線スイッチ４１は順次駆動され、同時に共通接地も接地／フローティングの状態を繰り返す。

図２６はその「書き込み期間」における各画素４０のタイミングチャートを示しており、各画素４０が走査側駆動回路４５によって選択され、表示信号が書き込まれる際の、信号線８、リセットスイッチ６、電源線スイッチ４１、および有機ＥＬ素子１のカソード端である共通接地（Ｃｏｍｍｏｎ）の動作を表している。画素４０への表示信号書き込み時は、始めに時刻ｔ０でリセットスイッチ６および電源線スイッチ４１がオン状態になり、共通接地は接地され、信号線８には信号電圧Ｖｓが印加される。これにより駆動ＴＦＴ２はゲートとドレインとが接続されたダイオード接続になり、駆動ＴＦＴ２のゲート電圧はクリアされる。次に時刻ｔ１で共通接地がフローティング（Ｏｐｅｎ）になることで、駆動ＴＦＴ２のゲート電圧が電源線４９に印加されている電源電圧よりも閾値電圧Ｖｔｈだけ低い電圧まで上昇し、駆動ＴＦＴ２を流れる電流が停止する。この後、時刻ｔ２でリセットスイッチ６がオフされ、さらにｔ３で電源線スイッチ４１がオフされ、この画素４０の信号電圧書き込みは完了する。

続いて次の行の画素４０の表示信号書き込みが開始され、信号線８には次の画素４０に書き込むべき信号電圧が印加される。以上の繰返しによって全ての画素４０に対して信号電圧が書き込まれたところで、前半の「書き込み期間」が終了する。

後半の「発光期間」の動作は再び図２５により示される。後半の「発光期間」においては、信号線８には一定の電圧Ｖｉｌが印加され、同時に全ての画素４０のリセットスイッチ６はオフ、電源線スイッチ４１はオン、共通接地は接地電圧に固定される。前述の記憶容量４への書き込みによって、信号線８に信号電圧Ｖｓが印加された際には、駆動ＴＦＴ２のゲート端子電圧は、電源線４９を介してソース端子に印加されている電源電圧よりも閾値電圧Ｖｔｈだけ低い電圧が再現される。

一方、信号線８に一定電圧Ｖｉｌが印加された際には、駆動ＴＦＴ２のゲート端子には、電源線４９を介してソース端子に印加されている電源電圧よりも（Ｖｓ−Ｖｉｌ＋閾値電圧｜Ｖｔｈ｜）だけ低い電圧が再現されることになる。すなわち各画素に対して予め所定の信号電圧Ｖｓを書き込んでおくことによって、閾値電圧Ｖｔｈのばらつきに影響されることなく、駆動ＴＦＴ２の駆動電流を用いて有機ＥＬ素子１を発光させることができる。

また、図２７に示すように、後半の「発光期間」に信号線８の電圧を変化させることで、信号線８の電圧が、前半の「書き込み期間」で画素４０に書き込まれていた信号電圧Ｖｓよりも低くなる期間Ｔｓだけ、各画素４０の有機ＥＬ素子１を発光させることもできる。
特開２００４−３４１１４４号公報（２００４年１２月２日公開）

上記特許文献１に示される図２４の画素回路では、駆動ＴＦＴ：２の基準電位を電源線４９の電位とするために、駆動ＴＦＴ：２をｐ型とする。特許文献１には、この他に、図２８で示すようなｎ型の駆動ＴＦＴ：６２を用いた画素回路も開示されている。図２８の画素回路６０は、有機ＥＬ素子６１、駆動ＴＦＴ６２、記憶容量６４、リセットスイッチ６６、および、ＯＬＥＤスイッチ６７を備えている。有機ＥＬ素子６１の陽極端は共通接地に接続されており、陰極端はＯＬＥＤスイッチ６７および駆動ＴＦＴ６２を介して電源線９に接続されている。駆動ＴＦＴ６２のゲートは記憶容量６４を介して信号線８に接続されている。リセットスイッチ６６は駆動ＴＦＴ６２のドレイン端子とゲート端子との間に設けられており、そのゲートはリセットゲート線１１に接続されている。ＯＬＥＤスイッチ６７のゲート端子はＯＬＥＤゲート線１２に接続されている。

駆動ＴＦＴをｐ型とする場合には、図２４から分かるように有機ＥＬ素子１の陽極が駆動ＴＦＴ側となり、駆動ＴＦＴをｎ型とする場合には、図２８から分かるように有機ＥＬ素子６１の陰極が駆動ＴＦＴ側となる。しかし、有機ＥＬ素子は、陽極を先に形成し、陰極をその後に形成する方が安定する。従って、特許文献１の画素回路としては、ｐ型の駆動ＴＦＴ：２を用いたもののほうが、有機ＥＬ素子６１の陽極を先に形成することになるので、有機ＥＬ素子を安定に製造することができる。

しかるに、画素回路の材料にＣＧシリコンや低温ポリシリコンを用いる場合にはＴＦＴとしてｎ型ＴＦＴの他にｐ型ＴＦＴも使うことができるが、アモルファスシリコンや微結晶シリコンを用いる場合にはｎ型ＴＦＴしか使うことができない。これはｎ型ＴＦＴとｐ型ＴＦＴとの両方を用意するためにはマスク枚数が増えコストアップを招来すること、および、シリコンが初期状態ではｎ型の特性を示すため、ｐ型ＴＦＴを作成する場合にイオンドープの手間が増えてコストアップを招来することによる。

このように、従来は、有機ＥＬ素子を安定して製造するために陽極から先に形成する場合には、少なくとも駆動ＴＦＴをｐ型とせざるを得ず、従って、画素回路の材料にアモルファスシリコンや微結晶シリコンを用いることができなかった。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、有機ＥＬ素子を陽極から先に形成することができるとともに、ＴＦＴを全てｎ型とし得る画素回路を備えた表示装置を実現することにある。

本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、前記画素回路には、電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、前記駆動用トランジスタの制御端子と前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１コンデンサと第１スイッチとが、前記第１スイッチが前記電位基準端子側となるように直列に配置され、前記駆動用トランジスタの制御端子と第１電位が供給される第１配線との間に第２スイッチが配置され、前記第１コンデンサと前記第１スイッチとの接続点と、第２電位が供給される第２配線との間に第２コンデンサが配置され、前記電位基準端子と第３電位が供給される第３配線との間に第３スイッチが配置され、前記第１コンデンサと前記第１スイッチとの接続点と、前記発光データに応じた電位が供給される第４配線との間に、第４スイッチが配置されていることを特徴としている。

上記の発明によれば、まず、第１スイッチ、第２スイッチ、および第３スイッチをオン状態として、第３配線の第３電位を選べば、駆動用トランジスタをオン状態とすることができる。そして、第３スイッチをオフ状態とすれば、電源配線から駆動用トランジスタの電位基準端子に流れ込む電流により、駆動用トランジスタの制御端子と電位基準端子との間の制御電圧を閾値電圧として駆動用トランジスタをオフ状態とすることができる。この後、第２スイッチをオフ状態とすれば、第１コンデンサに上記閾値電圧が保持される。

次いで、第１スイッチをオフ状態として第４スイッチをオン状態とすることにより、第１コンデンサに保持されている閾値電圧に、第４配線の発光データに応じた電位に従った電圧が加えられる。第２コンデンサには、第２配線の第２電位と第４配線の電位とに応じた電圧が印加されている。ここで、第２配線の前記第２電位と、第２配線の次に変化させる電位と、第４配線の前記電位との組み合わせを、駆動用トランジスタがオン状態となるときの制御電圧と、オフ状態となるときの制御電圧とに対する条件を満たすように選択することにより、駆動用トランジスタの閾値電圧に依らず、電気光学素子の発光状態および非発光状態を所望の状態に駆動することができる。

この駆動用トランジスタは、電位基準端子が電気光学素子側にあるので、ｎ型ＴＦＴで構成することができる。また、電気光学素子の陽極を、該電位基準端子側とすることができる。また、第１スイッチ〜第４スイッチをｎ型ＴＦＴで構成することは容易である。

以上により、有機ＥＬ素子を陽極から先に形成することができるとともに、ＴＦＴを全てｎ型とし得る画素回路を備えた表示装置を実現することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、前記画素回路には、電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、前記駆動用トランジスタの制御端子と前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１コンデンサと第１スイッチとが、前記第１スイッチが前記電位基準端子側となるように直列に配置され、前記駆動用トランジスタの制御端子と第１電位が供給される第１配線との間に第２スイッチが配置され、前記第１コンデンサと前記第１スイッチとの接続点と、第２電位が供給される第２配線との間に第２コンデンサが配置され、前記第１コンデンサと前記第１スイッチとの接続点と、前記発光データに応じた電位が供給される第３配線との間に、第３スイッチが配置されていることを特徴としている。

上記の発明によれば、まず、第１スイッチ、第２スイッチ、および第３スイッチをオン状態として、発光データが供給されない期間を利用して第３配線の電位を選べば、駆動用トランジスタをオン状態とすることができる。そして、第３スイッチをオフ状態とすれば、電源配線から駆動用トランジスタの電位基準端子に流れ込む電流により、駆動用トランジスタの制御端子と電位基準端子との間の制御電圧を閾値電圧として駆動用トランジスタをオフ状態とすることができる。この後、第２スイッチをオフ状態とすれば、第１コンデンサに上記閾値電圧が保持される。

次いで、第１スイッチをオフ状態として第３スイッチをオン状態とすることにより、第１コンデンサに保持されている閾値電圧に、第３配線に供給される発光データに応じた電位に従った電圧が加えられる。第２コンデンサには、第２配線の第２電位と第３配線の電位とに応じた電圧が印加されている。ここで、第２配線の前記第２電位と、第２配線の次に変化させる電位と、第３配線の前記電位との組み合わせを、駆動トランジスタがオン状態となるときの制御電圧と、オフ状態となるときの制御電圧とに対する条件を満たすように選択することにより、駆動用トランジスタの閾値電圧に依らず、電気光学素子の発光状態および非発光状態を所望の状態に駆動することができる。

この駆動用トランジスタは、電位基準端子が電気光学素子側にあるので、ｎ型ＴＦＴで構成することができる。また、電気光学素子の陽極を、該電位基準端子側とすることができる。また、第１スイッチ〜第３スイッチをｎ型ＴＦＴで構成することは容易である。

本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、前記画素回路には、電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、前記駆動用トランジスタの制御端子と前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１コンデンサと第１スイッチとが、前記第１スイッチが前記電位基準端子側となるように直列に配置され、前記駆動用トランジスタの制御端子と第１電位が供給される第１配線との間に第２スイッチが配置され、前記第１コンデンサと前記第１スイッチとの接続点と、第２電位が供給される第２配線との間に、第２コンデンサが配置され、前記電位基準端子と、前記発光データに応じた電位が供給される第３配線との間に、第３スイッチが配置されていることを特徴としている。

次いで、第１スイッチのオン状態で第３スイッチをオン状態とすることにより、第１コンデンサに保持されている閾値電圧に、第３配線に供給される発光データに応じた電位に従った電圧が加えられる。第２コンデンサには、第２配線の第２電位と第３配線の電位とに応じた電圧が印加されている。ここで、第２配線の前記第２電位と、第２配線の次に変化させる電位と、第３配線の前記電位との組み合わせを、駆動トランジスタがオン状態となるときの制御電圧と、オフ状態となるときの制御電圧とに対する条件を満たすように選択し、第１スイッチおよび第３スイッチをオフ状態とすることにより、駆動用トランジスタの閾値電圧に依らず、電気光学素子の発光状態および非発光状態を所望の状態に駆動することができる。

本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、前記画素回路には、電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子とは反対側の端子である非電位基準端子との間に、第１スイッチが配置され、前記制御端子と第１電位が供給される第１配線との間にコンデンサが配置され、前記電位基準端子と、前記発光データに応じた電位が供給される第２配線との間に、第２スイッチが配置され、前記非電位基準端子と前記電源配線との間に第３スイッチが配置されていることを特徴としている。

上記の発明によれば、まず、第１スイッチ、第２スイッチ、および第３スイッチをオン状態として、第２配線に発光データに応じた電位を供給することにより、駆動用トランジスタをオン状態とすることができる。そして、第３スイッチをオフ状態とすれば、駆動用トランジスタの制御端子から非電位基準端子を介して電位基準端子側に電流が流れることにより、駆動用トランジスタの制御端子と電位基準端子との間の制御電圧を閾値電圧として駆動用トランジスタをオフ状態とすることができる。この後、第１スイッチをオフ状態とすれば、コンデンサに、第２配線の電位に上記閾値電圧が加えられた電位と、第１配線の第１電位との差に応じた電圧が保持される。

ここで、第１配線の前記第１電位と、第１配線の次に変化させる電位と、第２配線の前記電位との組み合わせを、駆動トランジスタがオン状態となるときの制御電圧と、オフ状態となるときの制御電圧とに対する条件を満たすように選択することにより、駆動用トランジスタの閾値電圧に依らず、電気光学素子の発光状態および非発光状態を所望の状態に駆動することができる。

本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、前記画素回路には、電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子とは反対側の端子である非電位基準端子との間に、第１スイッチが配置され、前記制御端子と第１電位が供給される第１配線との間にコンデンサが配置され、前記電位基準端子と、前記発光データに応じた電位が供給される第２配線との間に、第２スイッチが配置され、前記電源配線への電源供給が遮断可能であることを特徴としている。

上記の発明によれば、まず、第１スイッチおよび第２スイッチをオン状態とするとともに電源配線への電源供給を行い、第２配線に発光データに応じた電位を供給することにより、駆動用トランジスタをオン状態とすることができる。そして、電源配線への電源供給を遮断すれば、駆動用トランジスタの制御端子から非電位基準端子を介して電位基準端子側に電流が流れることにより、駆動用トランジスタの制御端子と電位基準端子との間の制御電圧を閾値電圧として駆動用トランジスタをオフ状態とすることができる。この後、第１スイッチをオフ状態とすれば、コンデンサに、第２配線の電位に上記閾値電圧が加えられた電位と、第１配線の第１電位との差に応じた電圧が保持される。

この駆動用トランジスタは、電位基準端子が電気光学素子側にあるので、ｎ型ＴＦＴで構成することができる。また、電気光学素子の陽極を、該電位基準端子側とすることができる。また、第１スイッチおよび第２スイッチをｎ型ＴＦＴで構成することは容易である。

本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、前記画素回路には、電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子とは反対側の端子である非電位基準端子との間に、第１スイッチが配置され、前記制御端子と、前記発光データに応じた電位が供給される第１配線との間にコンデンサが配置され、前記電位基準端子と、第１電位が供給される第２配線との間に、第２スイッチが配置され、前記電源配線への電源供給が遮断可能であることを特徴としている。

上記の発明によれば、まず、第１スイッチおよび第２スイッチをオン状態とするとともに電源配線への電源供給を行い、第１配線に発光データに応じた電位を供給することにより、駆動用トランジスタをオン状態とすることができる。そして、電源配線への電源供給を遮断すれば、駆動用トランジスタの制御端子から非電位基準端子を介して電位基準端子側に電流が流れることにより、駆動用トランジスタの制御端子と電位基準端子との間の制御電圧を閾値電圧として駆動用トランジスタをオフ状態とすることができる。この後、第１スイッチをオフ状態とすれば、コンデンサに、第２配線の電位に上記閾値電圧が加えられた電位と、第１配線の電位との差に応じた電圧が保持される。

ここで、第１配線の前記電位と、第１配線の次に変化させる電位と、第２配線の前記第１電位との組み合わせを、駆動トランジスタがオン状態となるときの制御電圧と、オフ状態となるときの制御電圧とに対する条件を満たすように選択することにより、駆動用トランジスタの閾値電圧に依らず、電気光学素子の発光状態および非発光状態を所望の状態に駆動することができる。

本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、前記画素回路には、前記発光データに応じた電位を出力する第１配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１スイッチが配置され、前記制御端子と第１電位が供給される第２配線との間に、コンデンサが配置され、前記電位基準端子と第２電位が供給される第３配線との間に、第２スイッチが配置されていることを特徴としている。

上記の発明によれば、まず、第１スイッチおよび第２スイッチをオン状態とし、第１配線に発光データに応じた電位を供給することにより、駆動用トランジスタの電気光学素子を駆動するときの非電位基準端子をこの時点では電位基準端子として、駆動用トランジスタをオン状態とすることができる。そして、第２スイッチをオフ状態とすれば、駆動用トランジスタの制御端子からこの時点での非電位基準端子を介してこの時点での電位基準端子側に電流が流れることにより、駆動用トランジスタの制御端子と当該電位基準端子との間の制御電圧を閾値電圧として駆動用トランジスタをオフ状態とすることができる。この後、第１スイッチをオフ状態とすれば、コンデンサに、第１配線の電位に上記閾値電圧が加えられた電位と、第２配線の第１電位との差に応じた電圧が保持される。

ここで、第１配線の前記電位と、第２配線の前記第１電位と、第２配線の次に変化させる電位との組み合わせを、駆動トランジスタがオン状態となるときの制御電圧と、オフ状態となるときの制御電圧とに対する条件を満たすように選択することにより、駆動用トランジスタの閾値電圧に依らず、電気光学素子の発光状態および非発光状態を所望の状態に駆動することができる。このとき、第１配線を、電気光学素子に駆動電流を流すための電源配線として用いればよい。

本発明の表示装置は、上記課題を解決するために、電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、前記画素回路には、第１電位を出力する第１配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１スイッチが配置され、前記制御端子と、前記発光データに応じた電位が供給される第２配線との間に、コンデンサが配置され、前記電位基準端子と第２電位が供給される第３配線との間に、第２スイッチが配置されていることを特徴としている。

上記の発明によれば、まず、第１スイッチおよび第２スイッチをオン状態とすることにより、駆動用トランジスタの電気光学素子を駆動するときの非電位基準端子をこの時点では電位基準端子として、駆動用トランジスタをオン状態とすることができる。そして、第２スイッチをオフ状態とすれば、駆動用トランジスタの制御端子からこの時点での非電位基準端子を介してこの時点での電位基準端子側に電流が流れることにより、駆動用トランジスタの制御端子と当該電位基準端子との間の制御電圧を閾値電圧として駆動用トランジスタをオフ状態とすることができる。この後、第１スイッチをオフ状態とすれば、コンデンサに、第１配線の第１電位に上記閾値電圧が加えられた電位と、第２配線の発光データに応じた電位との差に応じた電圧が保持される。

ここで、第１配線の前記第１電位と、第２配線の前記電位と、発光データが供給されない期間を利用して第２配線に次に供給する電位との組み合わせを、駆動トランジスタがオン状態となるときの制御電圧と、オフ状態となるときの制御電圧とに対する条件を満たすように選択することにより、駆動用トランジスタの閾値電圧に依らず、電気光学素子の発光状態および非発光状態を所望の状態に駆動することができる。このとき、第１配線を、電気光学素子に駆動電流を流すための電源配線として用いればよい。

本発明の表示装置は、以上のように、前記画素回路には、電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、前記駆動用トランジスタの制御端子と前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１コンデンサと第１スイッチとが、前記第１スイッチが前記電位基準端子側となるように直列に配置され、前記駆動用トランジスタの制御端子と第１電位が供給される第１配線との間に第２スイッチが配置され、前記第１コンデンサと前記第１スイッチとの接続点と、第２電位が供給される第２配線との間に第２コンデンサが配置され、前記電位基準端子と第３電位が供給される第３配線との間に第３スイッチが配置され、前記第１コンデンサと前記第１スイッチとの接続点と、前記発光データに応じた電位が供給される第４配線との間に、第４スイッチが配置されている。

〔実施の形態１〕
本発明の一実施形態について、図１ないし図３および図２２を用いて説明すれば、以下の通りである。

図３に、本実施形態に係る表示装置２１の構成を示す。表示装置２１は、画素回路Ａｉｊ（ｉ＝１〜ｎ、ｊ＝１〜ｍ）をマトリックス状に配置し、その配線を制御する回路として第１ゲートドライバ回路２３、第２ゲートドライバ２６、および、ソースドライバ回路２２を配置したものである。

各画素回路Ａｉｊは、ソース配線（第４配線）Ｓｊとゲート配線Ｇｉとが交差する領域に対応してマトリックス状に配置されている。また、上記ソースドライバ回路２２は、ｍビットのシフトレジスタ２４とｍ個のＤＡ変換回路：２５とを備えている。

すなわち上記ソースドライバ回路２２では、シフトレジスタ２４の先頭のレジスタへスタートパルスＳＰが入力され、そのスタートパルスＳＰがクロックｃｌｋでシフトレジスタ２４内を転送され、同時にＤＡ変換回路２５にタイミングパルスＳＳＰとして出力される。ＤＡ変換回路２５は、シフトレジスタ２４から送られてくるタイミングパルスＳＳＰにより、各画素回路Ａｉｊの発光データとして入力されたデジタル信号Ｄａを受け、対応する電圧ＶｄａをラッチパルスＬｐのタイミングに同期してソース配線Ｓｊに供給する。

このように、本実施形態のソースドライバ回路２２は、アモルファスシリコンＴＦＴ液晶等で用いられるＬＳＩ化されたソースドライバ回路である。

また、第１ゲートドライバ回路２３は、図示しないシフトレジスタ回路と論理演算回路とバッファ回路とを備えるように構成されている。第１ゲートドライバ回路２３は、入力されたスタートパルスＹＩをクロックｙｃｋにより図示しないシフトレジスタ内で転送し、論理演算回路によりシフトレジスタの出力信号とタイミング信号との論理演算を行い、該論理演算結果をバッファ回路を通して選択電位を生成し、対応するゲート配線Ｇｉへ選択電位を供給する。

第２ゲートドライバ回路２６は、図示しないシフトレジスタ回路と論理演算回路とアナログスイッチ回路とを備えるように構成されている。第２ゲートドライバ回路２６は、入力されたスタートパルスＺＩをクロックｙｃｋにより図示しないシフトレジスタ内で転送し、論理演算回路によりシフトレジスタの出力信号とタイミング信号との論理演算を行い、論理演算結果が入力されるアナログスイッチ回路を通して、対応する制御配線Ｗｉ・Ｐｉ（後述の図１参照）へ選択電位を供給する。また、対応する電位配線（第２配線）Ｕｉへ所望の電位を供給する。

また、画素回路Ａｉｊの各列に電源配線Ｖｐが１本ずつ配置されており、各電源配線Ｖｐは電源側で互いに接続されている。さらに、画素回路Ａｉｊの各行に電位配線（第１配線）Ｖ０（後述の図１参照）が１本ずつ配置されている。さらに、画素回路Ａｉｊの各列に電位配線（第３配線）ＶＬが１本ずつ配置されている。

図１に、本実施の形態で用いる画素回路Ａｉｊとしての画素回路Ａｉｊ（１）の構成を示す。

画素回路Ａｉｊ（１）は、有機ＥＬ素子（電気光学素子）：ＥＬ１、駆動用ＴＦＴ：Ｑ１、スイッチ用ＴＦＴ（第２スイッチ）：Ｑ２、スイッチ用ＴＦＴ（第１スイッチ）：Ｑ３、スイッチ用ＴＦＴ（第４スイッチ）：Ｑ４、スイッチ用ＴＦＴ（第３スイッチ）：Ｑ５、コンデンサ（第１コンデンサ）Ｃ１、および、コンデンサ（第２コンデンサ）Ｃ２を備えている。使用するＴＦＴは全てｎ型である。

駆動用ＴＦＴ：Ｑ１は、電源配線Ｖｐと有機ＥＬ素子：ＥＬ１との間に配置されている。有機ＥＬ素子：ＥＬ１の陽極は駆動用ＴＦＴ：Ｑ１のソース端子（電位基準端子）に接続されており、陰極は共通配線Ｖｃｏｍに接続されている。コンデンサＣ１とスイッチ用ＴＦＴ：Ｑ３とは、駆動用ＴＦＴ：Ｑ１のゲート端子（制御端子）とソース端子（電位基準端子）との間に、スイッチ用ＴＦＴ：Ｑ３がソース端子側となるように直列に接続されている。コンデンサＣ１とスイッチ用ＴＦＴ：Ｑ３との接続点を点Ａとする。なお、駆動用ＴＦＴ：Ｑ１の出力電流を制御する制御電圧は、ゲート・ソース間電圧であり、ソース端子が当該制御電圧の電位の基準端子となっている。

コンデンサＣ２は、点Ａと電位配線Ｕｉとの間に配置されている。また、スイッチ用ＴＦＴ：Ｑ２は、駆動用ＴＦＴ：Ｑ１のゲート端子と電位配線Ｖ０との間に配置されている。

また、スイッチ用ＴＦＴ：Ｑ５は、駆動用ＴＦＴ：Ｑ１のソース端子へ電位ＶＬを一瞬印加する手段として、駆動用ＴＦＴ：Ｑ１のソース端子と電位配線ＶＬとの間に配置されている。

また、スイッチ用ＴＦＴ：Ｑ４は、点Ａに電位Ｖｙを与える手段として、点Ａとソース配線Ｓｊとの間に配置されている。

また、スイッチ用ＴＦＴ：Ｑ２・Ｑ３のゲート端子は制御配線Ｗｉに、スイッチ用ＴＦＴ：Ｑ４のゲート端子はゲート配線Ｇｉに、スイッチ用ＴＦＴ：Ｑ５のゲート端子は制御配線Ｐｉに、それぞれ接続されている。

これら、制御配線Ｗｉ・Ｐｉおよび電位配線Ｕｉは、図３の第２ゲートドライバ回路２６から供給されている。

次に、画素回路Ａｉｊ（１）の動作を、図２のタイミングチャートを用いて説明する。

図２に、画素回路Ａｉｊ（１）の１）ゲート配線Ｇ１、２）ゲート配線Ｇ２、３）電位配線Ｕ１、４）電位配線Ｕ２、５）制御配線Ｐ１、６）制御配線Ｐ２、７）制御配線Ｗ１、８）制御配線Ｗ２、９）ソース配線Ｓ１、１０）ソース配線Ｓ２、および、１１）ソース配線Ｓｍに供給される電位のタイミングを示す。同図において、時刻０〜時刻ｔｆが１フレーム期間である。

時刻−ｔ０〜時刻０が画素回路Ａ１ｊ（１）の第１期間であり、画素回路Ａ１ｊ（１）の制御配線Ｐ１・Ｗ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ２・Ｑ３・Ｑ５をオン状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子には電位配線Ｖ０の電位Ｖ０が与えられ、点Ａが駆動用ＴＦＴ：Ｑ１のソース端子に短絡される。また、該ソース端子には電位配線ＶＬの電位ＶＬが与えられる。Ｖ０は、Ｖｃｏｍ近辺もしくはそれよりも低い値が好ましい。

駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈのばらつきを考慮し、その最大値をｍａｘ（Ｖｔｈ）とするとき、この電位ＶＬは、
ＶＬ＜Ｖ０−ｍａｘ（Ｖｔｈ）＜Ｖｃｏｍ・・・（９）
である。なお、Ｖｃｏｍは有機ＥＬ素子：ＥＬ１の陰極電位である。

その後、制御配線Ｐ１を非選択電位ＧＬとして、スイッチ用ＴＦＴ：Ｑ５をオフ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のソース端子電位が上昇してＶ０−Ｖｔｈとなり、駆動用ＴＦＴ：Ｑ１がオフ状態となる。なお、この第１期間と次の第２期間とを通して、電位配線Ｕ１の電位はＶ１とする。

次の時刻０〜時刻ｔ０が画素回路Ａ１ｊ（１）の第２期間であり、制御配線Ｗ１を非選択電位ＧＬとし、スイッチ用ＴＦＴ：Ｑ２をオフ状態とする。このことにより、コンデンサＣ１に閾値電圧Ｖｔｈを保持させる。なおこのとき、スイッチ用ＴＦＴ：Ｑ３もオフ状態となる。

続いて、ゲート配線Ｇ１を選択電位ＧＨとし、スイッチ用ＴＦＴ：Ｑ４をオン状態とする。このことにより、点Ａにソース配線Ｓｊの電位が与えられる。本実施形態では、この期間の電位Ｖｙが画素回路Ａ１ｊ（１）に対応した電位であり、図２の９）〜１１）に示すように最小Ｖａ〜最大Ｖｃとする。この第２期間でスイッチ用ＴＦＴ：Ｑ３をオフ状態とする場合、電圧Ｖｙに制限はない。しかし、この第２期間でスイッチ用ＴＦＴ：Ｑ３をオン状態とする場合、電圧ＶｙはＶｃｏｍより低い電圧とすることが好ましい。

その後、ゲート配線Ｇ１を非選択電位ＧＬとし、スイッチ用ＴＦＴ：Ｑ４をオフ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子電位はＶｙ＋Ｖｔｈとなる。

次に時刻ｔ０〜時刻ｔｆ−ｔ０が第３期間であり、一旦電位配線Ｕ１の電位をＶ１からＶ２へ変化させる。そして、その後、電位配線Ｕ１の電位を徐々にＶ２からＶ３に向け変化させる。

ここで、Ｖｙ＝Ｖａの場合、電位配線Ｕ１を電位Ｖ２としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは式（２）およびＶｘ＝Ｖ１、Ｖｚ＝Ｖ２から、
Ｖｗ＝Ｖａ＋Ｖｔｈ＋Ｖ２−Ｖ１・・・（１０）
となる。このとき、この電位ＶｗがＶｃｏｍ＋Ｖｔｈ以下となれば、有機ＥＬ素子：ＥＬ１は発光しない。

そこで、画素回路Ａｉｊ（１）を非発光状態とするためには、電位Ｖａを、
Ｖｗ＝Ｖａ＋Ｖｔｈ＋Ｖ２−Ｖ１＜Ｖｃｏｍ＋Ｖｔｈ・・・（１１）
∴Ｖａ＜Ｖｃｏｍ＋Ｖ１−Ｖ２・・・（１２）
となるように設定する。

また、Ｖｙ＝Ｖｃの場合、電位配線Ｕ１を電位Ｖ３としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは式（２）およびＶｘ＝Ｖ１、Ｖｚ＝Ｖ３から、
Ｖｗ＝Ｖｃ＋Ｖｔｈ＋Ｖ３−Ｖ１・・・（１３）
となる。

駆動用ＴＦＴ：Ｑ１がオン状態のとき、駆動用ＴＦＴ：Ｑ１のソース端子とドレイン端子との間の電圧が低いほど駆動用ＴＦＴ：Ｑ１での電圧ロスが少ないので好ましい。そこで、駆動用ＴＦＴ：Ｑ１がオン状態のとき、ソース端子電位がドレイン端子電位Ｖｐとなると仮定する。従って、（１３）式のとき、電位ＶｗがＶｐ＋Ｖｔｈよりも高ければ、有機ＥＬ素子：ＥＬ１は発光し続ける。

そこで、画素回路Ａｉｊ（１）を全発光状態とするためには、電位Ｖｃを、
Ｖｗ＝Ｖｃ＋Ｖｔｈ＋Ｖ３−Ｖ１＞Ｖｐ＋Ｖｔｈ・・・（１４）
∴Ｖｃ＞Ｖｐ＋Ｖ１−Ｖ３・・・（１５）
となるように設定する。

そして、その中間調状態を作りたいなら、電位ＶｙをＶａ〜Ｖｃの範囲で変化させ、画素回路Ａｉｊ（１）の発光時間を制御すれば良い。

このように、本実施形態によれば、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線Ｕｉの電位Ｖｚ・Ｖｘとソース配線Ｓｊの電位Ｖｙとを用いたＶｙ＋Ｖｚ−Ｖｘの値により、画素回路Ａｉｊ（１）に配置された有機ＥＬ素子：ＥＬ１の発光時間を制御することができる。なお、Ｖｚ−Ｖｘは各画素へ共通に印加される電位である。従って、個別画素の点灯状態は電位Ｖｙにより制御することができる。

従って、画素回路Ａｉｊ（１）に与える電位Ｖｙを制御することで、各画素回路Ａｉｊ（１）の有機ＥＬ素子：ＥＬ１を非発光状態から全期間発光する状態まで、任意に制御することができる。

また、第３期間で電位配線Ｕｉの電位をＶ２からＶ３に向け変化させない方法もある。この場合も、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線Ｕｉの電位Ｖｚ・Ｖｘとソース配線Ｓｊの電位Ｖｙとにより、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧を設定することができるので、画素回路Ａｉｊ（１）に配置された有機ＥＬ素子：ＥＬ１を流れる電流量を調整し、任意の発光状態にすることができる。

そして、駆動用ＴＦＴ：Ｑ１は、ソース端子が有機ＥＬ素子：ＥＬ１側にあるので、ｎ型ＴＦＴで構成することができる。また、有機ＥＬ素子：ＥＬ１の陽極を、該ソース端子側とすることができる。これにより、有機ＥＬ素子を陽極から先に形成することができるとともに、ＴＦＴを全てｎ型とし得る画素回路を備えた表示装置を実現することができる。

図１の画素回路Ａｉｊ（１）が全てｎ型ＴＦＴで構成されていることから判るように、本実施形態によれば、ｎ型ＴＦＴだけを用いて画素回路Ａｉｊ（１）を構成することができるので、アモルファスシリコンや微結晶シリコンＴＦＴを用いて、表示装置２１を実現することができる。

アモルファスシリコンや微結晶シリコンＴＦＴを用いて画素回路Ａｉｊ（１）が構成できれば、大型表示装置をＣＧシリコンや低温ポリシリコンを用いた場合よりも低コストで作成することができる。

なお、本実施形態をＣＧシリコンや低温ポリシリコンを用いて実施することも可能である。

ところで、有機ＥＬ素子の電圧−電流特性は時間とともに劣化する。その測定データを図２２に示す。この場合、有機ＥＬ素子に一定電流を流そうとすると、有機ＥＬ素子へ印加する電圧を徐々に高める必要がある。これは、逆に言うと、有機ＥＬ素子に一定電圧を印加したとき、有機ＥＬ素子を流れる電流が徐々に小さくなることを意味する。

そこで、本実施形態では、点Ａに与える電位Ｖｙを有機ＥＬ素子：ＥＬ１の陰極電圧Ｖｃｏｍより大きくなるように設定する。そして、第３期間の始めである時刻ｔ０で、スイッチ用ＴＦＴ：Ｑ３を一瞬だけオン状態とする。そのために、スイッチ用ＴＦＴ：Ｑ３のゲート端子に別の制御配線を接続すればよい。

そのとき、有機ＥＬ素子：ＥＬ１の電圧−電流特性が初期状態（図２２の時間０に近い状態）であれば、コンデンサＣ２からより多くの電流が有機ＥＬ素子：ＥＬ１を通して流れ、電位ＶｙはＶｃｏｍへ向け大きく変化する。その電位をＶｙ１とする。一方、有機ＥＬ素子：ＥＬ１の電圧−電流特性が劣化（図２２の時間１００ｈに近い状態）していれば、コンデンサＣ２から流れ出る電流が小さくなるので、電位ＶｙはＶｃｏｍに向け余り変化しない。その電位をＶｙ２とする。

このことにより、上記第３期間に有機ＥＬ素子：ＥＬ１の陽極へ与える電位を変化させたとき、有機ＥＬ素子：ＥＬ１の電圧−電流特性が初期状態であれば、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗ１はＶｙ１＋Ｖｔｈ＋Ｖｚ−Ｖｘと低くなる。このため、有機ＥＬ素子：ＥＬ１の発光時間が短くなる、または、有機ＥＬ素子：ＥＬ１の陽極へ与えられる電位が低くなる。

一方、有機ＥＬ素子：ＥＬ１の電圧−電流特性が劣化していれば、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗ２はＶｙ２＋Ｖｔｈ＋Ｖｚ−Ｖｘと余り低くならない。このため、有機ＥＬ素子：ＥＬ１の発光時間が余り短くならない、または、有機ＥＬ素子：ＥＬ１の陽極へ与えられる電位が余り低くならない。

このように、有機ＥＬ素子：ＥＬ１の特性が劣化していなければ駆動用ＴＦＴ：Ｑ１のゲート端子電位が低くなり、劣化していれば高くなるので、有機ＥＬ素子の劣化特性を補償することもできる。

〔実施の形態２〕
本発明の他の実施形態について図４および図５を用いて説明すれば、以下の通りである。

本実施形態の表示装置の構成は、図３に示した表示装置２１の構成と同様なので、ここではその説明は省略する。ただし、表示装置２１の制御配線Ｐｉおよび電位配線ＶＬは、本実施形態の表示装置では設けられていない。ここでは、ソース配線Ｓｊが第３配線として機能する。

図４に、本実施形態で用いる画素回路Ａｉｊとしての画素回路Ａｉｊ（２）の構成を示す。

画素回路Ａｉｊ（２）は、図１の画素回路Ａｉｊ（１）からスイッチ用ＴＦＴ：Ｑ５を取り除いた構成である。ここでは、スイッチ用ＴＦＴ：Ｑ３が第３スイッチとして機能する。

次に、この画素回路Ａｉｊ（２）の動作を、図５のタイミングチャートを用いて説明する。

図５に、画素回路Ａｉｊ（２）の１）ゲート配線Ｇ１、２）ゲート配線Ｇ２、３）ゲート配線Ｇｎ、４）電位配線Ｕ１、５）電位配線Ｕ２、６）電位配線Ｕｎ、７）制御配線Ｗ１、８）制御配線Ｗ２、９）制御配線Ｗｎ、１０）ソース配線Ｓ１、１１）ソース配線Ｓ２、および、１２）ソース配線Ｓｍに供給される電位のタイミングを示す。

時刻−ｔ０〜時刻０が画素回路Ａ１ｊ（２）の第１期間であり、画素回路Ａ１ｊ（２）の制御配線Ｗ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ２・Ｑ３をオン状態とする。また、一度ゲート配線Ｇ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ４をオン状態とする。

このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子には電位配線Ｖ０の電位Ｖ０が与えられ、ソース端子にはソース配線Ｓｊの電位が、スイッチ用ＴＦＴ：Ｑ４・Ｑ３を通して与えられる。

ここで、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈのばらつきを考慮し、その最大値をｍａｘ（Ｖｔｈ）とするとき、ソース配線Ｓｊに与えるデータ電位の最大値Ｖｃを
Ｖｃ＜Ｖ０−ｍａｘ（Ｖｔｈ）＜Ｖｃｏｍ・・・（１６）
となるように決める。

その後、ゲート配線Ｇ１を非選択電位ＧＬとして、スイッチ用ＴＦＴ：Ｑ４をオフ状態とする。

このことにより、駆動用ＴＦＴ：Ｑ１のソース端子電位が上昇し、Ｖ０−Ｖｔｈとなる。なお、この第１期間と次の第２期間とを通して、電位配線Ｕ１の電位をＶ１とする。

次の時刻０〜時刻ｔ０が画素回路Ａ１ｊ（２）の第２期間であり、制御配線Ｗ１を非選択電位ＧＬとし、スイッチ用ＴＦＴ：Ｑ２・Ｑ３をオフ状態とする。このことにより、コンデンサＣ１に閾値電圧Ｖｔｈを保持させる。

続いて、ゲート配線Ｇ１を選択電位ＧＨとし、スイッチ用ＴＦＴ：Ｑ４をオン状態とする。このことにより、点Ａにソース配線Ｓｊの電位が与えられる。

本実施形態でも、この期間の電位Ｖｙが画素回路Ａ１ｊ（２）に対応した電位であり、図５の１０）〜１２）に示すように最小Ｖａ〜最大Ｖｃとする。

以下、電圧Ｖａ・Ｖｃの設定等は実施の形態１と同じなので、その説明は省略する。

これにより、実施形態１と同様の効果が得られる。

〔実施の形態３〕
本発明のさらに他の実施形態について図６および図７を用いて説明すれば、以下の通りである。

本実施形態の表示装置の構成は、図３に示した表示装置２１の構成と同様なので、ここではその説明は省略する。ただし、本実施形態の表示装置には、表示装置２１の電位配線ＶＬは設けられていない。ソース配線Ｓｊは第３配線として機能する。ここでは、
図６に、本実施形態で用いる画素回路Ａｉｊとしての画素回路Ａｉｊ（３）の構成を示す。

画素回路Ａｉｊ（３）は、図１の画素回路Ａｉｊ（１）からスイッチ用ＴＦＴ：Ｑ４が取り除かれた構成である。スイッチ用ＴＦＴ：Ｑ５は、駆動用ＴＦＴ：Ｑ１のソース端子とソース配線Ｓｊとの間に配置されている。そして、スイッチ用ＴＦＴ：Ｑ２のゲートは制御配線Ｐｉに、スイッチ用ＴＦＴ：Ｑ５のゲートはゲート配線Ｇｉに、それぞれ接続されている。この場合、スイッチ用ＴＦＴ：Ｑ５は第３スイッチとして機能する。

次に、画素回路Ａｉｊ（３）の動作を、図７のタイミングチャートを用いて説明する。

図７に、画素回路Ａｉｊ（３）の１）ゲート配線Ｇ１、２）ゲート配線Ｇ２、３）電位配線Ｕ１、４）電位配線Ｕ２、５）制御配線Ｗ１、６）制御配線Ｗ２、７）制御配線Ｐ１、８）制御配線Ｐ２、９）ソース配線Ｓ１、１０）ソース配線Ｓ２、および、１１）ソース配線Ｓｍに供給される電位のタイミングを示す。

時刻−ｔ０〜時刻０が画素回路Ａ１ｊ（３）の第１期間であり、画素回路Ａ１ｊ（３）の制御配線Ｐ１・Ｗ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ２・Ｑ３をオン状態とする。また、一度ゲート配線Ｇ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ５をオン状態とする。

このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子には電位配線Ｖ０の電位Ｖ０が与えられる。また、ソース端子にはソース配線Ｓｊの電位が、スイッチ用ＴＦＴＱ５を通して与えられる。

ここで、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈのばらつきを考慮し、その最大値をｍａｘ（Ｖｔｈ）とするとき、ソース配線Ｓｊに与えられるデータ電位の最大値Ｖｃを、
Ｖｃ＜Ｖ０−ｍａｘ（Ｖｔｈ）＜Ｖｃｏｍ・・・（１６）
となるように決める。なお、Ｖｃｏｍは有機ＥＬ素子：ＥＬ１の陰極電位である。

その後、ゲート配線Ｇ１を非選択電位ＧＬとして、スイッチ用ＴＦＴ：Ｑ５をオフ状態とする。

次の時刻０〜時刻ｔ０が画素回路Ａ１ｊ（３）の第２期間であり、制御配線Ｐ１を非選択電位ＧＬとし、スイッチ用ＴＦＴ：Ｑ２をオフ状態とする。このことにより、コンデンサＣ１に閾値電圧Ｖｔｈを保持させる。なお、このときスイッチ用ＴＦＴ：Ｑ３はオン状態のままである。

続いて、ゲート配線Ｇ１を選択電位ＧＨとし、スイッチ用ＴＦＴ：Ｑ５をオン状態とする。このことにより、点Ａにスイッチ用ＴＦＴ：Ｑ５・Ｑ３を通してソース配線Ｓｊの電位が与えられる。

本実施形態でも、この期間の電位Ｖｙが画素回路Ａ１ｊ（３）に対応した電位であり、図７の９）〜１１）に示すように最小Ｖａ〜最大Ｖｃとする。

その後、制御配線Ｗ１を非選択電位ＧＬとし、スイッチ用ＴＦＴ：Ｑ３をオフ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子電位はＶｙ＋Ｖｔｈとなる。

その後、ゲート配線Ｇ１を非選択電位ＧＬとし、スイッチ用ＴＦＴ：Ｑ５をオフ状態とする。

次に時刻ｔ０〜時刻ｔｆ−ｔ０が第３期間であり、電位配線Ｕ１の電位をＶ１からＶ２へ変化させる。そして、電位配線Ｕ１の電位を徐々にＶ２からＶ３に向け変化させる。

以下、電位Ｖａ・Ｖｃの設定等は実施の形態１と同じなので、その説明は省略する。

これにより、実施形態１と同様の効果が得られる。

〔実施の形態４〕
本発明のさらに他の実施形態について図８、図９、および図２２を用いて説明すれば、以下の通りである。

本実施形態の表示装置の構成は、図３に示した表示装置２１の構成と同様なので、ここではその説明は省略する。ただし、本実施形態の表示装置には、表示装置２１の電位配線Ｖ０・ＶＬは設けられていない。また、ここでは、電位配線Ｕｉが第１配線として、ソース配線Ｓｊが第２配線として機能する。

図８に、本実施形態で用いる画素回路Ａｉｊとしての画素回路Ａｉｊ（４）の構成を示す。

画素回路Ａｉｊ（４）は、有機ＥＬ素子（電気光学素子）：ＥＬ１、駆動用ＴＦＴ（駆動用トランジスタ）：Ｑ１、スイッチ用ＴＦＴ（第１スイッチ）：Ｑ６、スイッチ用ＴＦＴ（第２スイッチ）：Ｑ７、スイッチ用ＴＦＴ（第３スイッチ）：Ｑ８、および、コンデンサＣ３を備えている。使用するＴＦＴは全てｎ型である。

駆動用ＴＦＴ：Ｑ１は、電源配線Ｖｐと有機ＥＬ素子：ＥＬ１との間に配置されている。有機ＥＬ素子：ＥＬ１の陽極は駆動用ＴＦＴ：Ｑ１のソース端子（電位基準端子）に接続されており、陰極は共通配線Ｖｃｏｍに接続されている。スイッチ用ＴＦＴ：Ｑ６は、駆動用ＴＦＴ：Ｑ１のドレイン端子（非電位基準端子）とゲート端子（制御端子）との間に配置されている。コンデンサＣ３は、駆動用ＴＦＴ：Ｑ１のゲート端子と電位配線Ｕｉとの間に配置されている。スイッチ用ＴＦＴ：Ｑ７は、駆動用ＴＦＴ：Ｑ１のソース端子（電位基準端子）とソース配線Ｓｊとの間に配置されている。スイッチ用ＴＦＴ：Ｑ８は、駆動用ＴＦＴ：Ｑ１のドレイン端子と電源配線Ｖｐとの間に配置されている。

また、スイッチ用ＴＦＴ：Ｑ６・Ｑ７・Ｑ８のゲート端子は、順に、ゲート配線Ｇｉ、制御配線Ｐｉ、制御配線Ｒｉに接続されている。

次に、画素回路Ａｉｊ（４）の動作を、図９のタイミングチャートを用いて説明する。

図９に、画素回路Ａｉｊ（４）の１）ゲート配線Ｇ１、２）ゲート配線Ｇ２、３）電位配線Ｕ１、４）電位配線Ｕ２、５）制御配線Ｐ１、６）制御配線Ｐ２、７）制御配線Ｒ１、８）制御配線Ｒ２、９）ソース配線Ｓ１、１０）ソース配線Ｓ２、および、１１）ソース配線Ｓｍに供給される電位のタイミングを示す。

時刻−０．５ｔ０〜時刻ｔ０が画素回路Ａ１ｊ（４）の第１期間であり、画素回路Ａ１ｊ（４）のゲート配線Ｇ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ６をオン状態とする。また、制御配線Ｒ１には選択電位ＧＨが印加されており、スイッチ用ＴＦＴ：Ｑ８がオン状態となっている。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子はドレイン端子と短絡され、駆動用ＴＦＴ：Ｑ１はオン状態となり、そのゲート端子電位は電源電位Ｖｐとなる。

この前後から、制御配線Ｐ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ７をオン状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のソース端子へソース配線Ｓｊの電位が与えられる。

そして、時刻０〜時刻ｔ０でソース配線Ｓｊの電位をＶｙとする。この期間の電位Ｖｙが画素回路Ａ１ｊ（４）に対応した電位であり、図９の９）〜１１）に示すように最小Ｖａ〜最大Ｖｃとする。また、制御配線Ｒ１に非選択電位ＧＬを印加し、スイッチ用ＴＦＴ：Ｑ８をオフ状態とする。

このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子電位は電源電位Ｖｐから低下する。しかし、駆動用ＴＦＴ：Ｑ１がオフ状態となると、その電位低下は停止するので、ゲート端子電位はＶｙ＋Ｖｔｈとなる。

このとき、電位Ｖｙの最大値Ｖｃは有機ＥＬ素子：ＥＬ１の陰極電位であるＶｃｏｍより小さく設定することが好ましい。

なお、この第１期間を通して、電位配線Ｕ１の電位をＶ１とする。

その後、ゲート配線Ｇ１を非選択電位ＧＬとして、スイッチ用ＴＦＴ：Ｑ６をオフ状態とする。このことにより、コンデンサＣ３に電圧Ｖｙ＋Ｖｔｈ−Ｖ１を保持させる。

次の時刻２ｔ０〜時刻ｔｆ−０．５ｔ０が第２期間であり、制御配線Ｐ１を非選択電位ＧＬとし、スイッチ用ＴＦＴ：Ｑ７をオフ状態とする。また、制御配線Ｒ１を選択電位ＧＨとし、スイッチ用ＴＦＴ：Ｑ８をオン状態とする。さらに、一旦電位配線Ｕ１の電位をＶ２に変化させ、その後、この電位を徐々にＶ２からＶ３に向け再度変化させる。

ここで、Ｖｙ＝Ｖａの場合、電位配線Ｕ１をＶ２としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは式（７）およびＶｘ＝Ｖ１、Ｖｚ＝Ｖ２から
Ｖｗ＝Ｖａ＋Ｖｔｈ＋Ｖ２−Ｖ１・・・（１６）
となる。このとき、この電位ＶｗがＶｃｏｍ＋Ｖｔｈ以下となれば、有機ＥＬ素子：ＥＬ１は発光しない。

そこで、画素回路Ａｉｊを非発光状態とするためには、電位Ｖａを、
Ｖｗ＝Ｖａ＋Ｖｔｈ＋Ｖ２−Ｖ１＜Ｖｃｏｍ＋Ｖｔｈ・・・（１７）
∴Ｖａ＜Ｖｃｏｍ＋Ｖ１−Ｖ２・・・（１８）
となるように設定する。

また、Ｖｙ＝Ｖｃの場合、電位配線Ｕ１の電位をＶ３としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは式（７）およびＶｘ＝Ｖ１、Ｖｚ＝Ｖ３から
Ｖｗ＝Ｖｃ＋Ｖｔｈ＋Ｖ３−Ｖ１・・・（１９）
となる。このとき、この電位ＶｗがＶｐ＋Ｖｔｈより高ければ、有機ＥＬ素子：ＥＬ１は発光し続ける。

そこで、画素回路Ａｉｊを全発光状態とするためには、電位Ｖｃを、
Ｖｗ＝Ｖｃ＋Ｖｔｈ＋Ｖ３−Ｖ１＞Ｖｐ＋Ｖｔｈ・・・（２０）
∴Ｖｃ＞Ｖｐ＋Ｖ１−Ｖ３・・・（２１）
となるように設定する。

このように、本実施形態によれば、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線Ｕｉの電位Ｖｚ・Ｖｘとソース配線Ｓｊの電位Ｖｙとにより、画素回路Ａｉｊ（４）に配置された有機ＥＬ素子：ＥＬ１の発光時間を制御することができる。

従って、画素回路Ａｉｊ（４）に与える電位Ｖｙを制御することで、各画素回路Ａｉｊ（４）の有機ＥＬ素子：ＥＬ１を非発光状態から全期間発光する状態まで、任意に制御することができる。

また、第２期間で電位配線Ｕｉの電位をＶ２からＶ３にかけ変化させない方法もある。この場合も、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線Ｕｉの電位Ｖｚ・Ｖｘとソース配線Ｓｊの電位Ｖｙとにより、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧を設定することができるので、画素回路Ａｉｊ（４）に配置された有機ＥＬ素子：ＥＬ１を流れる電流量を調整し、任意の発光状態とすることができる。

図８の画素回路Ａｉｊ（４）が全てｎ型ＴＦＴで構成されていることから判るように、本実施形態によれば、ｎ型ＴＦＴだけを用いて画素回路Ａｉｊ（４）が構成できるので、アモルファスシリコンや微結晶シリコンＴＦＴを用いて、表示装置を実現することができる。

アモルファスシリコンや微結晶シリコンＴＦＴを用いて画素回路Ａｉｊ（４）が構成できれば、大型表示装置がＣＧシリコンや低温ポリシリコンを用いるよりも低コストで作成できる。

なお、本実施形態をＣＧシリコンや低温ポリシリコンを使用して実施することも可能である。

ところで、有機ＥＬの電圧−電流特性は時間とともに劣化する。その測定データを図２２に示す。この場合、有機ＥＬに一定電流を流そうとすると、有機ＥＬへ印加する電圧を徐々に高める必要がある。これは、逆に言うと、有機ＥＬへ一定電圧を印加したとき、有機ＥＬを流れる電流が徐々に小さくなることを意味する。

そこで、時刻０〜時刻ｔ０にソース配線Ｓｊに与える電位Ｖｙである最小Ｖａ〜最大Ｖｃの電位を有機ＥＬ素子：ＥＬ１の陰極電位Ｖｃｏｍよりやや高い電圧とする。

このとき、有機ＥＬ素子：ＥＬ１の電圧−電流特性が初期状態（図２２の時間０に近い状態）であれば、有機ＥＬ素子：ＥＬ１を流れる電流値が大きくなるので、スイッチ用ＴＦＴ：Ｑ７と有機ＥＬ素子：ＥＬ１との間で電圧ドロップが発生し、駆動用ＴＦＴ：Ｑ１のソース端子電位はＶｙよりかなり低くなる。

一方、有機ＥＬ素子：ＥＬ１の電圧−電流特性が劣化（図２２の時間１００ｈに近い状態）していれば、有機ＥＬ素子：ＥＬ１を流れる電流値が小さいので、スイッチ用ＴＦＴ：Ｑ７と有機ＥＬ素子：ＥＬ１との間での電圧ドロップが小さくなり、駆動用ＴＦＴ：Ｑ１のソース端子電位はＶｙよりやや低くなる。

このことにより、有機ＥＬ素子：ＥＬ１が劣化すると、駆動用ＴＦＴ：Ｑ１のソース端子電位が上昇し、その結果ゲート端子電位も上昇する。このことにより有機ＥＬ素子：ＥＬ１の劣化特性を補償することもできる。

〔実施の形態５〕
本発明のさらに他の実施形態について図１０ないし図１２を用いて説明すれば、以下の通りである。

図１２に、本実施形態に係る表示装置２７の構成を示す。

表示装置２７は、図３の表示装置２１において、各列の電源配線が、それぞれに対応するアナログスイッチ２９を介して電源Ｖｐと接続されたものである。表示装置２７においては、アナログスイッチ２９の画素側にある各列の電源配線をＷｊ／Ｖｐとする。ここでは、電源配線Ｗｊ／Ｖｐが第３配線として機能する。また、各アナログスイッチ２９は制御信号ＳＬによってオン・オフが制御される。

図１０に、本実施形態で用いる画素回路Ａｉｊとしての画素回路Ａｉｊ（５）の構成を示す。

画素回路Ａｉｊ（５）は、図８の画素回路Ａｉｊ（４）からスイッチ用ＴＦＴ：Ｑ８を取り除いた構成である。駆動用ＴＦＴ：Ｑ１のドレイン端子（非電位基準端子）は電源配線Ｗｊ／Ｖｐに接続されている。

次に、画素回路Ａｉｊ（５）の動作を、図１１のタイミングチャートを用いて説明する。

図１１に、画素回路Ａｉｊ（５）の１）ゲート配線Ｇ１、２）ゲート配線Ｇ２、３）電位配線Ｕ１、４）電位配線Ｕ２、５）電源配線Ｗｊ／Ｖｐ、６）制御配線Ｐ１、７）制御配線Ｐ２、８）ソース配線Ｓ１、９）ソース配線Ｓ２、および、１０）ソース配線Ｓｍに供給される電位のタイミングを示す。

時刻−０．５ｔ０〜時刻ｔ０が画素回路Ａ１ｊ（５）の第１期間であり、画素回路Ａ１ｊ（５）のゲート配線Ｇ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ６をオン状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子はドレイン端子と短絡され、そのゲート端子電位は電源電位Ｖｐとなり、駆動用ＴＦＴ：Ｑ１はオン状態となる。

そして、時刻０〜時刻ｔ０でソース配線Ｓｊの電位をＶｙとする。この期間の電位Ｖｙが画素回路Ａ１ｊ（５）に対応した電位であり、図１１の８）〜１０）に示すように最小Ｖａ〜最大Ｖｃとする。また、アナログスイッチ２９により電源配線Ｗｊ／Ｖｐと電源Ｖｐとの間を遮断状態として電源配線Ｗｊ／Ｖｐへの電源供給を遮断する。

このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子電位および電源配線Ｗｊ／Ｖｐの電位は電源電位Ｖｐから低下する。しかし、駆動用ＴＦＴ：Ｑ１がオフ状態となると、その電位低下は停止するので、ゲート端子電位はＶｙ＋Ｖｔｈとなる。

このとき、電位Ｖｙの最大値Ｖｃは有機ＥＬ素子：ＥＬ１の陰極電位であるＶｃｏｍより低く設定することが好ましい。

次の時刻２ｔ０〜時刻ｔｆ−０．５ｔ０が第２期間であり、制御配線Ｐ１を非選択電位ＧＬとし、スイッチ用ＴＦＴ：Ｑ７をオフ状態とする。また、アナログスイッチ２９を用いて電源配線Ｗｊ／Ｖｐと電源Ｖｐとの間を短絡させる。さらに、一旦電位配線Ｕ１の電位をＶ２に変化させ、その後、この電位を徐々にＶ２からＶ３に向け再度変化させる。以下、電位Ｖａ・Ｖｃの設定等は実施の形態４と同じなので、その説明は省略する。

これにより、実施形態４と同様の効果が得られる。

〔実施の形態６〕
本発明のさらに他の実施形態について図１３ないし図１５を用いて説明すれば、以下の通りである。

図１５に、本実施形態に係る表示装置３０の構成を示す。

表示装置３０は、図１２の表示装置２７のソースドライバ回路２２をソースドライバ回路３３とし、第２ゲートドライバ回路２６を第２ゲートドライバ回路３４とし、さらに電圧発生回路３２が設けられた構成である。また、画素回路Ａｉｊの各行に１本ずつ電位配線ＶＬが設けられている（後述の図１３参照）。ここでは、ソース配線Ｓｊが第１配線として、電位配線ＶＬが第２配線として、また、電源配線Ｗｊ／Ｖｐが第３配線として機能する。

ソースドライバ回路３３は、ｍビットのシフトレジスタ２４と、ｍ個のＤＡ変換回路およびｍ個のアナログスイッチ回路を備える出力回路３１とを備えている。

すなわち上記ソースドライバ回路３３では、ｍビットのシフトレジスタ２４の先頭のレジスタへスタートパルスＳＰが入力され、そのスタートパルスＳＰがクロックｃｌｋでシフトレジスタ２４内を転送され、同時に出力回路３１にタイミングパルスＳＳＰとして出力される。出力回路３１は、シフトレジスタ２４から送られてくるタイミングパルスＳＳＰにより、入力されたデジタル信号Ｄａを受け、ラッチパルスＬｐのタイミングで、対応する電位Ｖｄａをソース配線Ｓｊに供給する。

また、ソース配線Ｓｊに供給する出力は制御信号ＳＥにより電圧発生回路３２から供給される電位へ切り替えられる。この電圧発生回路３２は、スタートパルスＹＩが入力されると、クロックｙｃｋによりカウントした長さで、その出力電位が電位Ｖ２から電位Ｖ３へ向け変化するようになっている。

このように、本実施形態のソースドライバ回路３３は、アモルファスシリコンＴＦＴ液晶等で用いられるＬＳＩ化されたソースドライバ回路である。

また、第２ゲートドライバ回路３４は、図示しないシフトレジスタ回路と論理演算回路とアナログスイッチ回路とを備えるように構成されている。第２ゲートドライバ回路３４は、入力されたスタートパルスＺＩをクロックｙｃｋにより図示しないシフトレジスタ内で転送し、論理演算回路によりシフトレジスタの出力信号とタイミング信号との論理演算を行い、論理演算結果が入力されるアナログスイッチ回路を通して、対応する制御配線Ｐｉへ選択電位を供給する。

図１３に、本実施形態で用いる画素回路Ａｉｊとしての画素回路Ａｉｊ（６）の構成を示す。

画素回路Ａｉｊ（６）は、有機ＥＬ素子（電気光学素子）：ＥＬ１、駆動用ＴＦＴ：Ｑ１、スイッチ用ＴＦＴ（第１スイッチ）：Ｑ６、スイッチ用ＴＦＴ（第２スイッチ）：Ｑ９、および、コンデンサＣ４を備えている。使用するＴＦＴは全てｎ型である。

駆動用ＴＦＴ：Ｑ１は、電源配線Ｗｊ／Ｖｐと有機ＥＬ素子：ＥＬ１との間に配置されている。有機ＥＬ素子：ＥＬ１の陽極は駆動用ＴＦＴ：Ｑ１のソース端子（電位基準端子）に接続されており、陰極は共通配線Ｖｃｏｍに接続されている。

スイッチ用ＴＦＴ：Ｑ６は、駆動用ＴＦＴ：Ｑ１のドレイン端子（非電位基準端子）とゲート端子（制御端子）との間に配置されている。コンデンサＣ４は、駆動用ＴＦＴ：Ｑ１のゲート端子とソース配線Ｓｊとの間に配置されている。スイッチ用ＴＦＴ：Ｑ９は、駆動用ＴＦＴ：Ｑ１のソース端子と電位配線ＶＬとの間に配置されている。

駆動用ＴＦＴ：Ｑ１のドレイン端子は電源配線Ｗｊ／Ｖｐに接続されている。

また、スイッチ用ＴＦＴ：Ｑ６・Ｑ９のゲート端子は、順に、ゲート配線Ｇｉ、制御配線Ｐｉに接続されている。

次に、画素回路Ａｉｊ（６）の動作を、図１４のタイミングチャートを用いて説明する。

図１４に、画素回路Ａｉｊ（６）の１）ゲート配線Ｇ１、２）ゲート配線Ｇ２、３）ゲート配線Ｇｎ、４）電源配線Ｗｊ／Ｖｐ、５）制御配線Ｐ１、６）制御配線Ｐ２、７）制御配線Ｐｎ、８）ソース配線Ｓ１、９）ソース配線Ｓ２、および、１０）ソース配線Ｓｍに供給される電位のタイミングを示す。

時刻−０．５ｔ０〜時刻ｔ０が画素回路Ａ１ｊ（６）の第１期間であり、画素回路Ａ１ｊ（６）のゲート配線Ｇ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ６をオン状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子はドレイン端子と短絡され、駆動用ＴＦＴ：Ｑ１はオン状態となり、そのゲート端子電位は電源電位Ｖｐとなる。

この前後から、制御配線Ｐ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ９をオン状態とする。このことにより、駆動用ＴＦＴ：Ｑ１の電位配線ＶＬの電位ＶＬが与えられる。

そして、時刻０〜時刻ｔ０でソース配線Ｓｊの電位をＶｙとする。この期間の電位Ｖｙが画素回路Ａ１ｊ（６）に対応した電位であり、図１４の８）〜１０）に示すように最小Ｖａ〜最大Ｖｃとする。また、アナログスイッチ２９により電源配線Ｗｊ／Ｖｐと電源Ｖｐとの間を遮断状態として電源配線Ｗｊ／Ｖｐへの電源供給を遮断する。

このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子電位および電源配線Ｗｊ／Ｖｐの電位は電源電位Ｖｐから低下する。しかし、駆動用ＴＦＴ：Ｑ１がオフ状態となると、その電位低下は停止するので、ゲート端子電位はＶＬ＋Ｖｔｈとなる。

その後、ゲート配線Ｇ１を非選択電位ＧＬとして、スイッチ用ＴＦＴ：Ｑ６をオフ状態とする。このことにより、コンデンサＣ４に電圧ＶＬ＋Ｖｔｈ−Ｖｙを保持させる。

次に、制御配線Ｐ１を非選択電位ＧＬとし、スイッチ用ＴＦＴ：Ｑ９をオフ状態とする。

この動作を画素回路Ａｎｊ（６）まで行った後の、時刻ｔｆ〜時刻ｔ１−０．５ｔ０が第２期間である。また、アナログスイッチ２９を用いて電源配線Ｗｊ／Ｖｐと電源Ｖｐとの間を短絡させる。さらに、制御信号ＳＥを用いて、ソース配線Ｓｊに供給する電位を、電圧発生回路３２から発生される電位とする。

そして、電圧発生回路３２から出力する電位を一旦電位Ｖ２に変化させ、その後、この電位を徐々にＶ２からＶ３に向け再度変化させる。

ここで、Ｖｙ＝Ｖｃの場合、ソース配線Ｓｊの電位をＶｚ＝Ｖ２としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは、
Ｖｗ＝Ｖ２＋ＶＬ＋Ｖｔｈ−Ｖｃ・・・（２２）
となる。このとき、この電位ＶｗがＶｃｏｍ＋Ｖｔｈ以下となれば、有機ＥＬ素子：ＥＬ１は発光しない。

そこで、画素回路Ａｉｊ（６）を非発光状態とするためには、電位Ｖｃを、
Ｖｗ＝Ｖ２＋ＶＬ＋Ｖｔｈ−Ｖｃ＜Ｖｃｏｍ＋Ｖｔｈ・・・（２３）
∴Ｖｃ＞Ｖ２＋ＶＬ−Ｖｃｏｍ・・・（２４）
となるように設定する。

また、Ｖｙ＝Ｖａの場合、ソース配線Ｓｊの電位をＶｚ＝Ｖ３としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは、
Ｖｗ＝Ｖ３＋ＶＬ＋Ｖｔｈ−Ｖａ・・・（２５）
となる。このとき、この電位ＶｗがＶｐ＋Ｖｔｈよりも高ければ、有機ＥＬ素子：ＥＬ１は発光し続ける。

そこで、画素回路Ａｉｊ（６）を全発光状態とするためには、電位Ｖａを、
Ｖｗ＝Ｖ３＋ＶＬ＋Ｖｔｈ−Ｖａ＞Ｖｐ＋Ｖｔｈ・・・（２６）
∴Ｖａ＜Ｖ３＋ＶＬ＋Ｖｐ・・・（２７）
となるように設定する。

このように、本実施形態によれば、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線ＶＬの電位ＶＬとソース配線Ｓｊの電位Ｖｙ・Ｖｚとにより、画素回路Ａｉｊ（６）に配置された有機ＥＬ素子：ＥＬ１の発光時間を制御することができる。

従って、画素回路Ａｉｊ（６）に与える電位Ｖｙを制御することで、各画素回路Ａｉｊ（６）の有機ＥＬ素子：ＥＬ１を非発光状態から全期間発光する状態まで、任意に制御することができる。

また、第２期間でソース配線Ｓｊの電位をＶ２からＶ３にかけ変化させない方法もある。この場合も、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線ＶＬの電位ＶＬとソース配線Ｓｊの電位Ｖｙ・Ｖｚとにより、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧を設定することができるので、画素回路Ａｉｊ（６）に配置された有機ＥＬ素子：ＥＬ１を流れる電流量を調整し、任意の発光状態とすることができる。

〔実施の形態７〕
本発明のさらに他の実施形態について図１６ないし図１８を用いて説明すれば、以下の通りである。

図１８に、本実施形態に係る表示装置３５の構成を示す。

表示装置３５は、図１５の表示装置３０からアナログスイッチ２９、電源配線Ｗｊ／Ｖｐ、および、電圧発生回路３２を取り除き、電圧発生回路３２の代わりに電源Ｖｐからソースドライバ回路３３の出力回路３１に電源電位Ｖｐを供給するように構成したものである。従って、ソース配線Ｓｊには電源電位Ｖｐが出力される場合があるため、ここでのソース配線を改めてソース配線Ｓｊ／Ｖｐと称する。ソース配線Ｓｊ／Ｖｐは第１配線として、また、電位配線Ｕｉは第２配線として機能する。さらに、画素回路Ａｉｊの各行に１本ずつ電位配線ＶＨが設けられており、第３配線として機能する。

図１６に、本実施形態で用いる画素回路Ａｉｊとしての画素回路Ａｉｊ（７）の構成を示す。

画素回路Ａｉｊ（７）は、有機ＥＬ素子（電気光学素子）：ＥＬ１、駆動用ＴＦＴ：Ｑ１、スイッチ用ＴＦＴ（第２スイッチ）：Ｑ９、スイッチ用ＴＦＴ（第１スイッチ）：Ｑ１０、および、コンデンサＣ３を備えている。ここで使用するＴＦＴは全てｎ型である。

駆動用ＴＦＴ：Ｑ１は、ソース配線Ｓｊ／Ｖｐと有機ＥＬ素子：ＥＬ１との間に配置されている。有機ＥＬ素子：ＥＬ１の陽極は駆動用ＴＦＴ：Ｑ１のソース端子（電位基準端子）に接続されており、陰極は共通配線Ｖｃｏｍに接続されている。スイッチ用ＴＦＴ：Ｑ１０は、駆動用ＴＦＴ：Ｑ１のソース端子とゲート端子（制御端子）との間に配置されている。駆動用ＴＦＴ：Ｑ１のドレイン端子（電位基準端子とは反対側にある端子である非電位基準端子）はソース配線Ｓｊ／Ｖｐに接続されている。コンデンサＣ３は、駆動用ＴＦＴ：Ｑ１のゲート端子と電位配線Ｕｉとの間に配置されている。スイッチ用ＴＦＴ：Ｑ９は、駆動用ＴＦＴ：Ｑ１のソース端子と電位配線ＶＨとの間に配置されている。

また、スイッチ用ＴＦＴ：Ｑ１０・Ｑ９のゲート端子は、順に、ゲート配線Ｇｉ、制御配線Ｐｉに接続されている。

次に、画素回路Ａｉｊ（７）の動作を、図１７のタイミングチャートを用いて説明する。

図１７に、画素回路Ａｉｊ（７）の１）ゲート配線Ｇ１、２）ゲート配線Ｇ２、３）ゲート配線Ｇｎ、４）電位配線Ｕｉ、５）制御配線Ｐ１、６）制御配線Ｐ２、７）制御配線Ｐｎ、８）ソース配線Ｓ１、９）ソース配線Ｓ２、および、１０）ソース配線Ｓｍに供給される電位のタイミングを示す。

時刻−０．５ｔ０〜時刻ｔ０が画素回路Ａ１ｊ（７）の第１期間であり、画素回路Ａ１ｊ（７）のゲート配線Ｇ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ１０をオン状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子はソース端子と短絡される。また、制御配線Ｐ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ９をオン状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のソース端子に電位配線ＶＨの電位ＶＨを与える。なお、この電位ＶＨは、有機ＥＬ素子：ＥＬ１の陰極電位Ｖｃｏｍ前後の電位である。

そして、時刻０〜時刻ｔ０でソース配線Ｓｊ／Ｖｐの電位をＶｙとする。この期間の電位Ｖｙが画素回路Ａ１ｊ（７）に対応した電位であり、図１７の８）〜１０）に示すように最小Ｖａ〜最大Ｖｃとする。

駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈのばらつきを考慮し、その最大値をｍａｘ（Ｖｔｈ）とするとき、この電圧Ｖａ〜Ｖｃを電位ＶＨに対し、
Ｖｃ＜ＶＨ−ｍａｘ（Ｖｔｈ）＜Ｖｃｏｍ・・・（２８）
とする。

そして、時刻０より少し後で制御配線Ｐ１に非選択電位ＧＬを印加し、スイッチ用ＴＦＴ：Ｑ９をオフ状態とする。

このことにより、駆動用ＴＦＴ：Ｑ１の有機ＥＬ素子：ＥＬ１を駆動するときのドレイン端子（ソース配線Ｓｊ／Ｖｐ側）が、この時点ではソース端子（電位基準端子）となって駆動用ＴＦＴ：Ｑ１はオン状態となり、そのゲート端子電位はＶＨから低下する。しかし、駆動用ＴＦＴ：Ｑ１がオフ状態となると、その電位低下は停止するので、ゲート端子電位はＶｙ＋Ｖｔｈとなる。

なおこのとき、電位配線Ｕｉには電位Ｖ１が印加されている。

その後、ゲート配線Ｇ１を非選択電位ＧＬとして、スイッチ用ＴＦＴ：Ｑ１０をオフ状態とする。このことにより、コンデンサＣ３に電圧Ｖｙ＋Ｖｔｈ−Ｖ１を保持させる。

この動作を画素回路Ａｎｊまで行った後の、時刻ｔｆ〜時刻ｔ１−０．５ｔ０が第２期間であり、出力回路３１のアナログスイッチ回路により、ソース配線Ｓｊ／Ｖｐと電源Ｖｐとの間を短絡させる。さらに、一旦電位配線Ｕ１の電位をＶ１からＶ２へ変化させる。そして、電位配線Ｕ１の電位を徐々にＶ２からＶ３に向け変化させる。

ここで、Ｖｙ＝Ｖａの場合、電位配線Ｕｉの電位をＶｚ＝Ｖ２としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは（８）式よりＶｘ＝Ｖ１であるから、
Ｖｗ＝Ｖａ＋Ｖｔｈ＋Ｖ２−Ｖ１・・・（２９）
となる。このとき、この電位ＶｗがＶｃｏｍ＋Ｖｔｈ以下となれば、有機ＥＬ素子：ＥＬ１は発光しない。

そこで、画素回路Ａｉｊ（７）を非発光状態とするためには、電位Ｖａを、
Ｖｗ＝Ｖａ＋Ｖｔｈ＋Ｖ２−Ｖ１＜Ｖｃｏｍ＋Ｖｔｈ・・・（３０）
∴Ｖａ＜Ｖｃｏｍ＋Ｖ１−Ｖ２・・・（３１）
となるように設定する。

また、Ｖｙ＝Ｖｃの場合、電位配線Ｕ１の電位をＶｚ＝Ｖ３としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは（８）式よりＶｘ＝Ｖ１であるから、
Ｖｗ＝Ｖｃ＋Ｖｔｈ＋Ｖ３−Ｖ１・・・（３２）
となる。このとき、この電位ＶｗがＶｐ＋Ｖｔｈよりも高ければ、有機ＥＬ素子：ＥＬ１は発光し続ける。

そこで、画素回路Ａｉｊを全発光状態とするためには、電位Ｖｃを、
Ｖｗ＝Ｖｃ＋Ｖｔｈ＋Ｖ３−Ｖ１＞Ｖｐ＋Ｖｔｈ・・・（３３）
∴Ｖｃ＞Ｖｐ＋Ｖ１−Ｖ３・・・（３４）
となるように設定する。

このように、本実施形態によれば、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線Ｕｉの電位Ｖ１・Ｖ２・Ｖ３とソース配線Ｓｊの電位Ｖｙとにより、画素回路Ａｉｊ（７）に配置された有機ＥＬ素子：ＥＬ１の発光時間を制御することができる。

このことにより、画素回路Ａｉｊ（７）に与える電位Ｖｙを制御することで、各画素回路Ａｉｊ（７）の有機ＥＬ素子：ＥＬ１を非発光状態から全期間発光する状態まで、任意に制御することができる。

また、第２期間で電位配線Ｕｉの電位をＶ２からＶ３にかけ変化させない方法もある。この場合も、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線Ｕｉの電位Ｖ１・Ｖ２とソース配線Ｓｊの電位Ｖｙとにより、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧を設定できるので、画素回路Ａｉｊ（７）に配置された有機ＥＬ素子：ＥＬ１を流れる電流量を調整し、任意の発光状態とすることができる。

〔実施の形態８〕
本発明のさらに他の実施形態について図１９ないし図２１を用いて説明すれば、以下の通りである。

図２１に、本実施形態に係る表示装置３７の構成を示す。

表示装置３７は、図１５の表示装置３０からアナログスイッチ２９および電源配線Ｗｊ／Ｖｐを取り除き、電源Ｖｐから第２ゲートドライバ回路３８に電源電位Ｖｐを供給して、電源電位Ｖｐを電位配線Ｕｉに出力可能とした構成である。従って、ここでは電位配線Ｕｉを改めて電位配線Ｕｉ／Ｖｐと称する。第２ゲートドライバ回路３８のその他の構成は、第２ゲートドライバ２６と同様である。ソース配線Ｓｊは第１配線として、電位配線Ｕｉ／Ｖｐは第２配線として、また、電位配線ＶＨは第３配線として機能する。

図１９に、本実施形態で用いる画素回路Ａｉｊとしての画素回路Ａｉｊ（８）の構成を示す。

画素回路Ａｉｊ（８）は、図１６の画素回路Ａｉｊ（７）からコンデンサＣ３を取り除き、コンデンサＣ４を設けた構成である。コンデンサＣ４は、駆動用ＴＦＴ：Ｑ１のゲート端子とソース配線Ｓｊとの間に配置されている。

次に、画素回路Ａｉｊ（８）の動作を、図２０のタイミングチャートを用いて説明する。

図２０に、画素回路Ａｉｊ（８）の１）ゲート配線Ｇ１、２）ゲート配線Ｇ２、３）ゲート配線Ｇｎ、４）電位配線Ｕｉ／Ｖｐ、５）制御配線Ｐ１、６）制御配線Ｐ２、７）制御配線Ｐｎ、８）ソース配線Ｓ１、９）ソース配線Ｓ２、および、１０）ソース配線Ｓｍに供給される電位のタイミングを示す。

時刻−０．５ｔ０〜時刻ｔ０が画素回路Ａ１ｊ（８）の第１期間であり、画素回路Ａ１ｊ（８）のゲート配線Ｇ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ１０をオン状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子はソース端子と短絡される。また、制御配線Ｐ１に選択電位ＧＨを印加し、スイッチ用ＴＦＴ：Ｑ９をオン状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のソース端子に電位配線ＶＨの電位ＶＨを与える。なお、この電圧ＶＨは有機ＥＬ素子：ＥＬ１の陰極電位Ｖｃｏｍ前後の電位である。

そして、時刻０〜時刻ｔ０でソース配線Ｓｊの電位をＶｙとする。この期間の電位Ｖｙが画素回路Ａ１ｊ（８）に対応した電位であり、図２０の８）〜１０）に示すように最小Ｖａ〜最大Ｖｃとする。

また、この第１期間に電位配線Ｕｉ／Ｖｐに供給される電位ＶＬは、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈのばらつきを考慮し、その最大値をｍａｘ（Ｖｔｈ）とするとき、
ＶＬ＜ＶＨ−ｍａｘ（Ｖｔｈ）＜Ｖｃｏｍ・・・（３５）
となる。

そして、時刻０より少し後で制御配線Ｐ１に非選択電位ＧＬを印加し、スイッチ用ＴＦＴ：Ｑ９をオフ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１の有機ＥＬ素子：ＥＬ１を駆動するときのドレイン端子（電位配線Ｕｉ／Ｖｐ側）が、この時点ではソース端子（電位基準端子）となり駆動用ＴＦＴ：Ｑ１はオン状態となり、そのゲート端子電位はＶＨから低下する。しかし、駆動用ＴＦＴ：Ｑ１がオフ状態となると、その電位低下は停止するので、ゲート端子電位はＶＬ＋Ｖｔｈとなる。

その後、ゲート配線Ｇ１を非選択電位ＧＬとして、スイッチ用ＴＦＴ：Ｑ１０をオフ状態とする。このことにより、コンデンサＣ４に電圧ＶＬ＋Ｖｔｈ−Ｖｙを保持させる。

この動作を画素回路Ａｎｊ（８）まで行った後の、時刻ｔｆ〜時刻ｔ１−０．５ｔ０が第２期間であり、電位配線Ｕｉ／Ｖｐを電源電位Ｖｐとして、一旦ソース配線Ｓｊの電位をＶ２へ変化させる。そして、ソース配線Ｓｊの電位を徐々にＶ２からＶ３に向け変化させる。

ここで、Ｖｙ＝Ｖｃの場合、ソース配線Ｓｊの電位をＶｚ＝Ｖ２としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは、
Ｖｗ＝Ｖ２＋ＶＬ＋Ｖｔｈ−Ｖｃ・・・（３６）
となる。このとき、この電位ＶｗがＶｃｏｍ＋Ｖｔｈ以下となれば、有機ＥＬ素子：ＥＬ１は発光しない。

そこで、画素回路Ａｉｊ（８）を非発光状態とするためには、電位Ｖｃを、
Ｖｗ＝Ｖ２＋ＶＬ＋Ｖｔｈ−Ｖｃ＜Ｖｃｏｍ＋Ｖｔｈ・・・（３７）
∴Ｖｃ＞Ｖ２＋ＶＬ−Ｖｃｏｍ・・・（３８）
となるように設定する。

また、Ｖｙ＝Ｖａの場合、ソース配線Ｓｊの電位をＶｚ＝Ｖ３としたとき、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｗは、
Ｖｗ＝Ｖ３＋ＶＬ＋Ｖｔｈ−Ｖａ・・・（３９）
となる。このとき、この電位ＶｗがＶｐ＋Ｖｔｈよりも高ければ、有機ＥＬ素子：ＥＬ１は発光し続ける。

そこで、画素回路Ａｉｊを全発光状態とするためには電圧Ｖａを
Ｖｗ＝Ｖ３＋ＶＬ＋Ｖｔｈ−Ｖａ＞Ｖｐ＋Ｖｔｈ・・・（４０）
∴Ｖａ＜Ｖ３＋ＶＬ−Ｖｐ・・・（４１）
となるように設定する。

このように、本実施形態によれば、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線Ｕｉの電位ＶＬとソース配線Ｓｊの電圧Ｖｙとにより、画素回路Ａｉｊ（８）に配置された有機ＥＬ素子：ＥＬ１の発光時間を制御することができる。

従って、画素回路Ａｉｊ（８）に与える電位Ｖｙを制御することで、各画素回路Ａｉｊ（８）の有機ＥＬ素子：ＥＬ１を非発光状態から全期間発光する状態まで、任意に制御することができる。

また、第２期間でソース配線Ｓｊの電位をＶ２からＶ３にかけ変化させない方法もある。この場合も、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈによらず、電位配線Ｕｉの電位ＶＬとソース配線Ｓｊの電位Ｖｙとにより、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧を設定することができるので、画素回路Ａｉｊ（８）に配置された有機ＥＬ素子：ＥＬ１を流れる電流量を調整し、任意の発光状態とすることができる。

以上、各実施形態について述べた。各実施形態では、駆動用トランジスタの電位基準端子を電気光学素子側に配置した上でコンデンサに閾値保持を行い、駆動用トランジスタを駆動するときの電位基準端子の取り得る電位範囲から、上記コンデンサの電圧シフト量を決定するようにした。

なお、上記各実施形態では、電気光学素子を有機ＥＬ素子としたが、これに限らず、半導体ＬＥＤなどの電流駆動型の発光素子が一般に使用可能である。また、トランジスタを全てＴＦＴとしたが、これに限らず、単結晶シリコン上でのＭＯＳトランジスタなど、他のトランジスタも使用可能である。また、画素回路Ａｉｊに含まれるＴＦＴを全てｎ型としたが、これに限らず、スイッチ用トランジスタなど、駆動用ＴＦＴ以外のトランジスタをｐ型で構成することが可能である。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、有機ＥＬ素子を用いた表示装置に好適に使用することができる。

本発明の第１の実施形態を示すものであり、表示装置が備える画素回路の要部構成を示す回路図である。図１の画素回路の動作を示すタイミングチャートである。本発明の実施形態を示すものであり、第１の表示装置の構成を示すブロック図である。本発明の第２の実施形態を示すものであり、表示装置が備える画素回路の要部構成を示す回路図である。図２の画素回路の動作を示すタイミングチャートである。本発明の第３の実施形態を示すものであり、表示装置が備える画素回路の要部構成を示す回路図である。図６の画素回路の動作を示すタイミングチャートである。本発明の第４の実施形態を示すものであり、表示装置が備える画素回路の要部構成を示す回路図である。図８の画素回路の動作を示すタイミングチャートである。本発明の第５の実施形態を示すものであり、表示装置が備える画素回路の要部構成を示す回路図である。図１０の画素回路の動作を示すタイミングチャートである。本発明の実施形態を示すものであり、第２の表示装置の構成を示すブロック図である。本発明の第６の実施形態を示すものであり、表示装置が備える画素回路の要部構成を示す回路図である。図１３の画素回路の動作を示すタイミングチャートである。本発明の実施形態を示すものであり、第３の表示装置の構成を示すブロック図である。本発明の第７の実施形態を示すものであり、表示装置が備える画素回路の要部構成を示す回路図である。図１６の画素回路の動作を示すタイミングチャートである。本発明の実施形態を示すものであり、第４の表示装置の構成を示すブロック図である。本発明の第８の実施形態を示すものであり、表示装置が備える画素回路の要部構成を示す回路図である。図１９の画素回路の動作を示すタイミングチャートである。本発明の実施形態を示すものであり、第５の表示装置の構成を示すブロック図である。有機ＥＬ素子の劣化特性を示すグラフである。従来技術を示すものであり、表示装置の構成を示す回路ブロック図である。図２３の表示装置が備える第１の画素回路の構成を示す回路図である。図２４の画素回路の動作を示す第１のタイミングチャートである。図２４の画素回路の動作を示す第２のタイミングチャートである。図２４の画素回路の動作を示す第３のタイミングチャートである。図２３の表示装置が備える第２の画素回路の構成を示す回路図である。

符号の説明

Ａｉｊ、Ａｉｊ（１）〜Ａｉｊ（８）
画素回路
ＥＬ１有機ＥＬ素子
Ｑ１駆動用ＴＦＴ（駆動用トランジスタ）

Claims

電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、
前記画素回路には、
電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、
前記駆動用トランジスタの制御端子と前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１コンデンサと第１スイッチとが、前記第１スイッチが前記電位基準端子側となるように直列に配置され、
前記駆動用トランジスタの制御端子と第１電位が供給される第１配線との間に第２スイッチが配置され、
前記第１コンデンサと前記第１スイッチとの接続点と、第２電位が供給される第２配線との間に第２コンデンサが配置され、
前記電位基準端子と第３電位が供給される第３配線との間に第３スイッチが配置され、
前記第１コンデンサと前記第１スイッチとの接続点と、前記発光データに応じた電位が供給される第４配線との間に、第４スイッチが配置されていることを特徴とする表示装置。
電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、
前記画素回路には、
電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、
前記駆動用トランジスタの制御端子と前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１コンデンサと第１スイッチとが、前記第１スイッチが前記電位基準端子側となるように直列に配置され、
前記駆動用トランジスタの制御端子と第１電位が供給される第１配線との間に第２スイッチが配置され、
前記第１コンデンサと前記第１スイッチとの接続点と、第２電位が供給される第２配線との間に第２コンデンサが配置され、
前記第１コンデンサと前記第１スイッチとの接続点と、前記発光データに応じた電位が供給される第３配線との間に、第３スイッチが配置されていることを特徴とする表示装置。
電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、
前記画素回路には、
電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、
前記駆動用トランジスタの制御端子と前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１コンデンサと第１スイッチとが、前記第１スイッチが前記電位基準端子側となるように直列に配置され、
前記駆動用トランジスタの制御端子と第１電位が供給される第１配線との間に第２スイッチが配置され、
前記第１コンデンサと前記第１スイッチとの接続点と、第２電位が供給される第２配線との間に、第２コンデンサが配置され、
前記電位基準端子と、前記発光データに応じた電位が供給される第３配線との間に、第３スイッチが配置されていることを特徴とする表示装置。
電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、
前記画素回路には、
電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、
前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子とは反対側の端子である非電位基準端子との間に、第１スイッチが配置され、
前記制御端子と第１電位が供給される第１配線との間にコンデンサが配置され、
前記電位基準端子と、前記発光データに応じた電位が供給される第２配線との間に、第２スイッチが配置され、
前記非電位基準端子と前記電源配線との間に第３スイッチが配置されていることを特徴とする表示装置。
電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、
前記画素回路には、
電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、
前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子とは反対側の端子である非電位基準端子との間に、第１スイッチが配置され、
前記制御端子と第１電位が供給される第１配線との間にコンデンサが配置され、
前記電位基準端子と、前記発光データに応じた電位が供給される第２配線との間に、第２スイッチが配置され、
前記電源配線への電源供給が遮断可能であることを特徴とする表示装置。
電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、
前記画素回路には、
電源配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、
前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子とは反対側の端子である非電位基準端子との間に、第１スイッチが配置され、
前記制御端子と、前記発光データに応じた電位が供給される第１配線との間にコンデンサが配置され、
前記電位基準端子と、第１電位が供給される第２配線との間に、第２スイッチが配置され、
前記電源配線への電源供給が遮断可能であることを特徴とする表示装置。
電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、
前記画素回路には、
前記発光データに応じた電位を出力する第１配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、
前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１スイッチが配置され、
前記制御端子と第１電位が供給される第２配線との間に、コンデンサが配置され、
前記電位基準端子と第２電位が供給される第３配線との間に、第２スイッチが配置されていることを特徴とする表示装置。
電流駆動型の電気光学素子に、前記電気光学素子の発光データに応じた制御電圧が印加された駆動用トランジスタから駆動電流を流す画素回路を有する表示装置において、
前記画素回路には、
第１電位を出力する第１配線と前記電気光学素子との間に前記駆動用トランジスタが配置され、
前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの制御電圧の電位基準端子との間に、第１スイッチが配置され、
前記制御端子と、前記発光データに応じた電位が供給される第２配線との間に、コンデンサが配置され、
前記電位基準端子と第２電位が供給される第３配線との間に、第２スイッチが配置されていることを特徴とする表示装置。