[go: up one dir, main page]

JP2008004776A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2008004776A
JP2008004776A JP2006173062A JP2006173062A JP2008004776A JP 2008004776 A JP2008004776 A JP 2008004776A JP 2006173062 A JP2006173062 A JP 2006173062A JP 2006173062 A JP2006173062 A JP 2006173062A JP 2008004776 A JP2008004776 A JP 2008004776A
Authority
JP
Japan
Prior art keywords
layer
region
semiconductor region
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006173062A
Other languages
English (en)
Inventor
Takashi Yamauchi
尚 山内
Atsuhiro Kinoshita
敦寛 木下
Yoshinori Tsuchiya
義規 土屋
Junji Koga
淳二 古賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006173062A priority Critical patent/JP2008004776A/ja
Priority to US11/738,687 priority patent/US20070298558A1/en
Priority to CNA2007101121003A priority patent/CN101093805A/zh
Publication of JP2008004776A publication Critical patent/JP2008004776A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0174—Manufacturing their gate conductors the gate conductors being silicided
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract


【課題】低抵抗な接合界面を具備し、ジャンクションリークが抑制された高性能なＭＩＳ型電界効果トランジスタを有する半導体装置およびその製造方法を提供する。
【解決手段】チャネル領域が形成される第１導電型の第１の半導体領域１００と、ゲート絶縁膜１０１を介して形成されたゲート電極１０２，１０３と、チャネル領域の両側に形成されたＳｉＸＧｅ１−Ｘ層１０６と、ＳｉＸＧｅ１−Ｘ層１０６上に形成された、不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域１０８と、第２の半導体領域上に形成されたＮｉ（ニッケル）を含有するシリサイド層１１０を具備する電界効果トランジスタを有することを特徴とする半導体装置およびその製造方法。
【選択図】図１

Description

本発明は、半導体装置に係り、特にＭＩＳ型電界効果トランジスタのソース・ドレイン部分の改良をはかった半導体装置およびその製造方法に関する。
シリコン超集積回路（ＬＳＩ）は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＩＳ型電界効果トランジスタの高性能化が必要である。素子の高性能化は基本的には比例縮小則（スケーリング）により行われてきたが、近年、種々の物性的限界により素子の超微細化による高性能化だけでなく、素子そのものの動作も困難な状況にある。
そのような物性的限界の一つにソース・ドレイン領域の寄生抵抗の問題がある。図６４に従来技術の典型的なＭＩＳ型電界効果トランジスタ構造を示す。図６４に示すように、ソース・ドレイン電極部にはシリサイド膜１１０が形成されており、このシリサイド膜１１０と、シリサイド膜１１０の周辺に形成された高濃度不純物領域１０７およびエクステンション拡散層１０５との間にショットキー接合が形成される。そして、図に示すように、ソース・ドレイン電極の寄生抵抗はシリサイド膜自体の抵抗（Ｒｓ）、高濃度不純物領域の抵抗（Ｒｄ）というバルクの膜に起因した抵抗と、上記接合の界面抵抗（Ｒｃ）の３つに分解される。
このなかで、シリサイド膜自体の抵抗（Ｒｓ）については、従来のＴｉＳｉ２膜やＣｏＳｉ２膜より抵抗の低いＮｉＳｉ膜が近年用いられるようになっている（非特許文献１）。このＮｉＳｉ膜は、低抵抗に加え、低温での形成が可能である点、シリサイド形成時のＳｉ消費量が少なく浅いシリサイド層が形成可能である点、また、仕事関数がＳｉ（シリコン）バンドのミッドギャップ近傍にあり、ｎ型・ｐ型双方の電界効果トランジスタのシリサイド材料としての同時適用に好適な点からも材料として有望視されている。
そして、接合の界面抵抗（Ｒｃ）の低抵抗化については、シリサイド膜１１０と高濃度不純物層１０７の界面部分での不純物の高濃度化が重要であることが知られている。
図６５にシリサイド膜１１０と高濃度不純物領域（Ｓｉ膜）１０７との間に形成されるショットキー接合のバンド図を示す。電子は、ショットキー障壁高さに相当するエネルギーの山をトンネルすることにより、シリサイド膜−高濃度不純物領域間を移動する。この電子のトンネルしやすさは、トンネル確率と一般に言われており、トンネル確率の高い接合界面ほど界面抵抗は低くなる。さらに、トンネル確率は、ショットキー障壁高さとトンネル距離の積に対して指数的に減少することが知られており、ショットキー障壁高さおよびトンネル距離を実効的に低減させることが界面抵抗の低減につながる。シリサイド膜１１０と高濃度不純物領域１０７の界面における不純物濃度を高くすることにより、図６６に示すように、Ｓｉ層のバンドの曲がりを強める効果が生じトンネル距離が低減する。さらに、鏡像効果を取り入れて計算した図６６のバンド図からも明らかなように、ショットキー障壁高さ自体も低減される。したがって、ショットキー障壁高さとトンネル距離の積が減少し、界面抵抗（Ｒｃ）の低減が実現される。
しかしながら、図６７に示すような従来のＮｉＳｉ層形成プロセス、すなわち、半導体層にソース・ドレイン拡散領域を形成後に、当該領域上にＮｉをスパッタし、シリサイド化するプロセスでは、シリサイド膜１１０と高濃度不純物領域１０７の界面における不純物の高濃度化が、特にｐ型Ｓｉの場合に困難であった。図６８に、図６７に示したプロセスで形成されたＮｉＳｉ層と高濃度不純物Ｓｉ層との界面を、裏面ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｒｏｐｙ）により観察した結果を示す。図６８（ａ）に示すようにｎ型Ｓｉの代表的不純物であるＡｓ（砒素）の場合は、界面に対して両側に分布する。これに対し、図６８（ｂ）に示すようにｐ型Ｓｉの代表的不純物であるＢ（ボロン）の場合は、シリサイド化中にＮｉＳｉ膜に取り込まれるため、その多くがＮｉＳｉ膜中に分布しており、Ｓｉ側の不純物濃度が極めて低くなっている。
このように、接合の界面抵抗（Ｒｃ）を低下させることは従来のＮｉＳｉ層形成プロセスでは困難であるという問題があった。
さらに、ＮｉＳｉ膜をソース・ドレイン電極に用いた場合、Ｎｉ原子がシリコン中を拡散しやすいことから、ジャンクションリーク電流の増大を招くおそれがあることが知られている。
Ｐ．Ｒａｎａｄｅ ｅｔ ａｌ．，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００５，Ｔｅｃｈ．Ｄｉｇ．
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、低抵抗な接合界面を具備し、ジャンクションリークが抑制された高性能なＭＩＳ型電界効果トランジスタを有する半導体装置およびその製造方法を提供することにある。
本発明の一態様の半導体装置の製造方法は、
第１導電型の第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極の両側面に側壁絶縁膜を形成するステップと、
前記第１の半導体領域中または領域上に、不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域を形成するステップと、
前記第２の半導体領域上にＳｉ（シリコン）層を形成するステップと、
前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含む金属と反応させシリサイド化するステップ、
を有することを特徴とする。
ここで、前記ゲート電極がＳｉ（シリコン）で形成され、
前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含む金属と反応させシリサイド化するステップにおいて、前記ゲート電極を前記ゲート絶縁膜界面まで前記金属と反応させシリサイド化することが望ましい。
また、前記第２の半導体領域の厚さが０．５５ｎｍ以上２ｎｍ以下であることが望ましい。
また、前記不純物がＢ（ボロン）であることが望ましい。
また、前記不純物がＡｓ（砒素）およびＣ（カーボン）であることが望ましい。
本発明の一態様の半導体装置の製造方法は、
第１導電型の第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極の両側面に側壁絶縁膜を形成するステップと、
前記側壁絶縁膜をマスクに前記第１の半導体領域をエッチングするステップと、
前記第１の半導体領域をエッチングした領域にＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層を形成するステップと、
前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上に不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域を形成するステップと、
前記第２の半導体領域上にＳｉ（シリコン）層を形成するステップと、
前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含む金属と反応させシリサイド化するステップ、
を有することを特徴とする。
ここで、前記ゲート電極がＳｉ（シリコン）で形成され、
前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含む金属と反応させシリサイド化するステップにおいて、前記ゲート電極を前記ゲート絶縁膜界面までＮｉ（ニッケル）を含む金属と反応させシリサイド化することが望ましい。
また、前記第２の半導体領域の厚さが０．５５ｎｍ以上２ｎｍ以下であることが望ましい。
また、前記不純物がＢ（ボロン）であることが望ましい。
本発明の一態様の半導体装置の製造方法は、
第１導電型の第１の半導体領域上にゲート絶縁膜を介してＳｉ（シリコン）のゲート電極を形成するステップと、
前記ゲート電極の両側面に側壁絶縁膜を形成するステップと、
前記側壁絶縁膜をマスクに前記第１の半導体領域をエッチングするステップと、
前記第１の半導体領域をエッチングした領域にＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層を形成するステップと、
前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上に不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域を形成するステップと、
前記ゲート電極を前記ゲート絶縁膜界面までＮｉ（ニッケル）を含む金属と反応させシリサイド化するステップと、
前記第２の半導体領域上にＳｉ（シリコン）層を形成するステップと、
前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含まない金属と反応させシリサイド化するステップ、
を有することを特徴とする。
本発明の一態様の半導体装置の製造方法は、
第１導電型の第１の半導体領域上にゲート絶縁膜を介してＳｉ（シリコン）のゲート電極を形成するステップと、
前記ゲート電極の両側面に側壁絶縁膜を形成するステップと、
前記側壁絶縁膜をマスクに前記第１の半導体領域をエッチングするステップと、
前記第１の半導体領域をエッチングした領域にＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層を形成するステップと、
前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上にＳｉ（シリコン）層を形成するステップと、
前記Ｓｉ（シリコン）層上に不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域を形成するステップと、
前記ゲート電極を前記ゲート絶縁膜界面までＮｉ（ニッケル）を含む金属と反応させシリサイド化するステップと、
前記第２の半導体領域および前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含まない金属と反応させシリサイド化するステップ、
を有することを特徴とする。
本発明の一態様の半導体装置は、
チャネル領域が形成される第１導電型の第１の半導体領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の両側に形成されたＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層と、
前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上に形成された、不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域と、
前記第２の半導体領域上に形成されたＮｉ（ニッケル）を含有するシリサイド層、
を具備する電界効果トランジスタを有することを特徴とする。
ここで、前記第２の半導体領域の厚さが０．５５ｎｍ以上２ｎｍ以下であることが望ましい。
また、前記不純物がＢ（ボロン）であることが望ましい。
また、前記Ｎｉ（ニッケル）を含有するシリサイド層がＰｔ（プラチナ）を含有することが望ましい。
また、前記ゲート電極がシリサイド単層で形成されていることが望ましい。
本発明の一態様の半導体装置は、
半導体基板に形成され、第１のチャネル領域が形成されるｎ型の第３の半導体領域と、前記第１のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第１のチャネル領域の両側に形成されたＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層と、前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上に形成された不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下のｐ型の第４の半導体領域と、前記第４の半導体領域上に形成されたＮｉ（ニッケル）を含有する第１のシリサイド層を、具備するｐ型電界効果トランジスタと、
前記半導体基板に形成され、第２のチャネル領域が形成されるｐ型の第５の半導体領域と、前記第２のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第２のチャネル領域の両側に形成された第２のシリサイド層を、具備するｎ型電界効果トランジスタ、
を有することを特徴とする。
ここで、前記第２のシリサイド層がＮｉ（ニッケル）を含有するシリサイド層であり、かつ、前記半導体基板上に形成され、不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下のｎ型の第６の半導体領域上に形成されていることが望ましい。
また、前記不純物がＡｓ（砒素）およびＣ（カーボン）であることが望ましい。
また、前記第２のシリサイド層が、Ｅｒ（エルビウム）、Ｙ（イットリウム）、またはＹｂ（イッテリビウム）いずれかのシリサイド層であることが望ましい。
本発明によれば、低抵抗な接合界面を具備し、ジャンクションリークが抑制された高性能なＭＩＳ型電界効果トランジスタを有する半導体装置およびその製造方法を提供することが可能となる。
本発明の発明者らは、１０２１ａｔｏｍｓ／ｃｍ３以上の高い不純物濃度を有する半導体層がＮｉの拡散バリアとして極めて有効に作用することを見出した。本発明の最大の特徴は、このＮｉの拡散バリアとなる高濃度不純物領域を半導体装置およびその製造方法に適用することにある。
最初に、この高濃度不純物領域の有するＮｉの拡散バリア性の原理について説明する。
まず、高濃度不純物領域の有するＮｉの拡散バリア性を検討するために、Ｎｉ原子もしくはＢ原子が、真空からＳｉ中の格子間位置もしくはＳｉ置換位置に移動する場合に得られるエネルギー利得（生成エネルギー）を計算した。計算方法は、局所密度汎関数近似を超えたところで、なおかつスピン分極も考慮したＳＰ−ＧＧＡ（Ｓｐｉｎ−Ｐｏｌａｒｉｚｅｄ Ｇｅｎｅｒａｌｉｚｅｄ Ｇｒａｄｉｅｎｔ Ａｐｐｒｏｘｉｍａｔｉｏｎ）の手法を採用した。また、６４個のＳｉ原子を含む単位格子に関して計算を実行した。単位格子の一辺は１．０８６ｎｍとして計算した。ここで、Ｓｉの単位格子に不純物（ＮｉもしくはＢ）原子が入る場合の生成エネルギーは、以下の式により定義される。
格子間位置に不純物原子が入る場合には、
Ｅｆ Ｉｎｔ＝−Ｅ（１個の不純物を含むＳｉ６４個のセル構造）
＋Ｅ（Ｓｉ６４個のセル構造）
＋Ｅ（真空中の１個の不純物）
Ｓｉ置換位置に不純物原子が入る場合には、
Ｅｆ Ｓｉ＝−Ｅ（１個の不純物を含むＳｉ６３個のセル構造）
−Ｅ（バルク中の１個のＳｉ）
＋Ｅ（Ｓｉ６４個のセル構造）
＋Ｅ（真空中の１個の不純物）
ただし、不純物原子がＳｉ置換位置に入る場合には、格子点から出たＳｉ原子は再びバルクのＳｉ（シリコン）層に戻るとして計算を実行した。
生成エネルギーに関する計算結果を表１に示す。
Figure 2008004776
 一般的に、生成エネルギーが大きくなる状態が、現実の系では実現されやすいと考えられる。よって、表１の計算結果より、Ｓｉ中においては、Ｂ原子はＳｉ置換位置に入り、一方、Ｎｉ原子は格子間位置に入ると考えられる。さらに、両方の原子がＳｉ中に混在した場合には、Ｓｉ置換位置にはＢ原子が入り、格子間位置にはＮｉ原子が入ることが予想される。しかしながら、Ｓｉ基板上に設けられたＭＩＳ型電界効果トランジスタのソース・ドレインを形成する高濃度Ｂ領域のように、Ｂ濃度が非常に高くなり、ある所定の濃度を超えるような場合には、Ｂ原子はＳｉ置換位置だけでなく、格子間位置にも相当量存在することになる。そして、そのような高濃度Ｂ領域にＮｉ原子が拡散した場合には、Ｎｉ原子はＳｉ置換位置だけでなく格子間位置にも入ることができないことが予想される。よって、格子間位置に相当量の不純物が存在する高濃度不純物領域は、Ｎｉの拡散バリア性を有することになる。
単位格子中に１個のＢ原子が含まれる濃度は７．８×１０２０ａｔｏｍｓ／ｃｍ−３の濃度に相当している。したがって、Ｂ濃度が１０２１ａｔｏｍｓ／ｃｍ−３以上であれば、Ｂ原子によって格子間位置が占有される蓋然性があがり、Ｎｉに対する拡散バリア性が顕著になると考えられる。一方、Ｓｉ結晶中のＳｉ原子よりも不純物としてのＢ濃度が高くなることはありえないので、Ｂ濃度の上限は、１０２２ａｔｏｍｓ／ｃｍ３となる。
また、単位格子の一辺は１．０８６ｎｍであり、単位格子中でのＢ位置の任意性を考慮すれば、一辺の２倍に相当する２ｎｍ以下の膜厚であれば、Ｎｉの拡散バリア効果はより顕著になると考えられる。
ここで、高濃度不純物領域の厚さが薄くなればなる程、拡散したＮｉ原子が入る格子間位置における安定サイトの数が減少するため、Ｎｉ原子の拡散をより効果的に抑制することが可能となる。もっとも、Ｓｉ（シリコン）単結晶の格子定数（＝０．５４３ｎｍ）よりも不純物領域を薄くすることは非現実的であるため、高濃度不純物領域の実際上の下限値は０．５５ｎｍとなる。
表１においては、Ｓｉ（シリコン）単位格子中にＢ原子およびＮｉ原子が含まれる場合の計算結果およびそこから導かれる効果を示したが、結晶構造が類似するＳｉＧｅ単位格子においても、同様の効果が期待されることは容易に類推される。
また、ｐ型不純物領域を形成するＢ原子のみならず、例えば、ｎ型不純物領域において、Ｓｉ置換位置に入るＡｓと、Ｓｉ格子間位置に入るＣ（カーボン）を１：１の割合で合わせて１０２１ａｔｏｍｓ／ｃｍ−３以上の濃度とすることで、同様にＮｉ拡散バリア性を実現することが可能となる。
その他、例えば、Ｐ、ＳｂあるいはＢｉ等の不純物についても理論上同様の効果が期待される。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＭＩＳ型電界効果トランジスタを有する半導体装置の素子構造を示す断面図である。本実施の形態のＭＩＳ型電界効果トランジスタは、ｐ型電界効果トランジスタであり、チャネルの両側にＳｉＧｅ層を有し、そのＳｉＧｅ層上に高濃度不純物領域を介してＮｉＳｉ層が形成されていることを特徴とする。
具体的には、Ｐ（リン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｎ型のＳｉ（シリコン）基板（第１の半導体領域）１００に、Ｓｉ酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１２０が形成されている。そして、Ｓｉ基板１００上にゲート絶縁膜１０１を介してポリシリコン・ゲート電極１０２が形成され、その上にゲート・シリサイド１０３が形成されている。
ゲート電極１０２、１０３の両側面には、Ｓｉ窒化膜からなるゲート側壁絶縁膜１０４が形成されている。そして、ゲート電極１０２下のチャネル領域を挟んでＳｉ基板１００内には、ｐ型のエクステンション拡散層１０５およびＳｉＧｅ層１０６が形成されている。そして、ＳｉＧｅ層１０６上には、Ｂ（ボロン）をＳｉあるいはＳｉＧｅ中の不純物として含有し、その不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３であるｐ型高濃度不純物領域（第２の半導体領域）１０８が形成されている。さらに、ｐ型高濃度不純物領域（第２の半導体領域）１０８の上に、ソース・ドレイン電極となるシリサイド層であるＮｉＳｉ（ニッケルシリサイド）層１１０が形成されている。ここで、ＳｉＧｅ層１０６を形成したのは、キャリアのモビリティーを向上させるために、ソース・ドレイン領域にＳｉＧｅ層を埋め込みすることによってチャネルシリコンに格子歪を与えるためである。
本実施の形態によれば、ＮｉＳｉ（ニッケルシリサイド）層１１０の界面で、不純物濃度が１０２１ａｔｏｍｓ／ｃｍ３以上となっているため、ショットキー障壁高さとトンネル距離の積が十分に減少し、界面抵抗の低減が実現される。
さらに、ＮｉＳｉ（ニッケルシリサイド）層１１０の下に存在するｐ型高濃度不純物領域（第２の半導体領域）１０８が、上述したようにＮｉ原子の拡散バリアとして機能する。したがって、ＮｉＳｉ（ニッケルシリサイド）層１１０を構成するＮｉ原子が半導体基板１００側に拡散して、ジャンクションリークが増大することを効果的に抑制する。
そして、ｐ型高濃度不純物領域（第２の半導体領域）１０８が、Ｎｉ原子の拡散バリアとして機能するため、ＮｉＳｉ（ニッケルシリサイド）層１１０を構成するＮｉ原子が下層のＳｉＧｅ層あるいはｐ型高濃度不純物領域（第２の半導体領域）１０８中のＳｉＧｅと反応して高抵抗層であるＮｉＳｉＧｅ層を形成し、接合の界面抵抗（Ｒｃ）が上昇するという問題が生じることもない。したがって、ＮｉＳｉ（ニッケルシリサイド）層１１０の界面抵抗の上昇による寄生抵抗の増加という問題も生じない。よって、ＳｉＧｅ層によるチャネル歪のモビリティー上昇効果を、寄生抵抗の増加という副作用なしに享受することが可能となる。
このように、本実施の形態によれば、低抵抗な接合界面とモビリティー上昇効果による高駆動力を有し、かつ、ジャンクションリークが抑制された高性能（高速かつ低消費電力）なｐ型ＭＩＳ型電界効果トランジスタを有する半導体装置を実現することが可能である。
また、ｐ型高濃度不純物領域（第２の半導体領域）１０８の厚さは、０．５５ｎｍ以上２ｎｍ以下であることが望ましい。
これは、上述のように、単位格子中でのＢ位置の任意性を考慮すれば、単位格子の一辺の２倍に相当する２ｎｍ以下の膜厚であれば、Ｎｉの拡散バリア効果はより顕著になると考えられること、Ｓｉ（シリコン）単結晶の格子定数（＝０．５４３ｎｍ）よりも不純物領域を薄くすることは非現実的であることによる。
また、ＮｉＳｉ層中に存在するＢ（ボロン）濃度は、１０１８ａｔｏｍｓ／ｃｍ３以下であることが望ましい。
これは、ＮｉＳｉ層中のＢ（ボロン）濃度を低く保つことにより、ショットキー障壁高さが低下し、ＮｉＳｉ層とシリコン（Ｓｉ）の界面抵抗が低下するためである。図２は、ＮｉＳｉ層中のＢ（ボロン）濃度分布と、ショットキー障壁高さ（Ｅｖ−ＥＦ＝φＢ）との関係を示す図である。図上側には、ＮｉＳｉ層とＳｉ層のＢ濃度分布、図下側にはそれぞれのＢ濃度分布におけるショットキー障壁高さを示している。
一般にＢがドープされない場合のホールに対するショットキー障壁高さは、０．４５ｅＶ程度であることが知られており、ＢがＮｉＳｉ側に存在すると、０．３ｅＶ程度までショットキー障壁が低下する。これは、所謂、ショットキー障壁高さの変調効果によるものである。すなわち、ＮｉＳｉ／Ｓｉ界面が形成される場合には、Ｓｉ層側１〜２層のＳｉ原子にダングリングボンドが多数発生するため、Ｂ原子は、そのようなＳｉ原子に置換する方が安定となる。このＢ原子の置換により、界面のフェルミレベルは、界面に発生するダイポールによって価電子帯端にシフトし、図２の点線に示すようにショットキー障壁高さが大きく低下する。これにより、界面抵抗も低下する。しかしながら、図２の実線で示すように、界面を挟んで、両方の層にＢが分布すると、電荷移動の効果が相殺され、ショットキー障壁高さを低減する効果がちいさくなってしまう。
なお、従来のＮｉＳｉ層形成方法では、図２上側の実線で示したように、ＮｉＳｉ形成時に、Ｂがシリサイド中に取り込まれることにより、ＮｉＳｉ側にもＢが広く分布してしまい、上記ショットキー障壁高さ低下の効果を十分に得ることが困難であった。しかしながら、後述する本実施の形態の製造方法によれば、ＮｉＳｉ層中のＢ濃度を低く保つことが可能となる。
また、ＮｉＳｉ層中には、１０％程度のＰｔ（プラチナ）を含有することが望ましい。Ｐｔを含有することによりソース・ドレインのシリサイド層の抵抗が下がり、電界効果トランジスタの駆動力が向上するためである。加えて、シリサイド層の基板側との界面が原子レベルで平坦化され、シリサイド起因のソース・ドレイン／基板間のジャンクションリークが抑制できるからである。
また、本実施の形態において、エクステンション拡散層１０５は必ずしも必須ではなく、例えば、図３に示すよう変形例のようにエクステンション拡散層を省略した、いわゆるショットキーソース・ドレインｐ型電界効果トランジスタの構造とすることも可能である。
このような構造とすることにより、上記本実施の形態の作用・効果に加え、短チャネル効果を抑制するという効果が得られる。
次に、本実施の形態の電界効果トランジスタの製造方法について、図４〜図１３を参照して説明する。
まず、図４に示すように、Ｐ（リン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｎ型のＳｉ基板（第１の半導体領域）１００に、Ｓｉ酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１２０を形成する。その後、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）にして１ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。
次に、図５に示すように、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
次に、図６に示すように、イオンインプランテーションにより、Ｂが１０２０ａｔｏｍｓ／ｃｍ３程度ドープされたエクステンション拡散層１０５を形成し、１０５０℃程度の温度で活性化アニール（スパイクアニール）を行う。
次に、図７に示すように、Ｓｉ窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、Ｓｉ窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。
ここでは、Ｓｉ窒化膜一層のみの側壁を用いているが、例えば、ＴＥＯＳ酸化膜３ｎｍ程度、Ｓｉ窒化膜５ｎｍを積層した積層側壁絶縁膜を形成すると、側壁絶縁膜下面へのキャリアトラップが抑制されるため、信頼性の観点からより望ましい。
次に、図８に示すように、ゲート電極１０２および側壁絶縁膜１０４をマスクにエクステンション拡散層１０５およびＳｉ基板１００を３０ｎｍ程度エッチングし掘り下げる。この時、ポリシリコンのゲート電極１０２のエッチングを回避するためにゲート電極１０２上にマスク材を設けることも可能である。
次に、図９に示すように、エッチングにより掘り下げた領域に、基板側の結晶層に対して、ＳｉＧｅ層１０６を選択エピタキシャル成長させる。続いて、図１０に示すようにＢの原料ガスを添加して選択エピタキシャル層の成長を続行し、ＳｉＧｅ層上に１０２１ａｔｏｍｓ／ｃｍ３以上のｐ型高濃度不純物領域（第２の半導体領域）１０８を１．５ｎｍ程度の厚さに形成する。さらに、図１１に示すように原料ガスを切り替えて、選択エピタキシャル成長によりＳｉ（シリコン）層１３０を形成する。
なお、プロセスの簡便性からは、ＳｉＧｅ層１０６／ｐ型高濃度不純物領域（第２の半導体領域）１０８／Ｓｉ層１３０を連続的に選択エピタキシャル成長により形成することが望ましいが、ｐ型高濃度不純物領域をＢのイオンインプランテーションによって形成することも可能である。
次に、図１２に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃３０秒のアニール、薬液での選択剥離を行い、図１３に示すようにＮｉ膜１５０とＳｉ層１３０およびポリシリコンのゲート電極１０２を反応させ、ソース・ドレイン電極となるＮｉＳｉ層１１０およびゲート・シリサイド１０３を形成する。
このような製造方法によれば、高濃度不純物領域（第２の半導体領域）１０８がＮｉの拡散バリアとなるため、従来のＮｉＳｉ層形成法と異なりＢがＮｉＳｉ層中に取り込まれず、ＮｉＳｉ層の基板側界面でのＢ濃度を高濃度に保つことができる。したがって、ＮｉＳｉ層の基板側界面の界面抵抗を低減することが可能となる。
また、ＢがＮｉＳｉ層中に取り込まれないため、上述したようなＮｉＳｉ層中にＢが分布することによりショットキー障壁高さの低下を抑制するという現象を回避することができる。したがって、この観点においても、ＮｉＳｉ層の基板側界面の界面抵抗を低減することが可能となる。
そして、高濃度不純物領域（第２の半導体領域）１０８がＮｉの拡散バリアとなるため、ＮｉＳｉ層１１０形成中に、エクステンション拡散層１０５やＳｉ基板１００中にＮｉ原子が拡散し、Ｎｉ原子に起因するジャンクションリークの原因となることを抑制することが可能となる。
また、高濃度不純物領域（第２の半導体領域）１０８がＮｉの拡散バリアとなるため、ｐ型電界効果トランジスタの駆動力向上のため適用したＳｉＧｅ層とＮｉ原子が反応して、高抵抗のＮｉＳｉＧｅ層が生成されることを防止する。したがって、チャネルに歪をあたえる埋め込み層として好適なＳｉＧｅ層と、ソース・ドレイン電極として好適なＮｉＳｉ層とを組み合わせても電界効果トランジスタの寄生抵抗が増大しないという効果が得られる。
以上のように、本実施の形態の製造方法により、低抵抗な接合界面とモビリティー上昇効果による高駆動力を有し、かつ、ジャンクションリークが抑制された高性能なｐ型ＭＩＳ型電界効果トランジスタを有する半導体装置の製造が可能となる。
なお、本実施の形態において、ＳｉＧｅ層は必ずしもＳｉとＧｅが１対１の組成比でなくとも、任意の組成比をとるＳｉＧｅ層、すなわち、ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）で記載されるＳｉＧｅ層を本実施の形態に適用することが可能である。
また、ソース・ドレインのシリサイド層についても、必ずしもＮｉＳｉ層でなくとも、Ｎｉを含有するシリサイド層であれば本実施の形態の効果をえることができる。
また、ここではｐ型電界効果トランジスタに記載したが、ｎ型電界効果トランジスタについてもＮｉ原子のバリア性に伴う効果をえることができる。ｎ型電界効果トランジスタの場合には、上述した理由より高濃度不純物領域の不純物としてＡｓとＣを用いることが好適である。
また、高濃度不純物領域に導入される不純物としては、必ずしも、ＢやＡｓとＣの組み合わせに限られることはなく、Ｐ、ＳｂまたはＢｉ等を適用することも可能である。
そして、高濃度不純物領域は、半導体であれば、必ずしもＳｉやＳｉＧｅに限られることはなく、ＧａＡｓ、ＩｎＰ等そのほかの半導体材料を用いることも可能である。
（第２の実施の形態）
図１４は、本発明の第２の実施の形態に係るＭＩＳ型電界効果トランジスタを有する半導体装置の素子構造を示す断面図である。ゲート電極がＮｉＳｉからなるゲート・シリサイド１０３単層のみによって形成されるＦＵＳＩ（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）構造となっていること以外は、第１の実施の形態のｐ型電解効果トランジスタと同様であるので記述を省略する。
本実施の形態の半導体装置は、実施の形態１の作用・効果に加え、ＦＵＳＩ（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）構造をとることによりトランジスタ駆動時のゲート電極側の空乏化を高いゲート電圧まで抑制し、高いトランジスタ駆動力を実現することが可能となる。
本実施の形態の電界効果トランジスタを有する半導体装置の製造方法は、第１の実施の形態のＮｉ膜１５０をスパッタし、アニールによりシリサイド化を行うステップ（図１２）において、第１の実施の形態よりも長時間、すなわち、ポリシリコンのゲート電極１０２が完全にシリサイド化するまでアニールする以外は、第１の実施の形態の製造方法と同様である。
従来のシリサイド化技術では、ゲート電極のポリシリコンとＳｉ基板を同時にシリサイド化する際に、ゲート・シリサイドとソース・ドレイン電極となるシリサイドの膜厚を異ならせることは困難であった。そのため、ＦＵＳＩ構造を製造しようとすると、必然的にソース・ドレイン電極となるシリサイドが厚くなり、ジャンクション突き抜けによるリーク電流の増大、ソース・ドレイン間のパンチスルー等の原因となっていた。
そして、この問題を回避するためには、ゲート・シリサイドとソース・ドレイン電極となるシリサイドの膜厚を異ならせるために、それぞれを別個に形成するなどの複雑な製造方法をとる必要があった。
本実施の形態の製造方法によれば、ソース・ドレイン電極となるシリサイドであるＮｉＳｉ層１１０の膜厚は、下層にＮｉの拡散バリアとなるＢの高濃度不純物領域（第２の半導体領域）が形成されることによりシリサイド反応が抑制されるため、選択エピタキシャル成長されたＳｉ膜１３０（図１２）によって限定される。したがって、ポリシリコンのゲート電極１０２（図１２）を完全にシリサイド化する熱処理を行っても、ソース・ドレイン電極となるＮｉＳｉ層の膜厚は一定膜厚以上には成長しない。よって、ゲート電極の完全なシリサイド化と、ゲート・シリサイドと膜厚の異なるソース・ドレイン電極となるＮｉＳｉ膜の形成を同一のステップで容易に実現することが可能となる。
（第３の実施の形態）
図１５は、本発明の第３の実施の形態に係る製造方法によって製造されるＭＩＳ型電界効果トランジスタを有する半導体装置の素子構造を示す断面図である。この半導体装置は、ｎ型電界効果トランジスタを有し、ゲート電極がＮｉＳｉからなるゲート・シリサイド１０３単層のみによって形成されるＦＵＳＩ（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）構造であり、ソース・ドレイン電極となるＮｉＳｉ層１１０の下に、ＡｓとＣを不純物とする１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３の不純物濃度のｎ型高濃度不純物領域２０８を有することを特徴とする。
このようなｎ型電界効果トランジスタは、ｎ型高濃度不純物領域２０８を有することにより、ＮｉＳｉ層の基板界面での不純物濃度が高いため界面抵抗が低いという特徴がある。また、ｎ型高濃度不純物領域２０８がＮｉのバリアとなるために、Ｎｉの拡散によるジャンクションリークが生じないという特徴がある。また、ＦＵＳＩ（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）構造をとることによりトランジスタ駆動時のゲート電極側の空乏化を高いゲート電圧まで抑制し、高いトランジスタ駆動力を実現することが可能となる。
以下、本実施の形態の半導体装置の製造方法について、図１６〜図２３を参照して説明する。
まず、図１６に示すように、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板（第１の半導体領域）２００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１２０が形成する。その後、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）にして１ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。
次に、図１７に示すように、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
次に、図１８に示すように、イオンインプランテーションにより、Ａｓが１０２０ａｔｏｍｓ／ｃｍ３程度ドープされたｎ型のエクステンション拡散層２０５を形成し、１０５０℃程度の温度で活性化アニール（スパイクアニール）を行う。
次に、図１９に示すように、Ｓｉ窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、Ｓｉ窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。
次に、図２０に示すように、ゲート電極１０２および側壁絶縁膜１０４をマスクに、Ａｓ（砒素）とＣ（カーボン）をそれぞれ１：１の割合で、イオンインプランテーションによりＳｉ基板（第１の半導体領域）２００に導入することにより、１０２１ａｔｏｍｓ／ｃｍ３以上のｎ型高濃度不純物領域（第２の半導体領域）２０８を１．５ｎｍ程度の厚さに形成し、１０５０℃程度の温度で活性化アニール（スパイクアニール）を行う。
その後、図２１に示すように、選択エピタキシャル成長によりＳｉ（シリコン）層１３０を形成する。
次に、図２２に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃９０秒のアニール、薬液での選択剥離を行い、図２３に示すようにＮｉ膜１５０とＳｉ層１３０を反応させシリサイド化する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート・シリサイド１０３を形成する。
本実施の形態の製造方法によれば、ソース・ドレイン電極となるシリサイドであるＮｉＳｉ層１１０の膜厚は、下層にＮｉの拡散バリアとなるＡｓとＣの高濃度不純物領域（第２の半導体領域）が形成されることにより反応が抑制されるため、選択エピタキシャル成長されたＳｉ膜１３０（図２１）によって限定される。したがって、ポリシリコンのゲート電極１０２（図２１）を完全にシリサイド化する熱処理を行っても、ソース・ドレイン電極となるＮｉＳｉ層１１０の膜厚は一定膜厚以上には成長しない。このため、ゲート電極の完全なシリサイド化と、ゲート・シリサイド１０３と膜厚の異なるソース・ドレイン電極となるＮｉＳｉ層１１０の形成を同一のステップで容易に実現することが可能となる。
よって、寄生抵抗の低減とゲート電極の空乏化の抑制により高い駆動力を有し、かつ、ジャンクションリークも低減された高性能なｎ型電界効果トランジスタを容易に製造することが可能となる。
なお、ここでは、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート・シリサイド１０３を形成するとしたが、ポリシリコンのゲート電極を１部残存させる製造方法であっても、ゲート電極の低抵抗化という効果を有するトランジスタ構造がえられる。したがって、本発明は、このような製造方法を排除するものではない。
また、本実施の形態はｎ型電界効果トランジスタについて記載しているが、本実施の形態をｐ型電界効果トランジスタに置き換えても同様の作用・効果が期待できる。
（第４の実施の形態）
図２４は、本発明の第４の実施の形態に係る製造方法によって製造されるＭＩＳ型電界効果トランジスタを有する半導体装置の素子構造を示す断面図である。この半導体装置は、ｐ型電界効果トランジスタのソース・ドレイン電極となるシリサイドがＰｔＳｉ（プラチナシリサイド）層１１２である点およびＢの高濃度不純物領域（第２の半導体領域）がシリサイド化されている以外は、第２の実施の形態の半導体装置と同様であるため、記述を省略する。
このような構造のｐ型電界効果トランジスタは、ゲート電極の空乏化抑制に加え、ＮｉＳｉより低抵抗なＰｔＳｉをソース・ドレイン電極として用いることで、一層の寄生抵抗低減が図れ、さらに駆動力の高い電界効果トランジスタを実現することが可能となる。また、ＰｔＳｉの仕事関数が、Ｓｉの価電子帯のエネルギーにＮｉＳｉより近いため、シリサイド／基板のショットキー障壁がＮｉＳｉの場合よりも低くなる。この点からも界面の抵抗が低減され、寄生抵抗が下がり高駆動力の実現が可能である。さらに、ＰｔＳｉ層のシリサイド界面は原子レベルで平坦となるため、ジャンクションリーク低減効果による低消費電力電界効果トランジスタの実現も可能である。
以下、本実施の形態の半導体装置の第１の製造方法について、図２５〜図２９を参照して説明する。なお、ＳｉＧｅ層１０６の上に、Ｂの高濃度不純物領域（第２の半導体領域）１０８を形成するまでは実施の形態１（図４〜１０）と同様であるので省略する。
選択エピタキシャル成長により、ＳｉＧｅ層上に、Ｂのｐ型高濃度不純物領域（第２の半導体領域）１０８を形成した後、図２５に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃９０秒のアニール、薬液での選択剥離を行い、図２６に示すようにＮｉ膜１５０とポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート・シリサイド１０３を形成する。この時、Ｂのｐ型高濃度不純物領域（第２の半導体領域）１０８上のＮｉ膜は、ｐ型高濃度不純物領域（第２の半導体領域）１０８の有するＮｉバリア性ゆえにｐ型高濃度不純物領域（第２の半導体領域）１０８と反応することはない。したがって、ＮｉＳｉ層は、ｐ型高濃度不純物領域（第２の半導体領域）１０８上には形成されない。
次に、図２７に示すように、ｐ型高濃度不純物領域（第２の半導体領域）１０８上に選択エピタキシャル成長により、Ｓｉ層１３０を形成する。
次に、図２８に示したように、１０ｎｍ程度のＰｔ膜１５２のスパッタを行った後に、３５０℃程度のアニールによるシリサイド化を行い、薬液での選択剥離を行うことによって、図２９に示すように、ソース・ドレイン電極をＰｔＳｉ層１１２とするｐ型電界効果トランジスタを形成する。
このとき、ｐ型高濃度不純物領域（第２の半導体領域）１０８はＰｔ原子の拡散バリアとはならないため、ｐ型高濃度不純物領域（第２の半導体領域）１０８の一部または全部がシリサイド化されうる。
従来、ゲート・シリサイドとソース・ドレイン電極のシリサイド材料を異なるものにするためには、それぞれの、シリサイド工程の際に、シリサイド化を望まない領域をマスクするためのきわめて複雑な工程の追加が必要とされていた。
本実施の形態の半導体装置の第１の製造方法により、ゲート・シリサイドとソース・ドレイン電極のシリサイド材料を異なる材料とすることが容易となる。したがって、ｐ型電界効果トランジスタのソース・ドレイン領域の寄生抵抗低減と、ｐ型・ｎ型電界効果トランジスタの閾値電圧の低減を容易に実現できるという効果がえられる。
次に、本実施の形態の半導体装置の第２の製造方法について、図３０〜図３４を参照して説明する。なお、ＳｉＧｅ層１０６を選択エピタキシャル成長によって形成するまでは実施の形態１（図４〜９）と同様であるので省略する。
選択エピタキシャル成長によりＳｉＧｅ層を形成した後、図３０に示すように、選択エピタキシャル成長により、連続してＳｉ層１３０およびＢのｐ型高濃度不純物領域（第２の半導体領域）１０８を形成する。その後、図３１に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃９０秒のアニール、薬液での選択剥離を行い、図３２に示すようにＮｉ膜１５０とポリシリコンのゲート電極１０２を、ゲート絶縁膜１０１界面まで完全に反応させ、ゲート・シリサイド１０３を形成する。この時、Ｂのｐ型高濃度不純物領域（第２の半導体領域）１０８上のＮｉ膜は、ｐ型高濃度不純物領域（第２の半導体領域）１０８の有するＮｉバリア性ゆえにｐ型高濃度不純物領域（第２の半導体領域）１０８と反応することはない。したがって、ＮｉＳｉ層は、ｐ型高濃度不純物領域（第２の半導体領域）１０８上には形成されないし、また、ｐ型高濃度不純物領域（第２の半導体領域）１０８下のＳｉ層１３０もシリサイド化されることはない。
次に、図３３に示したように、１０ｎｍ程度のＰｔ膜１５２のスパッタを行った後に、３５０℃程度のアニールによるシリサイド化を行い、薬液での選択剥離を行うことによって、図３４に示すように、ソース・ドレイン電極をＰｔＳｉ層１１２とするｐ型電界効果トランジスタを形成する。
このとき、ｐ型高濃度不純物領域（第２の半導体領域）１０８はＰｔ原子の拡散バリアとはならないため、ｐ型高濃度不純物領域（第２の半導体領域）１０８およびＳｉ層１３０がシリサイド化されＰｔＳｉ層１１２となる。
本実施の形態の半導体装置の第２の製造方法によれば、第１の製造方法に比べ、Ｓｉ層１３０の形成を、ＳｉＧｅ層１０６およびｐ型高濃度不純物領域（第２の半導体領域）１０８と同時に連続して形成することにより、ゲート・シリサイドとソース・ドレイン電極のシリサイド材料を異なる材料とする構造の形成がさらに容易になる。したがって、ｐ型電界効果トランジスタのソース・ドレイン領域の寄生抵抗低減と、ｐ型・ｎ型電界効果トランジスタの閾値電圧の低減をさらに容易に実現できるという効果がえられる。
本実施の形態において、ソース・ドレイン電極のシリサイド材料は、必ずしもＰｔＳｉである必要はなく、電界効果トランジスタの性能を最適化する観点から、例えば、Ｐｄ２Ｓｉ等、その他のシリサイドも適用することが可能である。
（第５の実施の形態）
図３５は、本発明の第５の実施の形態に係る製造方法によって製造されるＭＩＳ型電界効果トランジスタを有する半導体装置の素子構造を示す断面図である。この半導体装置は、ソース・ドレイン電極が希土類元素であるＥｒ（エルビウム）のシリサイドであるＥｒＳｉ１．７層１１４である以外は、第３の実施の形態と同様であるので記述を省略する。
このようなｎ型電界効果トランジスタは、第３の実施の形態に記載したｎ型電界効果トランジスタの作用・効果に加え、ＮｉＳｉより低抵抗なＥｒＳｉ１．７層をソース・ドレイン電極として用いることで、一層の寄生抵抗低減が図れ、さらに駆動力の高い電界効果トランジスタを実現することが可能となる。また、ＥｒＳｉ１．７層の仕事関数が、Ｓｉの伝導帯のエネルギーにＮｉＳｉより近いため、シリサイド／基板のショットキー障壁がＮｉＳｉの場合よりも低くなる。この点からも界面の抵抗が低減され、寄生抵抗が下がり高駆動力の実現が可能である。さらに、希土類元素のシリサイド界面は原子レベルで平坦となるため、ジャンクションリーク低減効果による低消費電力電界効果トランジスタの実現も可能である。
以下、本実施の形態の半導体装置の製造方法について、図３６〜図３９を参照して説明する。なお、ＡｓとＣのイオンインプランテーションにより、ｎ型高濃度不純物領域（第２の半導体領域）２０８を形成するまでは第３の実施の形態（図１６〜２０）と同様であるので記述を省略する。
ｎ型高濃度不純物領域２０８を形成し、１０５０℃程度の温度で活性化アニール（スパイクアニール）を行った後、図３６に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行う。その後、４００℃９０秒のアニール、薬液での選択剥離を行い、図３７に示すようにＮｉ膜１５０とＳｉ層１３０を反応させシリサイド化する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート・シリサイド１０３を形成する。この時、ｎ型高濃度不純物領域（第２の半導体領域）２０８上のＮｉ膜は、ｎ型高濃度不純物領域（第２の半導体領域）２０８の有するＮｉバリア性ゆえにｎ型高濃度不純物領域（第２の半導体領域）２０８と反応することはない。したがって、ＮｉＳｉ層は、ｎ型高濃度不純物領域（第２の半導体領域）２０８上には形成されない。
次に、図３８に示したように、１０ｎｍ程度のＥｒ膜１５６のスパッタを行った後に、３５０℃程度のアニールによるシリサイド化を行い、薬液での選択剥離を行うことによって、図３９に示すように、ソース・ドレイン電極をＥｒＳｉ１．７層１１４とするｎ型電界効果トランジスタを形成する。
このとき、ｎ型高濃度不純物領域２０８はＥｒ原子の拡散バリアとはならないため、ｎ型高濃度不純物領域２０８がシリサイド化される。
従来、ゲート・シリサイドとソース・ドレイン電極のシリサイド材料を異なるものにするためには、それぞれの、シリサイド工程の際に、シリサイド化を望まない領域をマスクするためのきわめて複雑な工程の追加が必要とされていた。
本実施の形態の半導体装置の製造方法により、ゲート・シリサイドとソース・ドレイン電極のシリサイド材料を異なる材料とすることが容易となる。したがって、ｎ型電界効果トランジスタのソース・ドレイン領域の寄生抵抗低減と、ｐ型・ｎ型電界効果トランジスタの閾値電圧の低減を容易に実現できるという効果がえられる。
本実施の形態において、ソース・ドレイン電極のシリサイド材料は、必ずしもＥｒＳｉ１．７である必要はなく、Ｙ（イットリウム）、Ｙｂ（イッテリビウム）等の他の希土類元素のシリサイドを適用することが可能である。
（第６の実施の形態）
図４０は、本発明の第６の実施の形態に係るＭＩＳ型電界効果トランジスタを有する半導体装置の素子構造を示す断面図である。本実施の形態の半導体装置は、第２の実施の形態のｐ型電界効果トランジスタおよび第３の実施の形態のｎ型電界効果トランジスタ双方をひとつのｐ型Ｓｉ基板２００上に有するＣＭＯＳデバイスであることを特徴とする。
本実施の形態の半導体装置は、第１の実施の形態および第３の実施の形態の作用・効果をそれぞれ兼ね備えている。したがって、ｐ型・ｎ型電界効果トランジスタともに、低い界面抵抗、ゲート空乏化抑制による高駆動力およびＮｉ拡散抑制による低ジャンクションリークを実現している。よって、本実施の形態によって、低消費電力で高速なＣＭＯＳデバイスの実現が可能となる。
次に、本実施の形態の電界効果トランジスタの製造方法について、図４１〜図５０を参照して説明する。
まず、図４１に示すように、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板２００に、Ｓｉ酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１２０を形成する。その後、ｎ型半導体領域（第３の半導体領域：ｎ型ウェル）１８０およびｐ型半導体領域（第５の半導体領域：ｐ型ウェル）２８０をイオンインプランテーションにより形成する。そして、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）にして１ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。
次に、図４２に示すように、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
次に、図４３に示すように、ｎ型半導体領域（第３の半導体領域：ｎ型ウェル）１８０にはＢが１０２０ａｔｏｍｓ／ｃｍ３程度ドープされたｐ型のエクステンション拡散層１０５を、ｐ型半導体領域（第５の半導体領域：ｐ型ウェル）２８０にはＡｓが１０２０ａｔｏｍｓ／ｃｍ３程度ドープされたｎ型のエクステンション拡散層２０５を、レジストマスクにより打ち分けたイオンインプランテーションにより形成し、１０５０℃程度の温度で活性化アニール（スパイクアニール）を行う。
次に、図４４に示すように、Ｓｉ窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ｐ型半導体領域（第５の半導体領域：ｐ型ウェル）２８０をレジストマスク（図示せず）で覆った状態でＲＩＥ法によってエッチバックすることにより、ｎ型半導体領域（第３の半導体領域：ｎ型ウェル）１８０にゲート側壁絶縁膜１０４を形成する。続けて、図４５に示すようにゲート電極１０２および側壁絶縁膜１０４をマスクにｐ型のエクステンション拡散層１０５およびＳｉ基板１００を３０ｎｍ程度エッチングし掘り下げる。
次に、レジストマスクを剥離し、図４６に示すように、エッチングにより掘り下げた領域に、基板側の結晶層に対して、ＳｉＧｅ層１０６と、１．５ｎｍ程度のｐ型高濃度不純物領域（第４の半導体領域）１０８を選択エピタキシャル成長させる。
次に、図４７に示すように、ｎ型半導体領域（第３の半導体領域：ｎ型ウェル）１８０をレジストマスク（図示せず）で覆った状態で、ｐ型半導体領域（第５の半導体領域：ｐ型ウェル）２８０上のＳｉ窒化膜をＲＩＥ法によってエッチバックすることにより、ｐ型半導体領域（第５の半導体領域：ｐ型ウェル）２８０にゲート側壁絶縁膜１０４を形成する。続けて、ｐ型半導体領域（第５の半導体領域：ｐ型ウェル）２８０にＡｓ（砒素）とＣ（カーボン）をイオンインプランテーションにより、Ｓｉ基板２００に導入することにより、１．５ｎｍ程度のｎ型高濃度不純物領域（第６の半導体領域）２０８を形成し、活性化アニール（スパイクアニール）を行う。
その後、図４８に示すように、ｐ型高濃度不純物領域（第４の半導体領域）１０８、および、ｎ型高濃度不純物領域（第６の半導体領域）２０８上に選択エピタキシャル成長によりＳｉ（シリコン）層１３０を形成する。
次に、図４９に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃９０秒のアニール、薬液での選択剥離を行い、図５０に示すようにＮｉ膜１５０とＳｉ層１３０を反応させシリサイド化する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート・シリサイド１０３を形成する。
以上の本実施の形態の製造方法により、低消費電力で高速なＣＭＯＳデバイスを容易に製造することが可能となる。
（第７の実施の形態）
図５１は、本発明の第７の実施の形態の半導体装置の製造方法によって製造されるＭＩＳ型電界効果トランジスタを有する半導体装置の素子構造を示す断面図である。この半導体装置は、第１の実施の形態にＰｔＳｉ層ソース・ドレイン電極を加えたｐ型電界効果トランジスタおよび従来技術のＮｉＳｉのゲート電極、ソース・ドレイン電極構造のｎ型電界効果トランジスタ双方をひとつのｐ型Ｓｉ基板２００上に有するＣＭＯＳデバイスであることを特徴とする。
本実施の形態により製造される半導体装置のｐ型電界効果トランジスタは、第１の実施の形態に加え、ＰｔＳｉをソース・ドレインに適用した作用・効果をそれぞれ兼ね備えている。したがって、ｐ型トランジスタについて、低い界面抵抗・チャネル歪みによる高駆動力およびＰｔＳｉ界面の平坦化よる低ジャンクションリークを実現している。よって、本実施の形態によって、低消費電力で高速なＣＭＯＳデバイスの実現が可能となる。
次に、本実施の形態の電界効果トランジスタの製造方法について、図５２〜図５６を参照して説明する。なお、ｎ型半導体領域（ｎ型ウェル）１８０に、ＳｉＧｅ層１０６と、１．５ｎｍ程度のｐ型高濃度不純物領域１０８を選択エピタキシャル成長させるまでは、第６の実施の形態と同様（図４１〜図４６）であるため記述を省略する。
ｎ型半導体領域（ｎ型ウェル）１８０に、ＳｉＧｅ層１０６と、１．５ｎｍ程度のｐ型高濃度不純物領域１０８を選択エピタキシャル成長させ後に、図５２に示すように、ｎ型半導体領域（ｎ型ウェル）１８０をレジストマスク（図示せず）で覆った状態で、ｐ型半導体領域（ｐ型ウェル）２８０上のＳｉ窒化膜をＲＩＥ法によってエッチバックすることにより、ｐ型半導体領域（ｐ型ウェル）２８０にゲート側壁絶縁膜１０４を形成する。続けて、ｐ型半導体領域（ｐ型ウェル）２８０にＡｓをイオンインプランテーションにより導入することにより、３×１０２０ａｔｏｍｓ／ｃｍ３程度ドープされたｎ型拡散層領域２０６を形成し、活性化アニール（スパイクアニール）を行う。
次に、図５３に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃３０秒のアニール、薬液での選択剥離を行い、図５４に示すようにＮｉ膜１５０とｐ型半導体領域（ｐ型ウェル）２８０のｎ型拡散層領域２０６およびポリシリコンのゲート電極１０２を反応させ、ソース・ドレイン電極となるＮｉＳｉ層１１０およびゲート・シリサイド１０３を形成する。この時、Ｂのｐ型高濃度不純物領域１０８上のＮｉ膜は、ｐ型高濃度不純物領域１０８の有するＮｉバリア性ゆえにｐ型高濃度不純物領域１０８と反応することはない。したがって、ＮｉＳｉ層は、ｐ型高濃度不純物領域１０８上には形成されない。
次に、図５５に示すように、ｐ型高濃度不純物領域１０８上に選択エピタキシャル成長により、Ｓｉ層１３０を形成する。そして、１０ｎｍ程度のＰｔ膜１５２のスパッタを行った後に、３５０℃程度のアニールによるシリサイド化を行い、薬液での選択剥離を行うことによって、図５６に示すように、ソース・ドレイン電極をＰｔＳｉ層１１２とするｐ型電界効果トランジスタを形成する。
以上の本実施の形態の製造方法により、低消費電力で高速なＣＭＯＳデバイスを容易に製造することが可能となる。
（第８の実施の形態）
図５７は、本発明の第８の実施の形態に係るＭＩＳ型電界効果トランジスタを有する半導体装置の素子構造を示す断面図である。本実施の形態の半導体装置は、第２の実施の形態のｐ型電界効果トランジスタおよび第５の実施の形態のｎ型電界効果トランジスタ双方をひとつのｐ型Ｓｉ基板２００上に有するＣＭＯＳデバイスであることを特徴とする。
本実施の形態の半導体装置は、第２の実施の形態および第５の実施の形態の作用・効果をそれぞれ兼ね備えている。したがって、ｐ型・ｎ型電界効果トランジスタともに、低い界面抵抗、ゲート空乏化抑制による高駆動力を実現し、加えてｐ型電界効果トランジスタはチャネル歪みによる高駆動力およびＮｉ拡散抑制による低ジャンクションリーク、ｎ型電界効果トランジスタはＥｒＳｉ１．７層による電極低抵抗化による高駆動力およびシリサイド界面平坦化による低ジャンクションリークを実現している。よって、本実施の形態によって、低消費電力で高速なＣＭＯＳデバイスの実現が可能となる。
次に、本実施の形態の電界効果トランジスタの製造方法について、図５８〜図６３を参照して説明する。なお、ｎ型半導体領域（第３の半導体領域：ｎ型ウェル）１８０に、ＳｉＧｅ層１０６と、１．５ｎｍ程度のｐ型高濃度不純物領域（第４の半導体領域）１０８を選択エピタキシャル成長させるまでは、第６の実施の形態と同様（図４１〜図４６）であるため記述を省略する。
ｐ型高濃度不純物領域（第４の半導体領域）１０８を選択エピタキシャル成長させた後、図５８に示すように、ｐ型高濃度不純物領域（第４の半導体領域）１０８上に連続して選択エピタキシャル成長により、Ｓｉ層１３０を形成する。
次に、図５９に示すように、ｎ型半導体領域（第３の半導体領域：ｎ型ウェル）１８０をレジストマスク（図示せず）で覆った状態で、ｐ型半導体領域（第５の半導体領域：ｐ型ウェル）２８０上のＳｉ窒化膜をＲＩＥ法によってエッチバックすることにより、ｐ型半導体領域（第５の半導体領域：ｐ型ウェル）２８０にゲート側壁絶縁膜１０４を形成する。続けて、ｐ型半導体領域（第５の半導体領域：ｐ型ウェル）２８０にＡｓ（砒素）とＣ（カーボン）を、イオンインプランテーションにより導入することにより、１．５ｎｍ程度のｎ型高濃度不純物領域（第６の半導体領域）２０８を形成し、活性化アニール（スパイクアニール）を行う。
次に、図６０に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃９０秒のアニール、薬液での選択剥離を行い、図６１に示すようにＮｉ膜１５０とｎ型半導体領域（第３の半導体領域：ｎ型ウェル）１８０のＳｉ層１３０を反応させシリサイド化する。同時に、ポリシリコンのゲート電極１０２をゲート絶縁膜１０１界面まで完全に反応させ、ゲート・シリサイド１０３を形成する。この時、ｎ型高濃度不純物領域（第６の半導体領域）２０８上のＮｉ膜１５０は、ｎ型高濃度不純物領域（第６の半導体領域）２０８の有するＮｉバリア性ゆえにｎ型高濃度不純物領域（第６の半導体領域）２０８と反応することはない。したがって、ＮｉＳｉ層は、ｎ型高濃度不純物領域（第６の半導体領域）２０８上には形成されない。
次に、図６２に示したように、１０ｎｍ程度のＥｒ膜１５６のスパッタを行った後に、３５０℃程度のアニールによるシリサイド化を行い、薬液での選択剥離を行うことによって、図６３に示すように、ソース・ドレイン電極をＥｒＳｉ１．７層１１４とするｎ型電界効果トランジスタを形成する。
このとき、ｎ型高濃度不純物領域（第６の半導体領域）２０８はＥｒ原子の拡散バリアとはならないため、ｎ型高濃度不純物領域（第６の半導体領域）２０８がシリサイド化される。
以上の本実施の形態の製造方法により、低消費電力で高速なＣＭＯＳデバイスを容易に製造することが可能となる。
なお、本発明は上述した各実施の形態に限定されるものではない。実施の形態では、半導体基板材料としてシリコン（Ｓｉ）を用いたが、必ずしもシリコン（Ｓｉ）に限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等を用いることが可能である。
また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。また本発明は、Ｆｉｎ型構造やダブルゲート構造などの三次元型も含み、あらゆるＭＩＳ型電界効果トランジスタに対して適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施の形態の半導体装置の素子構造を示す断面図。 ＮｉＳｉ層中のＢ（ボロン）濃度分布と、ショットキー障壁高さ（Ｅｖ−ＥＦ＝φＢ）との関係を示す図。 第１の実施の形態の変形例を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第２の実施の形態の半導体装置の素子構造を示す断面図。 第３の実施の形態の半導体装置の素子構造を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の第２の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程の問題点を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第４の実施の形態の半導体装置の素子構造を示す断面図。 第４の実施の形態の半導体装置の素子構造を示す断面図。 第４の実施の形態の半導体装置の第１の製造方法の製造工程を示す断面図。 第４の実施の形態の半導体装置の第１の製造方法の製造工程を示す断面図。 第４の実施の形態の半導体装置の第１の製造方法の製造工程を示す断面図。 第４の実施の形態の半導体装置の第１の製造方法の製造工程を示す断面図。 第４の実施の形態の半導体装置の第２の製造方法の製造工程を示す断面図。 第４の実施の形態の半導体装置の第２の製造方法の製造工程を示す断面図。 第４の実施の形態の半導体装置の第２の製造方法の製造工程を示す断面図。 第４の実施の形態の半導体装置の第２の製造方法の製造工程を示す断面図。 第４の実施の形態の半導体装置の第２の製造方法の製造工程を示す断面図。 第５の実施の形態の半導体装置の素子構造を示す断面図。 第５の実施の形態の半導体装置の製造工程を示す断面図。 第５の実施の形態の半導体装置の製造工程を示す断面図。 第５の実施の形態の半導体装置の製造工程を示す断面図。 第５の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の素子構造を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第６の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の素子構造を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第８の実施の形態の半導体装置の素子構造を示す断面図。 第８の実施の形態の半導体装置の製造工程を示す断面図。 第８の実施の形態の半導体装置の製造工程を示す断面図。 第８の実施の形態の半導体装置の製造工程を示す断面図。 第８の実施の形態の半導体装置の製造工程を示す断面図。 第８の実施の形態の半導体装置の製造工程を示す断面図。 第８の実施の形態の半導体装置の製造工程を示す断面図。 従来技術の典型的なＭＩＳ型電界効果トランジスタ構造を示す図。 シリサイド膜と高濃度不純物領域（Ｓｉ膜）との間のショットキー接合のバンド図 界面抵抗の低減効果を説明する図。 従来のＮｉＳｉ層形成プロセスを説明する図。 従来のＮｉＳｉ層形成プロセスにおける不純物分布を説明する図。
符号の説明
１００ ｎ型のＳｉ基板（第１の半導体領域）
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ ゲート・シリサイド
１０４ ゲート側壁絶縁膜
１０５ ｐ型のエクステンション拡散層
１０６ ＳｉＧｅ層
１０８ ｐ型高濃度不純物領域（第２、第４の半導体領域）
１１０ ＮｉＳｉ（ニッケルシリサイド）層
１２０ 素子分離領域
１３０ Ｓｉ層
１８０ ｎ型半導体領域（第３の半導体領域：ｎ型ウェル）
２００ ｐ型のＳｉ基板（第１の半導体領域）
２０５ ｎ型のエクステンション拡散層
２０８ ｎ型高濃度不純物領域（第２、第６の半導体領域）
２８０ ｐ型半導体領域（第５の半導体領域：ｐ型ウェル）

Claims (20)

  1. 第１導電型の第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成するステップと、
    前記ゲート電極の両側面に側壁絶縁膜を形成するステップと、
    前記第１の半導体領域中または領域上に、不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域を形成するステップと、
    前記第２の半導体領域上にＳｉ（シリコン）層を形成するステップと、
    前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含む金属と反応させシリサイド化するステップ、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記ゲート電極がＳｉ（シリコン）で形成され、
    前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含む金属と反応させシリサイド化するステップにおいて、前記ゲート電極を前記ゲート絶縁膜界面まで前記金属と反応させシリサイド化することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２の半導体領域の厚さが０．５５ｎｍ以上２ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記不純物がＢ（ボロン）であることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記不純物がＡｓ（砒素）およびＣ（カーボン）であることを特徴とする請求項１記載の半導体装置の製造方法。
  6. 第１導電型の第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成するステップと、
    前記ゲート電極の両側面に側壁絶縁膜を形成するステップと、
    前記側壁絶縁膜をマスクに前記第１の半導体領域をエッチングするステップと、
    前記第１の半導体領域をエッチングした領域にＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層を形成するステップと、
    前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上に不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域を形成するステップと、
    前記第２の半導体領域上にＳｉ（シリコン）層を形成するステップと、
    前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含む金属と反応させシリサイド化するステップ、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記ゲート電極がＳｉ（シリコン）で形成され、
    前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含む金属と反応させシリサイド化するステップにおいて、前記ゲート電極を前記ゲート絶縁膜界面まで前記金属と反応させシリサイド化することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第２の半導体領域の厚さが０．５５ｎｍ以上２ｎｍ以下であることを特徴とする請求項記載の半導体装置の製造方法。
  9. 前記不純物がＢ（ボロン）であることを特徴とする請求項６記載の半導体装置の製造方法。
  10. 第１導電型の第１の半導体領域上にゲート絶縁膜を介してＳｉ（シリコン）のゲート電極を形成するステップと、
    前記ゲート電極の両側面に側壁絶縁膜を形成するステップと、
    前記側壁絶縁膜をマスクに前記第１の半導体領域をエッチングするステップと、
    前記第１の半導体領域をエッチングした領域にＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層を形成するステップと、
    前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上に不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域を形成するステップと、
    前記ゲート電極を前記ゲート絶縁膜界面までＮｉ（ニッケル）を含む金属と反応させシリサイド化するステップと、
    前記第２の半導体領域上にＳｉ（シリコン）層を形成するステップと、
    前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含まない金属と反応させシリサイド化するステップ、
    を有することを特徴とする半導体装置の製造方法。
  11. 第１導電型の第１の半導体領域上にゲート絶縁膜を介してＳｉ（シリコン）のゲート電極を形成するステップと、
    前記ゲート電極の両側面に側壁絶縁膜を形成するステップと、
    前記側壁絶縁膜をマスクに前記第１の半導体領域をエッチングするステップと、
    前記第１の半導体領域をエッチングした領域にＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層を形成するステップと、
    前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上にＳｉ（シリコン）層を形成するステップと、
    前記Ｓｉ（シリコン）層上に不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域を形成するステップと、
    前記ゲート電極を前記ゲート絶縁膜界面までＮｉ（ニッケル）を含む金属と反応させシリサイド化するステップと、
    前記第２の半導体領域および前記Ｓｉ（シリコン）層を、Ｎｉ（ニッケル）を含まない金属と反応させシリサイド化するステップ、
    を有することを特徴とする半導体装置の製造方法。
  12. チャネル領域が形成される第１導電型の第１の半導体領域と、
    前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記チャネル領域の両側に形成されたＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層と、
    前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上に形成された、不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下の第２導電型の第２の半導体領域と、
    前記第２の半導体領域上に形成されたＮｉ（ニッケル）を含有するシリサイド層、
    を具備する電界効果トランジスタを有することを特徴とする半導体装置。
  13. 前記第２の半導体領域の厚さが０．５５ｎｍ以上２ｎｍ以下であることを特徴とする請求項１２記載の半導体装置。
  14. 前記不純物がＢ（ボロン）であることを特徴とする請求項１２記載の半導体装置。
  15. 前記シリサイド層がＰｔ（プラチナ）を含有することを特徴とする請求項１２記載の半導体装置。
  16. 前記ゲート電極がシリサイド単層で形成されていることを特徴とする請求項１２記載の半導体装置。
  17. 半導体基板に形成され、第１のチャネル領域が形成されるｎ型の第３の半導体領域と、前記第１のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第１のチャネル領域の両側に形成されたＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層と、前記ＳｉＸＧｅ１−Ｘ（０＜Ｘ＜１）層上に形成された不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下のｐ型の第４の半導体領域と、前記第４の半導体領域上に形成されたＮｉ（ニッケル）を含有する第１のシリサイド層を、具備するｐ型電界効果トランジスタと、
    前記半導体基板に形成され、第２のチャネル領域が形成されるｐ型の第５の半導体領域と、前記第２のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第２のチャネル領域の両側に形成された第２のシリサイド層を、具備するｎ型電界効果トランジスタ、
    を有することを特徴とする半導体装置。
  18. 前記第２のシリサイド層がＮｉ（ニッケル）を含有するシリサイド層であり、かつ、前記半導体基板に形成され、不純物の濃度が１０２１ａｔｏｍｓ／ｃｍ３以上１０２２ａｔｏｍｓ／ｃｍ３以下のｎ型の第６の半導体領域上に形成されていることを特徴とする請求項１７記載の半導体装置。
  19. 前記不純物がＡｓ（砒素）およびＣ（カーボン）であることを特徴とする請求項１８記載の半導体装置。
  20. 前記第２のシリサイド層が、Ｅｒ（エルビウム）、Ｙ（イットリウム）、またはＹｂ（イッテリビウム）いずれかのシリサイド層であることを特徴とする請求項１７記載の半導体装置。




JP2006173062A 2006-06-22 2006-06-22 半導体装置およびその製造方法 Pending JP2008004776A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006173062A JP2008004776A (ja) 2006-06-22 2006-06-22 半導体装置およびその製造方法
US11/738,687 US20070298558A1 (en) 2006-06-22 2007-04-23 Method of fabricating semiconductor device and semiconductor device
CNA2007101121003A CN101093805A (zh) 2006-06-22 2007-06-22 半导体器件的制造方法以及半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006173062A JP2008004776A (ja) 2006-06-22 2006-06-22 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2008004776A true JP2008004776A (ja) 2008-01-10

Family

ID=38874026

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006173062A Pending JP2008004776A (ja) 2006-06-22 2006-06-22 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US20070298558A1 (ja)
JP (1) JP2008004776A (ja)
CN (1) CN101093805A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011119296A (ja) * 2009-11-30 2011-06-16 Toshiba Corp 抵抗変化メモリ及びその製造方法
CN102906880A (zh) * 2010-06-25 2013-01-30 国际商业机器公司 用于嵌入的源极/漏极硅化物的δ单层掺杂剂外延
JP2013058587A (ja) * 2011-09-08 2013-03-28 Seiko Epson Corp 半導体素子の製造方法
US8574993B2 (en) 2009-09-16 2013-11-05 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
TWI505466B (zh) * 2010-04-21 2015-10-21 Ibm 用於進階互補式金屬氧化物半導體之單層摻雜物嵌入應力源

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7927989B2 (en) * 2007-07-27 2011-04-19 Freescale Semiconductor, Inc. Method for forming a transistor having gate dielectric protection and structure
US7745847B2 (en) * 2007-08-09 2010-06-29 United Microelectronics Corp. Metal oxide semiconductor transistor
US7682892B2 (en) * 2007-08-31 2010-03-23 Texas Instruments Incorporated MOS device and process having low resistance silicide interface using additional source/drain implant
JP5355692B2 (ja) * 2009-07-08 2013-11-27 株式会社東芝 半導体装置及びその製造方法
CN102136417B (zh) * 2010-01-27 2013-09-04 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
WO2013100914A1 (en) * 2011-12-27 2013-07-04 Intel Corporation Methods to enhance doping concentration in near-surface layers of semiconductors and methods of making same
CN102646599B (zh) * 2012-04-09 2014-11-26 北京大学 一种大规模集成电路中FinFET的制备方法
US9601630B2 (en) 2012-09-25 2017-03-21 Stmicroelectronics, Inc. Transistors incorporating metal quantum dots into doped source and drain regions
US9748356B2 (en) 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain
US10002938B2 (en) 2013-08-20 2018-06-19 Stmicroelectronics, Inc. Atomic layer deposition of selected molecular clusters
US10090392B2 (en) * 2014-01-17 2018-10-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102168963B1 (ko) * 2014-01-21 2020-10-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109950314B (zh) * 2017-12-21 2023-01-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
KR102612404B1 (ko) * 2019-03-08 2023-12-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN113644109B (zh) * 2020-05-11 2023-06-09 北京华碳元芯电子科技有限责任公司 晶体管及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014815A (ja) * 2002-06-07 2004-01-15 Hitachi Ltd 半導体装置及びその製造方法
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8574993B2 (en) 2009-09-16 2013-11-05 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2011119296A (ja) * 2009-11-30 2011-06-16 Toshiba Corp 抵抗変化メモリ及びその製造方法
US8975149B2 (en) 2009-11-30 2015-03-10 Kabushiki Kaisha Toshiba Resistance change memory and manufacturing method thereof
TWI505466B (zh) * 2010-04-21 2015-10-21 Ibm 用於進階互補式金屬氧化物半導體之單層摻雜物嵌入應力源
CN102906880A (zh) * 2010-06-25 2013-01-30 国际商业机器公司 用于嵌入的源极/漏极硅化物的δ单层掺杂剂外延
JP2013534052A (ja) * 2010-06-25 2013-08-29 インターナショナル・ビジネス・マシーンズ・コーポレーション 埋め込みストレッサ要素を含む半導体構造およびその製造方法
JP2013058587A (ja) * 2011-09-08 2013-03-28 Seiko Epson Corp 半導体素子の製造方法

Also Published As

Publication number Publication date
US20070298558A1 (en) 2007-12-27
CN101093805A (zh) 2007-12-26

Similar Documents

Publication Publication Date Title
CN100472811C (zh) 场效应型晶体管及其制造方法
JP5058277B2 (ja) 半導体装置及びその製造方法
US20070298558A1 (en) Method of fabricating semiconductor device and semiconductor device
JP5100137B2 (ja) 半導体装置の製造方法および半導体装置
US7902612B2 (en) Semiconductor device and method of manufacturing the same
JP4247257B2 (ja) 半導体装置の製造方法
US6743704B2 (en) Method of manufacturing a semiconductor device
WO2011079596A1 (zh) Mosfet结构及其制作方法
CN101330055A (zh) 半导体器件的制造方法以及半导体器件
JP2000150669A (ja) 半導体集積回路及びその製造方法
JP2009135227A (ja) 半導体装置の製造方法および半導体装置
JP5367340B2 (ja) 半導体装置および半導体装置の製造方法
US20040113209A1 (en) MOSFET formed by using salicide process and method of manufacturing the same
JP2007042802A (ja) 電界効果トランジスタ及びその製造方法
JP2010045394A (ja) 電界効果トランジスタ及びその製造方法
JP3876401B2 (ja) 半導体装置の製造方法
JP2009164200A (ja) 半導体装置及びその製造方法
JP2014036215A (ja) 半導体装置およびその製造方法
JP2001053017A (ja) 半導体装置の製造方法
JP2006100387A (ja) 電界効果トランジスタ及びその製造方法
JP2009141214A (ja) 半導体装置およびその製造方法
JPH11243065A (ja) 半導体装置の製造方法および導電性シリコン膜の形成方法
JP2014036213A (ja) 半導体装置およびその製造方法
JP2005209980A (ja) 半導体装置の製造方法および半導体装置
JP2006278818A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080328

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090331

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090811