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JP2008066589A - 半導体デバイス - Google Patents

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Abstract

【課題】従来は、シリコンのバンド構造を十分に変調できず、十分に大きな移動度を持つチャネルが形成できない。四面体構造を有する半導体を母体材料として、構成物質の置換、格子間位置への物質導入を行い、より高移動度の半導体チャネル材料及びそれを用いた電子素子を提供することにある。
【解決手段】構成原子が四面体結合構造を成して結合する母体半導体に、格子点サイトの構成原子と置換される不純物原子Ｓと、格子間サイトに挿入される不純物原子Ｉとを含み形成される。不純物原子Ｓと不純物原子Ｉとの間の電荷移動により、不純物原子Ｓが母体半導体の構成原子と一致した電荷を持ち、不純物原子Ｉが閉殻構造の電子配置をとった状態で結合している半導体物質をチャネル材料に用いることで、高移動度且つ、高電流駆動力を有する電子素子である。
【選択図】 図１２

Description

本発明は、ＦＴ（Filled Tetrahedral）半導体をチャネルに用いた金属・絶縁膜・半導体構造の電界効果トランジスタ（ＭＩＳＦＥＴ）を有する半導体デバイス及びその製造方法に関する。
近年、情報量の増大に伴って、システムを構成する各電子素子に対して高速処理等の要望が高まっている。ＣＭＯＳ電子素子においても高性能化及び高機能化を図るような要望が高まっている。例えば、高移動度素子関連の代表的な例として、特許文献１には、歪みＳｉ又は、歪みＳｉＧｅ等の歪みによる高移動度のチャネル材料を用いることが開示されている。この歪みＳｉは、基板面内方向に引っ張り歪みを発生させて、この歪みの影響によりバンド構造が変化して、電子や正孔移動度のいずれも無歪みのＳｉに比べて増大させることができる。この歪みＳｉチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳよりも６０％程度の高速動作が期待できる。
歪みＳｉＧｅは、基板面内方向に圧縮歪みを有している。この圧縮歪みの影響でバンド構造が変化し、正孔移動度が無歪みのＳｉに比べて増大する。但し、正孔移動度に比べて電子移動度の増大は少ない。このような高Ｇｅ組成の歪みＳｉＧｅチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズの歪みＳｉ−ＣＭＯＳよりも高速動作が期待できる。
しかし、これらを実現するには、いずれの手法においても、歪み導入方法、歪み制御性、界面欠陥の極少化及び、プロセスの複雑さ等の困難性が生じている。さらに、歪みＳｉＧｅを使った場合であっても、２倍程度の高速化が限度と考えられている。従って、今後のＣＭＯＳ電子素子の高性能化及び高機能化を実現するためには、まだ十分な要求を満たしていない。また、非特許文献１には、希ガスを用いたＦＴ（Filled Tetrahedral）半導体構造が提案されている。この構造はLSI熱工程で不安定であるためLSIに応用されている例はない。それ故にFT半導体の電気的特性に関する研究は、これまで存在していなかった。
特開２００１−１６０５９４号公報 Phys.Rev.Lett. ５２６７５（１９８４） Takahiro Shinoda et. al. Nature 437 p1128 2005
上述した特許文献１，２を含む従来技術においては、シリコンのバンド構造を十分に変調させることができず、十分大きな移動度をもったチャネルを形成することは実現されていない。
そこで本発明では、四面体構造を有する半導体を母体材料として、構成物質の置換、格子間位置への物質導入を通して、より高移動度の半導体材料及びそれを用いた電子素子を提供することを目的とする。
本発明は上記目的を達成するために、四面体結合構造を成すように構成原子が結合される母体半導体、前記母体半導体の格子点サイトの構成原子を置換する不純物原子Ｓ、及び前記母体半導体の格子間サイトに挿入される不純物原子Ｉ、を含み、前記不純物原子Ｓと前記不純物原子Ｉとの間の電荷移動により、前記不純物原子Ｓが前記母体半導体の構成原子と一致した電荷を有し、前記不純物原子Ｉが閉殻構造の電子配置になる状態で結合する第1の半導体膜と、
前記第1の半導体膜を介して互いに離間して形成されたソース／ドレイン領域と、前記ソース／ドレイン領域間の前記第１の半導体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を具備することを特徴とするＭＩＳ型電界効果トランジスタを具備する半導体デバイスを提供する。
さらに、半導体膜表面に互いに離間して形成され、四面体結合構造を成すように構成原子が結合される母体半導体、前記母体半導体の格子点サイトの構成原子を置換する不純物原子Ｓ、及び前記母体半導体の格子間サイトに挿入される不純物原子Ｉ、を含み、前記不純物原子Ｓと前記不純物原子Ｉとの間の電荷移動により、前記不純物原子Ｓが前記母体半導体の構成原子と一致した電荷を有し、前記不純物原子Ｉが閉殻構造の電子配置になる状態で結合する第1の半導体物質にドーパントを導入したソース／ドレイン領域と、、前記ソース／ドレイン領域間の前記半導体層上に設けられた前記ゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を具備する半導体デバイスを提供する。
本発明によれば、四面体構造を有する半導体を母体材料として、構成物質の置換、格子間位置への物質導入を通して、従来の方法では得られないレベルのより高移動度の半導体チャネル材料及びそれを用いた電子素子を提供することができる。さらに本発明の電子素子は、高移動度且つ、素子間で閾値の変動の少ないＭＩＳ型トランジスタを提供することができる。
以下、図面を参照して実施形態について詳細に説明する。
まず、本実施形態の半導体デバイスに用いられるＦＴ（Filled Tetrahedral）半導体の概念について説明する。
本実施形態のＦＴ半導体は、第１のメカニズムとして、バンド構造が変調された四面体結合構造を有する半導体、及び半導体内部に従来では安定的に固溶することができない量の物質を高濃度で導入した半導体である。
以下に、このような四面体結合構造を有する半導体のバンド構造を操作するためのバンドエンジニアリング及び高濃度ドーピングについて説明する。主要なバンドエンジニアリングのメカニズムは、後述する「ＦＴ半導体による格子間状態排除効果」である。さらに、併用するメカニズムとして、「ボンド長伸長効果」を用いてもよい。また、前述した従来における安定的固溶量を超えた高濃度ドーピングを実現して導入物質の一様な分布を実現する。
以下、これらの効果について詳細に説明する。
（１）ＦＴ半導体による格子間状態排除効果について説明する。
図１（ａ）乃至（ｃ）は、それぞれ、シリコンのダイヤモンド構造におけるＸ点伝導帯（Ｘｃ）、Γ点伝導帯（Γｃ）、及びＸ点価電子帯（Ｘｖ）の各々について、実空間上での電子状態を示す図である。
図１（ａ）に示すように、例えば結晶軸＜１１１＞方向で見ると、原子座標（０，０，０）、（１／４，１／４，１／４）にシリコン原子が位置し、Ｓｉ−Ｓｉ結合で結ばれている。原子座標（２／４，２／４，２／４）、（３／４，３／４，３／４）には、テトラヘドラルサイトと呼ばれる格子間サイトが並ぶ。尚、本実施形態で説明に用いている結晶軸＜１１１＞のタイプ以外の配列のシリコンであっても同様である。
四面体結合構造としては、結晶軸＜１１１＞に沿って、２個の原子、２個の格子間サイトが並び、再び２個の原子が配列される比較的隙間の多い結晶構造である。格子間サイトには原子が存在しないが、このサイトにはシリコン原子から反結合性Ｐ軌道と結合性Ｐ軌道が延び、本来何もないはずの格子間サイト上にはＰ軌道の状態が存在する。
この格子間サイトに希ガス原子を導入すると、Ｐ軌道は脇に排除されてＸｃ、Ｘｖのエネルギーは上昇する。一方、Ｓ軌道は影響を受け難いため、Γｃのエネルギーは殆ど変化しない。要するに、バンド変調の原理とは、希ガス原子で選択的にＰ軌道を変調することである。
ここで、ＦＴ（Filled Tetrahedral）半導体は、非特許文献１に記載される、ＧａＡｓの伝導帯構造を計算する過程で言及された理論上の物質である。バンド計算によれば、ＧａＡｓの格子間サイトにＨｅを導入したＦＴ−ＧａＡｓにおいて、Ｘ点エネルギーが上昇することが見出されている。シリコンの格子間サイトに閉殻構造の希ガス原子（又は分子）を挿入すると、例えば、図２（ａ）に示したように、格子間サイトの電子が排除されてＸｃエネルギーが上昇する。この現象は、図２（ｂ），（ｃ）に示すように、例えば、水槽内に物質を入れると水面が上昇することと類似した現象として考えられる。即ち、希ガス原子によって電子の存在しうる空間が排除されることによって、Ｘｃにおける電子の運動エネルギーを上昇させることができる。即ち、このような「ＦＴ半導体による格子間状態排除効果」により、Ｐ軌道のエネルギー準位を上昇させることができる。
この排除の原理を用いると、格子間に広がったＰ軌道成分のエネルギーは、上昇するが、Ｓ軌道成分は殆ど影響を受けないことになる。その結果、図３（ａ），（ｂ）に示すように、ＦＴ化を図ることにより、Ｐ軌道成分が移動してＳ軌道成分を越え、Ｓ軌道成分が伝導体の底を形成するまでになる。この際、導入された格子間物質の原子排除能（原子半径やイオン半径）や導入量に応じて、バンド変調量は自由に制御が可能であることを新たに見出している。
また、同じＰ軌道であっても、荷電子帯を形成する場合と伝導帯を形成する場合では、その波動関数の広がり方などに応じて、影響の受け方が異なるため、伝導帯の底と、荷電子帯の頂上のバンド構造を様々に制御することも可能である（図３（ｂ））。
なお、格子間に原子が存在すると、バンドギャップ内に深い準位や欠陥準位が形成される場合がある。本実施形態におけるＦＴ構造では、それらの準位が形成されないように、ワイドギャップを有する閉殻構造の原子（又は分子）を選択して挿入する。
（２）ペンダント型ＦＴ半導体について説明する。
前述したように、「ＦＴ半導体による格子間状態排除」を実現できれば、Ｘ点のエネルギーを制御することが可能である。しかし、例えば、Ｈｅ原子を多量に格子間サイトに導入し、その位置に保持することは事実上不可能である。これは、製造工程中に半導体への熱処理が施されており、その熱処理中に外方拡散により希ガス元素が外部に容易に放出されてしまうためである。
図４には、本発明の実施形態における新規なＦＴ半導体の原子の結合状態を示している。図示するＦＴ原子が吊り下げられた形態のＦＴ半導体を以下、ペンダント型（又は、吊下型）ＦＴ半導体と称する。
このペンダント型ＦＴ半導体は、例えば、Ｓｉからなる母体半導体を構成する原子Ａと、Ｐ＋からなる格子点サイトの原子Ａと置換される異種原子Ｓ（ピン留め原子）と、Ｆ−からなる異種原子Ｓに最近接の格子間サイトに挿入される異種原子Ｉ（ＦＴ原子）と、を含む四面体結合構造を成している。
異種原子Ｓは、原子Ａと比較して＋１又は−１のみ異なる価電子数を有し、格子点サイトの原子Ａと置換して四面体結合構造を持ちイオン化される。また、異種原子Ｉは、異種原子Ｓとの間の電荷移動により電子配置が閉殻構造をとってイオン化する。このため、異種原子Ｓと異種原子Ｉとの間にイオン結合が生じ、異種原子Ｓは異種原子Ｉをピン留めするように作用している。
このようなペンダント型ＦＴ半導体は、希ガス系や分子系ＦＴ半導体で問題となる熱的安定性を改善することができる。これは、異種原子Ｓと異種原子Ｉを引き離そうとすると、両者の間に静電相互作用が働き、両者の間のイオン結合を保とうとする力が生じるためである。但し、高濃度ドーピングを行う場合には、このイオン結合だけが重要ではなく、導入物質の原子半径やイオン半径に依存した、格子歪みが大きな役割を演じるようになることには注意が必要である。この点については、後述する歪み力において詳細に説明する。
以上説明したように、異種原子Ｓの候補は、化学結合後に四面体結合構造をとる原子であり、異種原子Ｉの候補は、化学結合後に電子配置が閉殻構造となる原子である。
図４は、母体半導体を構成する原子Ａがシリコン、格子点サイトの原子Ａと置換される異種原子Ｓがリン（Ｐ）、異種原子Ｓに最近接の格子間サイトに挿入される異種原子Ｉがフッ素（Ｆ）であるペンダント型ＦＴ半導体を示している。
Ｐ原子の電子配置は１ｓ２２ｓ２２ｐ６３ｓ２３ｐ３であり、Ｆ原子の電子配置は１ｓ２２ｓ２２ｐ５である。この２原子間に電荷移動が生じ、イオン性のＰ＋−Ｆ−結合（ＰＦペア）が形成される。Ｐ＋イオンは格子点のシリコン原子と置換し、四面体結合構造をとり安定化される。Ｆ−イオンは、電子配置がネオン（Ｎｅ）と同様の閉殻構造になるため、やはり安定化される。以下に、ＰＦペア以外のＳＩペアや母体材料について説明する。
四面体結合構造について説明する。
四面体結合構造を有する固体としては、ダイヤモンド構造を有する、ダイヤモンド、シリコン、ゲルマニウム；閃亜鉛鉱構造を有する、ＳｉＣ、ＧｅＣ、ＢＮ、ＢＰ、ＡｌＰ、ＡｌＡｓ、ＡｌＳｂ、ＧａＰを用いることができる。さらに、これらに類する構造を有する、ＳｉｘＧｅ１−ｘ、ＳｉｘＧｅｙＣ１−ｘ−ｙ、Ｇａ（ＰｘＡｓ１−ｘ）、（ＧａｘＩｎ１−ｘ）Ｐ、（ＡｌｘＧａ１−ｘ）Ａｓ、（ＡｌｘＧａ１−ｘ）Ｓｂ、（ＡｌｘＩｎ１−ｘ）Ｓｂ、（ＧａｘＩｎ１−ｘ）（ＰｙＡｓ１−ｙ）、（ＡｌｘＧａｙＩｎ１−ｘ−ｙ）Ｐを用いることができる。尚、０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１とする。またウルツ鉱構造を有する固体など、ｓｐ３混成軌道を介した四面体結合構造を有する様々な間接半導体を用いることができる。
ＳＩペンダント構造について説明する。
ＳＩペンダント構造を構成する格子点不純物原子Ｓと格子間不純物原子Ｉの候補は、１個の格子点不純物原子Ｓと１個の格子間不純物原子Ｉの間で電荷移動が生じる。さらに、格子点不純物原子Ｓは構成物質の電荷に一致し、且つ格子間不純物原子Ｉの電子配置が閉殼構造となるＳ＋−Ｉ−又はＳ−−Ｉ＋の組み合わせである。例えば、母体半導体を、IVb元素半導体又はIVb−IVb化合物半導体（ダイヤモンド、シリコン、ゲルマニウム又は、ＳｉＣ等）とする。この場合、ＳＩペアとしては、Vb−VIIb若しくはVa−VIIb、又はIIIb−Ia、IIIb−Ib、IIIa−Ia若しくはIIIa−Ibの組み合わせを用いることができる。
また、母体半導体がIIIb−Vb化合物半導体（ＢＮ、ＢＰ、ＢＡｓ、ＡｌＰ、ＡｌＡｓ、ＡｌＳｂ又は、ＧａＰ等）であり、格子点不純物原子ＳがIIIbサイトに置換される場合、ＳＩペアとしては、IVb−VIIb若しくはIVa−VIIb、又はIIb−Ia、IIb−Ib、IIa−Ia若しくはIIa−Ibの組み合わせを用いることができる。
さらに、母体半導体をIIIb−Vb化合物半導体（ＢＮ、ＢＰ、ＢＡｓ、ＡｌＰ、ＡｌＡｓ、ＡｌＳｂ又は、ＧａＰ等）であり、格子点不純物原子ＳがVbサイトに置換される場合、ＳＩペアとしては、VIb−VIIb若しくはVIa−VIIb又はIVb−Ia、IVb−Ib、IVa−Ia若しくはIVa−Ibの組み合わせを用いることができる。尚、物質の簡易表記に関して、上記のIa、IIa、IIIa、IVa、Va、VIa、VIIa、Ib、IIb、IIIb、IVb、Vb、VIb、VIIbは周期律表中の族元素を表している。
ここで、Iaは、Ｌｉ，Ｎａ，Ｋ，Ｒｂ及びＣｓからなる群より選択される少なくとも１種である。IIaは、Ｂｅ，Ｍｇ，Ｃａ，Ｓｒ及びＢａからなる群より選択される少なくとも１種である。IIIaは、Ｓｃ，Ｙ，Ｌａ及びＬｕからなる群より選択される少なくとも１種である。IVaは、Ｔｉ，Ｚｒ及びＨｆからなる群より選択される少なくとも１種である。Vaは、Ｖ，Ｎｂ及びＴａからなる群より選択される少なくとも１種である。VIaは、Ｃｒ，Ｍｏ及びＷからなる群より選択される少なくとも１種である。VIIaは、Ｍｎ及びＲｅからなる群より選択される少なくとも１種である。
さらに、Ibは、Ｃｕ，Ａｇ及びＡｕからなる群より選択される少なくとも１種である。IIbは、Ｚｎ，Ｃｄ及びＨｇからなる群より選択される少なくとも１種である。IIIbは、Ｂ，Ａｌ，Ｇａ，Ｉｎ及びＴｌからなる群より選択される少なくとも１種である。IVbは、Ｃ，Ｓｉ，Ｇｅ，Ｓｎ及びＰｂからなる群より選択される少なくとも１種である。Vbは、Ｎ，Ｐ，Ａｓ，Ｓｂ及びＢｉからなる群より選択される少なくとも１種である。VIbは、Ｏ，Ｓ，Ｓｅ及びＴｅからなる群より選択される少なくとも１種である。VIIbは、Ｆ，Ｃｌ，Ｂｒ及び１からなる群より選択される少なくとも１種である。
（３）四面体結合構造を有する半導体におけるボンド長伸長効果について説明する。
まず、本実施形態の四面体結合構造を有する物質における、２原子間のボンド長を変化させた時のバンド構造の変化について説明する。
バンド構造の変化は、２原子間のボンド長が伸びると、Ｘ点に大きな変化は見られないが、Γ点では伝導帯が大きく低下し、Γ点の底がＳ軌道的な状態になる。大概には、２原子間の結合が伸びて電子間の反発エネルギーが減ることにより、伝導帯を形成している反結合軌道が低下し、価電子帯を形成している結合軌道に近づく。
この状態を図５（ａ），（ｂ）に模式的に示し、これらを参照して説明する。ここで、図５（ａ）は、シリコンのダイヤモンド構造におけるΓ点伝導帯（Γｃ）について実空間上での電子状態を示す図である。図５（ｂ）は、Ｓｉ−Ｓｉ間の結合方向（ボンド方向）の伸長による、反結合軌道（伝導帯）及び結合軌道（価電子帯）の変化の方向を模式的に示す図である。図５（ａ）に示したように、Ｓｉ−Ｓｉ間の結合を伸長させると、図５（ｂ）に示すように、反結合軌道（伝導帯）が低下し、互いに結合軌道（価電子帯）に近づくこととなる。
図６に、バルクＳｉを１つのＳｉ−Ｓｉ方向（ここでは＜１１１＞方向）へ伸長させた場合のバンド構造の変化を示す。計算の結果を解析すると、ボンド長を１％以上伸長させることで、Γ点における伝導帯底のｓ軌道成分が急激に増加する。
図６に示されるように、ボンド長の伸長量を０％から、４％、７％、１０％と増加させるにつれて、Γ点における伝導帯底が先鋭化する特性が読み取れる。このようにＳｉ−Ｓｉボンドの伸長は、Γ点における伝導帯底の状態を尖鋭的にすることを可能にする。これは、有効質量の低下を意味しており、移動度の増大を意味している。
図７（ｂ）には、例えば、シリコン及びＦＴシリコンにおける有効質量変化を説明するための模式図を示す。図７（ａ）は、比較のための一例として、従来技術における歪みを用いた小さなバンド変化を示している。
「ペンダント型ＦＴ半導体」と「ボンド長伸長」の何れか一方、又は両方を用いて構成することにより、Γ点・Ｘ点（Ｌ点などの他の点も同様）における波動関数やエネルギーレベルを、大幅な自由度をもって作為的に操作することが可能となる。
図７（ｂ）では、Γ点において、伝導帯の底が尖鋭化しており、ｎ型ＭＩＳ向けのチャネル材料として適していることが分かる。同時に、Ｘ点における荷電子帯の頂上も尖鋭化しており、ｐ型ＭＩＳ向けのチャネル材料としても適している。ペンダント型ＦＴ半導体によりバンドエンジニアリングでは、Ｐ軌道エネルギーが上昇するので、尖鋭化した特性になっている。実際に第１原理計算に基づき、Ｓｉ中にリンＰを格子点に、フッ素Ｆを格子間に大量に導入するシミュレーションを行なうと、高濃度条件下において、有効質量変化は図８に示すような特性となる。
このシミュレーションでは、ペンダント型ＦＴ半導体をリンＰとフッ素Ｆを用い特性変化であるが、フッ素Ｆの換わりに塩素Ｃｌを用いたり、Ｆ対Ｃｌの混合割合を調整したり、さらにボンド伸長を用いる等、種々の工夫を行なえば、更に尖鋭化した構造を得ることも可能である。ここで、母体物質によっては、Ｌ点が重要になることもある。その場合も、Ｌ点はＸ点に類似の変化を見せるので、同じ操作が可能である。
さらに、四面体構造を持つ半導体の原子密度はおよそ、５×１０２２ｃｍ−３である（母体半導体の格子長をａとすると、８／ａ＾３□５×１０２２ｃｍ−３）。母体半導体内に本特許で示すPFペアなどの物質を導入すると、その相互作用は２．５ａ×２．５ａ×２．５ａ以上に及んでいることを、計算によって確かめている。この時の濃度は１／（２．５ａ）＾３＝４×１０２０ｃｍ−３である。よって、これ以上の濃度であれば、相互作用によって、一様に並ぶことになる。
（４）導入される不純物の振る舞いについて説明する。
ペンダント型ＦＴ半導体に用いられる材料に関する重要な点は、格子点サイトに置換される異種原子Ｓとして、ＬＳＩプロセスで豊富な実績のあるｎ型又はｐ型ドーパントをそのまま利用できることである。但し、その導入量は、従来のレベルに比べて大量（パーセントオーダー以上）に導入する。
本実施形態では、パーセントオーダー以上のドーパントを導入するが、その方法として、格子点サイトにリン（Ｓ＝Ｐ）を導入し、格子間サイトにフッ素（Ｉ＝Ｆ）を導入する一例について説明する。
ペンダント型ＦＴ半導体を理解するには、導入された物質による「歪み力」と「イオン相互作用」の両者を考慮する必要がある。この両方の力によって、ＰとＦのペアが作成（ＰとＦのペア形成の相互作用）されることになる。また、ＰＦペア同士が、ＰＦと別のＰＦの間の相互作用によって、Ｓｉ中（母体材料）に周期的に分布していくことが、以下の「歪み場」の考えから説明できる。尚、「周期的に分布する」という見解は、本発明を実現するためには、非常に重要なポイントである。
歪み力について説明する。
図９には導入量に対する格子定数変化を示している。それぞれフッ素Ｆのみを格子間に入れた特性、ＰＦペア（ペンダント型）が導入された特性、Ｐのみが格子点に導入された特性である。図９において、導入された物質がＦのみ、又はＰのみの場合、導入量が多すぎると、格子歪みが急増し、エネルギー的に存在できないことを示している。
このように導入物質に応じて格子定数の変化が変わってくるが、格子定数に換算して、およそ１％程度の変化が「歪みによる存在限界」と考えて良い。つまり、この点を越すと、内部に存在するよりも、母体材料と導入材料がばらばらになる方がエネルギー的に得になる。ここで示した、「Ｐのみ」や「Ｆのみ」の場合は、導入量にして１０％前後が存在し得る限界ということになる。それに対し、ＰＦがペアを作ると、格子定数に換算した歪みは非常に小さい値にとどまっている。つまり、歪みから判断した場合、導入量にして５０％以上も可能である。このことを使えば、非常に高濃度のペンダント型ＦＴ半導体を作成できるわけである。
歪み場について説明する。
ペンダントＦＴを構成するＰＦペアは歪み場を伴う。つまり、ＰＦペアの周囲には、局所的に歪み場が作られ、その範囲は格子定数をａとして、２．５ａ×２．５ａ×２．５ａの領域に及んでいることが計算によって分かった。このような歪み力が小さい組み合わせでは、歪み場の範囲は狭く、歪み力が大きければ歪み場の範囲は広い。歪み場同士は、反発力を持っているため、歪み場の影響範囲を利用すれば、一様に並べることが可能である。
特に、母体シリコンａ×ａ×ａの領域に１つＰＦを導入した場合には、歪み場が大きく重なるので、空間に稠密且つ、周期性を有して配置される。尚、従来における物質導入量は、本実施形態に対して非常に少なかったため、この歪み場を使った周期性は実現されていない。（非特許文献２を参照）
イオン相互作用について説明する。
ペンダントＦＴ構造を作成すると、電子が異種原子ＳとＩの間を移動することになる。この時、Ｐ−Ｆ間にはイオン的な引力が働く。電子の移動が起こらない場合には、Ｐの周囲には電子が余剰し、Ｆの周囲には電子が不足する状態となる。電子の移動が起こると、Ｐはプラスの電荷を持っており、Ｆはマイナスの電荷を持っているように振舞うため、互いに近づき安定化が図られる。このＰとＦの間のイオン相互作用は、ある程度の濃度で働き、その範囲も歪み場の範囲よりも広い。ＰＦペアが出来た後のＰＦペアと別のＰＦペアの間の力は、ダイポール間の力と考えることが可能であり、全エネルギー計算によると、分極方向が揃う傾向が見られる。
ＰＦペア形成による安定化について説明する。
ＰとＦが同時に存在すると、上記「歪み力」と「イオン相互作用」によりＰ−Ｆ間に引力が働き、ペアを作ることにより、エネルギー的に安定化する。例えば、１２．５％導入した場合は、Ｐのみ、Ｆのみを導入した場合に比べ、ＰＦペアあたり、１．２ｅＶの安定化が図られる。
以上で説明した、「ペンダント型ＦＴ半導体」及び「ボンド長伸長」に基づく効果をまとめると、以下のようになる。
１．四面体結合構造を有する半導体物質をペンダント型ＦＴ構造とし、格子間の空隙に電子の運動領域を制限する物質を導入することにより、Ｘ点（又はＬ点）での電子エネルギーを上昇させ、バンド構造のＸ点（又はＬ点）を上昇させることができる。この時、伝導帯の底は尖鋭化する。また、導入物質・導入量の制御により、荷電子帯の頂上を尖鋭化することも可能である。
２．四面体結合構造を有する半導体物質において、原子間ボンドを伸長させることにより、Γ点における伝導帯底の状態をｓ軌道状態へと変換させることが可能である。この方法により、ＧａＡｓなどの高移動度半導体に近い、或いはそれ以上の移動度を有し、実用可能なシリコン高移動度素子を提供できる。この効果を１．に記載するペンダントＦＴ構造と組み合わせることで、ペンダントＦＴ構造だけの場合に比較して、より高移動度の電子素子を提供できる。
３．シリコンだけでなく他の四面体結合構造を有する半導体物質を用いた場合にも、上記１．，２．に記載の効果を有する電子素子を提供できる。更に、ＧａＡｓなどのように、初めから高移動度を持つ物質をＦＴ半導体化したり、ボンド伸長効果を取り入れたりすることで、より高移動度の物質を作成することも出来る。
以下、本発明の実施形態に係る電子素子についてより詳細に説明する。
ここでは、導入物質をペンダント構造に導入する簡易な方法について説明する。基本的な導入方法としては、イオンドーピング法がある。多量にドーピングを行い、アモルファス化した表面層を下地の母体材料の結晶性を利用して、固相エピタキシャル成長させる方法である。
非常に高濃度のドーピングを行なう場合には、例えばＰだけを高濃度にドープしても、固相エピタキシャル成長は実現されない。これは、高濃度Ｐがシリコンとの化合物として析出し、エピタキシャル成長を著しく阻害する。この析出現象の起源は、主に格子歪みにあり、歪みを緩和することが出来れば、下地のシリコンの結晶性が読み取れるようになるため、エピタキシャル成長が可能になる。
本実施形態では、ＰとＦを同時にドープすることで歪みを十分に緩和させることにより、エピタキシャル成長させる。
ボンド長伸長方法について説明する。
１．（１１１）基板を用いて、基板上に格子定数の小さな物質又は熱膨張率が基板よりも大きい物質を成膜することで、基板法線方向すなわち＜１１１＞方向に伸長させる。基板を＜１１１＞法線方向へ伸長させるのが最も単純であるが、他の方位の基板を用いて他のボンド長方向へ伸長させることもできる。尚、ここでミラー指数において、（）は（面）を示し、＜＞は＜結晶の方向：面と垂直になる法線方向＞を意味する。
２．（１１１）基板を用いて、面内に熱膨張率の異なる物質を埋め込むことによって、横方向から圧縮応力を加えて、基板法線方向即ち、＜１１１＞方向に伸長させる。基板を＜１１１＞法線方向へ伸長させるのが最も単純であるが、他の方位の基板を用いて他のボンド長方向へ伸長させることもできる。例えば、図１０に示すＳＴ１作成プロセスにおける工夫が有効である。（１１１）基板であれば、面内に圧縮応力を加えればよい。
また、（１１０）面であれば、＜１−１−１＞方向への引っ張り応力を加えればよい。
３．局所的にボンド長が伸長するようにＳＩペアを選択する。例えば、局所的に大きな格子定数をもたらすＳＩペアとして、ＡｓＦペアなどが考えられる。ＳＩペアの振動モードはＳｉそのものの振動とは異なっている。
４．局所的なボンド長が伸長するようにＩＳＳＩペアを選択する。ＩＳＳＩペアは、局所的な格子定数が大きくなるように、又はＳＳペアによりボンド長が伸長するように選択する。ＩＳＳＩペアの振動モードはＳｉそのものの振動とは異なっている。また、ＳＩペア部分の振動とＳＳペア部分の振動が発現する。
ボンド長伸長によりラマン活性な振動モードに変化を生じる。例えばＳｉバルクの場合は、５２０ｃｍ−１にラマン活性な振動モードがある。しかし、ボンド長が伸びることによって低振動数側に振動モードが出現する。局所的な伸長の場合、伸長ボンド密度が５×１０１９ｃｍ−３に満たないと振動モードのピークがブロードになってしまい、ピーク強度が非常に小さいこともあり得る。
このような場合には伸長量が１％未満に見かけ上見えることがあるが、実際のボンド長伸長を以下のようにして計算することができる。
以下の式において、ｄｅは導入された局所伸長ボンド密度、ｄ０はバルク材料のボンド密度、Ｌはラマンでのひずみ検出限界（μスポットを用いた場合、０．１％＝０．００１）、Ｅは実際のボンド伸長量（％）、Ｅｍは測定ピークから推定されるボンド伸長量（％）である。
１．ｄｅ／ｄ０≦Ｌであり、局所伸長ボンドが低密度の場合、実際のボンド伸長量Ｅは以下の式で表される。
Ｅ＝Ｅｍ×Ｌ×ｄ０／ｄｅ
例えば、シリコンの場合、Ｅｍ＝０．５％、ｄｅ＝１×１０１９ｃｍ−３、ｄ０＝５×１０２２ｃｍ−３であれば、実際のボンド伸長量Ｅは２．５％となる。
２．ｄｅ／ｄ０≧Ｌであり、局所伸長ボンドが十分高密度の場合、実際のボンド伸長量Ｅ（％）は、測定ピークから推定されるボンド伸長量Ｅｍ（％）に等しい。ボンド長伸長とペンダント型ＦＴ半導体を併用した高移動度素子を作製する場合、母材半導体に格子点不純物原子Ｓ及び格子間不純物原子Ｉを導入し、さらに上述したように母材半導体と熱膨張率の異なる物質を形成して、ペンダント型ＦＴ半導体の＜１１１＞方向に伸長させる。
図１０（ａ），（ｂ）は、本実施形態に係る第１の電子素子構成例の製造工程における断面図を示している。
この製造工程において、例えば＜１１１＞方向のシリコン（Ｓｉ）基板１に素子分離領域４を形成した後、熱拡散等により不純物を拡散しＰウエル領域２とＮウエル領域３を形成する。そして、ゲート電極側壁にサイドウォール５を形成した後、通常の製造工程によりソース／ドレイン領域を自己整合的に形成し、ゲート形成領域におけるチャネル部分を開口する。
チャネル部分にイオン注入法によってリン（Ｐ）とフッ素（Ｆ）を同時に導入する。その後、熱処理工程を通して、固相エピタキシャル成長を推進し、高い結晶性を取り戻す。この熱処理により、高移動度を有するＦＴ構造の膜６からなるチャネル部分が表面層に出現する。
その後、ドーパントとしてｎＭＩＳ、ｐＭＩＳを作成するために、ボロン（Ｂ）やリン（Ｐ）を導入することも可能である。また、予めＢやＰを余分に導入してある基板を用いてもよい。
イオン注入工程では、エネルギー、ドーズ量（比、差、順番、分布などを含む）、基板面方位、チルト角、基板温度などを最適化している。固相エピタキシャル成長の工程においても、温度、アニール時間、昇降温レート及びガス雰囲気等を、イオン注入工程にあわせて最適化する必要がある。ここでは、イオン注入とアニールを組み合わせた方法により、母体半導体中にＦＴ構造を有する活性層（膜）を形成する。勿論、これに限定されず、熱拡散によりＦＴ構造を有するチャネル層を形成してもよい。これら以外の方法を用いてＦＴ構造を有するチャネル層を形成してもよい。
さらに、ＣＶＤ（Chemical Vapor Deposition）装置等を用いてチャネル層を覆うように溝形状のゲート絶縁膜７を形成し、さらにその溝を埋めるポリシリコン（poly-Si）又は金属からなるゲート電極８を形成する。
ＰＦペアのように、格子点異種原子Ｓと格子間異種原子Ｉが結びつくと、母体半導体の格子振動とは別の固有振動モードが生じる。このため、赤外分光又はラマン分光による構造解析が可能である。ＰＦペアを例に挙げると、波数１５０〜２００ｃｍ−１付近に赤外活性な振動モードがあり、容易に検出することができる。赤外分光やラマン分光を用いて振動モードを調べることにより、母体半導体中にＳＩペアが形成できているか否かを確認することができる。
また、ＳＩペアの存在を知る間接的かつ簡便な方法として、電気抵抗やホール係数などの電気測定を用いることもできる。格子点異種原子Ｓとしてｎ型又はｐ型ドーパントを用いた場合、格子間異種原子Ｉをドーピングする前の基板は、ｎ型又はｐ型となり低抵抗である。
ここで、異種原子Ｓと異種原子Ｉをペアリングさせると、異種原子Ｓと異種原子Ｉとの電荷補償により、フリーキャリアが減って基板は高抵抗化する。このため、異種原子Ｉのドーピング前後における電気抵抗やホール係数（キャリア濃度）の変化を調べることで、ＳＩペアが形成できたか否かを知ることができる。ドープ量が１０２０ｃｍ−３を超える領域であれば、ドーパントの電子状態をＸＰＳにて測定することによって、異種原子ＳのみのスペクトルとＳＩペア生成後のスペクトルの間には電荷移動に伴う微量シフトが観測され得る。ＳＩＭＳ測定において、ＳＩペア生成後には、ＳとＩの分布が一致する様子が見られる。
次に前述した実施形態の第１の変形例として、図１１（ａ）には、ＳＯＩ基板１１を用いる例が示されている。
この第１の変形例では、基板上に形成した絶縁膜上に、さらにシリコン膜を形成する。そのシリコン膜に横方向からエピタキシャル成長を行い、ＳＯＩ基板１１を形成する。このＳＩＯ基板１１上には、エピタキシャル結晶膜に形成されたＦＴ構造膜１２からなるチャネル層を有する電子素子が形成される。この電子素子は、ゲート電極１６と、ソース領域１３と、ドレイン領域１４と、これらのソース領域１３及びドレイン領域１４に挟まれたＦＴ構造膜１２によるチャネル層とを有している。さらに、チャネル層上にはサイドウォール１７に囲まれてゲート絶縁膜１５及びゲート電極１６が設けられている。この電子素子は、ゲート電極１６と、ソース領域１３と、ドレイン領域１４と、これらのソース領域１３及びドレイン領域１４に挟まれたＦＴ構造膜１２によるチャネル層とを有している。
図１１（ｂ）は、第２の変形例として、さらに極薄ＳＯＩ基板２１を用いる例を示す。この構成においては、図１１（ａ）に示した通常のＳＯＩ基板１１に比べてさらに薄いエピタキシャル結晶膜にＦＴ構造を持つチャネル層を有する電子素子が形成される。この電子素子は、ゲート電極２６と、ソース領域２３と、ドレイン領域２４と、これらのソース領域２３及びドレイン領域２４に挟まれたＦＴ構造膜２２によるチャネル層とを有している。さらに、チャネル層上にはサイドウォール２７に囲まれてゲート絶縁膜２５、ゲート電極２６が設けられている。
このように、ＳＯＩ基板における薄いエピタキシャル結晶膜（四面体結合構造を成すように構成原子が結合される母体半導体）であってもＦＴ構造膜によるチャネル層を有する電子素子を形成することができる。
図１２（ａ），（ｂ）は、本実施形態に係る第２の電子素子構成例の製造工程における断面図を示している。
第２の電子素子の構成例では、シリコン（Ｓｉ）基板３１の全面上にＦＴ構造膜３２を形成したＦＴ構造基板３０を用いて、通常プロセスにより電子素子を形成したものである。
まず、エッチングによりシリコン基板３１表面の自然酸化膜を取り除いた後、シリコン基板３１の一方の表面全面にＰ，Ｆを同時に低速でイオン注入してＦＴ構造膜３２を基板上に形成する。この時、自然酸化膜を除去後、シリコンを少量イオン注入することで、表面付近をアモルファス化させ、イオン注入において、Ｐイオン、及びＦイオンによる基板深さ方向へのチャネリングを防止する。この工程で、２×１０２２ｃｍ−３という高濃度のＰＦドーピング層を作成した。ここで、ＦイオンはＰイオン分布を完全に覆うように、３×１０２２ｃｍ−３だけ導入する。
引き続き、５００℃にて３分間程度、Ａｒガス雰囲気内でアニール処理を施すことにより、基板の表面付近に極薄ＦＴ構造膜が作成される。また、高濃度のドーピングも可能であり、ＦＴ構造膜３２の形成も可能である。この段階で余分なＦは外方拡散させることがてきる。余分な格子間Ｆが外方拡散するメカニズムにも、図９に示すような歪みの効果が関係する。
次に、ＦＴ構造基板３０にｐＭＩＳトランジスタ形成領域とｎＭＩＳトランジスタ形成領域とを分離する素子分離領域３３を、例えば素子分離（ＳＴＩ：Shallow Trench Isolation）技術を用いて形成する。ＳＴＩによる素子分離領域を形成する際に、歪みをチャネル部に付加することも可能である。その時の応力はチャネル方向からの一次元の場合（一軸性）もあれば、奥行き方向にも加えることも（二次元）ありうる。また、ゲート絶縁膜とチャネルとの格子定数差や熱膨張係数の違いを使って、プロセスによって歪みを制御することも可能である。例えば、（１１１）基板を用いて、ＳＴＩ素子分離領域からの圧縮歪みを用いると（歪み量は１％以下であるにも係わらず）、歪みを導入する前後で、５０％以上の移動度向上が測定されている。
または、この素子分離領域３３はＬＯＣＯＳ（Local Oxidation of Silicon）技術により形成してもよい。ここでは、ｎＭＩＳトランジスタの形成領域にＰウエル３９を形成し、ｐＭＩＳトランジスタの形成領域にＮウエル４０を形成する。これらのＰウエル３９、Ｎウエル４０の形成は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。ＦＴ構造膜３２上にゲート絶縁膜３７を形成する。
このゲート絶縁膜３７は、ＣＶＤ装置を用いて、酸素雰囲気内で基板温度４００℃となるプロセス条件により、膜厚３ｎｍのシリコン酸化膜（ゲート酸化膜）を基板上に成膜した。さらに、ＣＶＤ装置を用いて、そのシリコン絶縁膜上にポリシリコンを５０ｎｍの厚さに積層する。
次に、ポリシリコン膜上にリソグラフィー技術により所望のゲート長の領域以外が露出するレジストマスクを形成した後、ドライエッチングを行い、ポリシリコン膜及びポリシリコン膜を除去して、ゲート電極３８を形成する。
その後、アッシング等によりレジストを除去し、ソース・ドレイン領域（ＳＤ）エクステンション形成を行なう。ｐＭＩＳ領域３９を覆うようにレジストマスクを形成し、ｎＭＩＳ領域にエクステンションＰ及びポケットＢＦ２注入を行なった。同様に、ｎＭＩＳ領域を覆うようにレジストマスクを形成して、ＰＭＩＳ領域にエクステンションＢＦ２、ポケットＰ注入を行なう。
次に、ＣＶＤ装置を用いて基板全面に対してシリコン窒化膜を形成する。そして、エッチングにより、ゲート電極側壁にサイドウォール３６を形成する。サイドウォール３６の形成後、ソース・ドレイン領域３４，３５の形成を行なう。ｐＭＩＳ領域をレジストでカバーし、ｎＭＩＳ領域にｎ型不純物のＰを注入する。この時、ｎＭＩＳ領域にあるゲート電極部もｎ型になる。同様にｎＭＩＳ領域をレジストでカバーし、ｐＭＩＳ領域にｐ型不純物のＢを注入する。ｐＭＩＳ領域のゲート電極もｐ型化される。
イオン注入の終了後、活性化アニール処理を施す。プロセス条件としては、処理温度を１０５０℃、処理時間を３０秒に設定している。熱処方法としては、例えば、スパイクアニール、レーザアニール、ランプアニール等、既存の熱処理方法により最適な方法を選択すればよい。ＦＴ構造が一旦作成した後であれば、歪み効果とイオン結合によって、非常に安定化しているため、活性化アニール処理によってチャネル部の構造が破壊されることはない。
この時、比較対象として、ＦＴ構造を有していないＳｉ基板に、前述した製造工程を用いてシリコンチャネルのｎＭＩＳ、ｐＭＩＳを同様に作成した。
これらの比較を行うと、最も重要な移動度の違いは、ｎＭＩＳ側での、ピーク移動度で３倍、実際の動作の上で駆動性能に効いてくる高電界領域全体に亘り２．５倍以上の移動度が向上されている。ｐＭＩＳ側でも同様に、ピーク移動度で２．５倍、高電界領域全体に亘り２倍以上の移動度が向上されている。
次に、ＭＩＳ構造を多数作成し、閾値Ｖｔｈの統計的な分布を比較した。通常のＳｉチャネルを用いた場合は、ｎＭＩＳ、ｐＭＩＳともに、Ｖｔｈのばらつきは、３σ＝５０ｍV程度であった。それに対し、ＦＴ構造チャネルを用いた本実施例の場合は、一桁小さい３σ＝５ｍVであった。
このように、ＦＴ構造半導体チャネルの特徴として、歪みを利用することにより、不純物の一様性・周期性の調整が自動的に得ることができる。このため、閾値のバラつきが従来のチャネルに比較して殆どないレベルに押さえ込まれている。
本実施形態における電子素子の構造では、ソース・ドレイン領域内部抵抗は従来に比較して１／３以下の低抵抗となっている。これは高濃度ドープが可能になったこと、しかも、電子・ホールともに低有効質量となっているためである。この方式は、ソース・ドレイン領域や電極部のスーパーアクティベーション法の有力な方法として活用することも可能である。これにより、高速動作かつ、消費電力の小さいＭＩＳ構造の電子素子を作製することができる。
図１３（ａ），（ｂ），（ｃ）は、本実施形態に係る第３の電子素子構成例の製造工程における断面図を示している。
この第３の電子素子構成例は、貼り合せ法により形成された基板の一方の表面部分にＦＴ構造膜を持つ基板である。このＦＴ構造基板は、基板界面付近に生じたイオンダメージを受けた部分を削除している。
まず、例えばシリコン（Ｓｉ）基板４１の全面上にＰ，Ｆを同時にイオン注入法を用いてドープした後、シリコン基板４１を加熱して固相エピタキシャル成長を行う。このような製造工程において、ＰとＦを高濃度でドープし、且つ固相エピタキシャル成長を短時間で行なった場合には、基板４１とＦＴ構造膜４２の界面付近にはイオンダメージが受けた部分が存在している場合がある。
この対策として貼り合せ基板で対応することができる。まず、図１３（ａ）に示すように、シリコン基板４１の一方の表面全面に、ＰとＦを同時にイオン注入する。この時に、ＰとＦをある程度深くまで注入してＦＴ構造膜４２の厚みを目標よりも厚めに形成する。その後、５５０℃〜７５０℃程度の基板温度により固相エピタキシャル成長を促進する。
次に図１３（ｂ）に示すように、ＦＴ構造膜４２に貼り合わせ用の支持シリコン基板４３を貼り合わせて溶着させる。その時、水素イオンＨを基板４１側のＦＴ構造膜／基板界面付近に注入し、４００℃程度にてアニール処理を行う
図１３（ｃ）に示すように、そのアニール処理後には、ＣＭＰ（Chemical Mechanical Polishing）及びフッ酸処理により、ＦＴ構造膜４２のイオンダメージが受けた部分まで削り取り、表面処理を行う。このＦＴ構造の基板上に前述した製造工程により、ＣＭＯＳ等の電子素子を形成する。このようなダメージ軽減を行うことにより、電子素子を形成した場合には、１０％程度の移動度向上も観測されている。
さらに、図１４（ａ）乃至（ｃ）には、前述した第３の電子素子構成例の変形例の製造工程における断面図を示している。この変形例は、貼り合わせ用の支持基板に酸化膜が形成されており、この酸化膜５４とＦＴ構造膜５２とが接合される貼り合わせ用の支持基板５３である。
図１４（ａ）に示すように、図１３（ａ）と同様にＳｉ基板５１にＦＴ構造膜５２を形成する。その後に、図１４（ｂ）に示すように、支持シリコン基板５３に形成されたシリコン酸化膜（ＳｉＯ２）５４をＦＴ構造膜５２と貼り合わせて溶着する。
いか、図１３（ｃ）と同様に、ＣＭＰ及びフッ酸処理により、ＦＴ構造膜のイオンダメージが受けた部分まで削り取り、表面処理を行う。
これらの第３の電子素子構成例及び変形例を用いることにより、イオン注入ダメージを最小化した基板を製造することができる。
図１４はプロセスとしては、ほぼ同様だが、ＢＯＸ酸化膜をかませたＳＯＩのＦＴ型基板を作成することが出来る。このようなＦＴ構造基板を用いれば、前述した図１２に示す製造工程によりＭＩＳ構造の高移動度電子素子を製造することができる。
以上説明した本実施形態のＦＴ構造基板のプロセス選択・物質選択による新たな効果について説明する。
１．ＦＴ構造による歪みを利用することで、ＰやＢの導入が低濃度であっても一様な濃度にすることが可能である。一様な濃度によって、ＭＩＳ素子間の閾値電圧（Ｖｔｈ）のバラつきを低減することができる。閾値電圧Ｖｔｈのバラつきを防止することにより、動作特性の均一性を実現できる。この閾値のバラツキが発生すると、例えば同じく同電圧を供給してもある電子素子は駆動するが、閾値が高い電子素子は駆動しないことになる。
図９で説明したように、ＦＴ構造膜をＰ，Ｆの同時にイオン注入を行って作製した場合、ＦＴ構造には歪みが導入される。ｎ型にするにはＰを、ｐ型にするにはＢを導入することで、この歪みを有効に使い、低濃度であっても一様性・周期性の高いＰやＢの分布を作成することが可能である。余分にＰやＢを導入すると、全体の歪みが緩和する配置が存在し、その安定構造をとるように一様な分布が促進される。
ＰやＢのイオン注入による導入に関連して、高速駆動化などソース・ドレイン領域（ＳＤ）部分にも大きな効果がある。ＦＴ構造のＳＤ部分を用いた場合には、相当に高濃度の余分なＰ，Ｂを導入することが可能である。ＰＦを導入した場合に、格子定数を小さくする成分を導入できれば、歪みが消失する方向になり、エネルギー面からの安定化が図られる。
そして、ＦＴ構造の作製に際して、ドーパントの導入量の１０％程度のＰやＢを導入することで、歪みの消失が期待される。このＰやＢの導入量は通常の半導体への導入量に比較して桁違いに大きくできる。
さらに、歪みを緩和させようと一様分布をする傾向にあるため、従来のＳｉ中へのドープで発生している析出現象などが発生しない。この場合、ドープ量が非常に多く・活性であるため低抵抗であり、且つ電子やホールの高速移動が可能なＳＤ部分が作成されることになる。ＭＩＳ構造における抵抗には、ＳＤ部分の抵抗が大きい。その意味でＦＴ構造物質は、ＳＤの抵抗を大きく低減できる非常に有効な物質である。
特に格子間Ｆを用いたＦＴ構造では、余分のＦを外方拡散させて、上部のゲート絶縁膜、チャネル・ゲート絶縁膜界面、電荷を溜めるキャパシタなどの内部に発生する電荷中心の悪い影響を低減することが出来る。電荷中心は、例えば酸素欠損やダングリングボンドなどであり、特に高誘電体酸化物絶縁膜には多量に発生すると考えられている。電荷中心の低減により、リーク特性の改善、ＭＩＳ構造における閾値Ｖｔｈのシフト低減、長期信頼性の向上（ＳＩＬＣ／ＮＢＴＩ／ＰＢＴＩ他）が実現できる。
次に本実施形態に係る第４の電子素子構成例について説明する。
この第４の電子素子構成例は、電子素子を形成する際に、ソースドレイン領域を形成した後、ゲートを形成する製造工程により、ＦＴ構造チャネル構成物質や導入量が異なる場合に好適するものである。
この第４の電子素子構成例は、シリコン基板（図１０）にｐＭＩＳトランジスタの形成領域とｎＭＩＳトランジスタの形成領域とを分離する素子分離領域を、第１の電子素子構成例と同様に形成する。
次にシリコン基板上にダミーゲート絶縁膜を、例えば２０ｎｍの厚さの酸化シリコン膜で形成する。次で、例えばＣＶＤ装置を用いて、ダミーゲート電極膜を例えば８０ｎｍの多結晶シリコン膜で形成する。
その後、塗布法及びフォトリソグラフィー技術を用いて、ダミーゲート電極膜上にダミーゲート電極を形成するためのレジストマスクを形成する。このレジストマスクに用いたエッチングによって、ｐＭＩＳトランジスタ及びｎＭＩＳトランジスタのそれぞれのダミーゲート電極を形成する。その後、レジストマスクをアッシングにより除去する。
次に、ｎＭＩＳトランジスタの形成領域上をマスクし、ｐＭＩＳトランジスタの形成領域上に開口を設けたレジストマスクを形成する。そのレジストマスクとダミーゲート電極をマスクにしてＰ型不純物（例えば、Ｂ）をＮウエル領域上層に導入して、ｐＭＩＳトランジスタの低濃度拡散層が形成される。その後、レジストマスクを除去する。
同様に、ｐＭＩＳトランジスタの形成領域上をマスクし、ｎＭＩＳトランジスタの形成領域上に開口を設けたレジストマスクを形成する。そのレジストマスクとダミーゲート電極をマスクにしてＮ型不純物（例えば、Ｐ）をＰウエル領域上層に導入して、ｎＭＩＳトランジスタの低濃度拡散層が形成される。その後、レジストマスクを除去する。
その後、熱処理を行う。この熱処理条件としては、例えば、１０５０℃の処理温度の窒素雰囲気内で処理時間を３０秒に設定する。なお、熱処理時間は、熱源例えば、スパイクアニール、レーザアニール、ランプアニール等既存の熱処理方法により適宜設定される。この熱処理によって、各ソース・ドレイン領域各低濃度拡散層、Ｐウエル領域、Ｎウエル領域の不純物が活性化される。
次に、基板全面上に絶縁膜を形成した後、その絶縁膜をエッチングして、ダミーゲート電極の各側壁にサイドウォールを形成する。絶縁膜としては、例えばＣＶＤ装置により窒化シリコンが形成される。
さらに、ｎＭＩＳトランジスタの形成領域上をマスクし、ｐＭＩＳトランジスタの形成領域上に開口を設けたレジストマスクを形成する。そのレジストマスクとダミーゲート電極とサイドウォールとをマスクにしてＰ型不純物（例えば、ホウ素若しくはニフッ化ホウ素）をＮウエル領域上層に導入する。この導入により、ダミーゲート電極の両側におけるＮウエル領域に低濃度拡散層を介してｐＭＩＳトランジスタのソース・ドレイン領域拡散層が形成される。その後、レジストマスクを除去する。
次に、ｐＭＩＳトランジスタの形成領域上をマスクし、ｎＭＩＳトランジスタ領域上に開口を設けたレジストマスクを形成する。そのレジストマスクとダミーゲート電極とサイドウォールとをマスクにしてＮ型不純物（リン若しくはヒ素）をＰウエル領域上層に導入する。この導入により、ダミーゲート電極の両側におけるＰウエル領域に低濃度拡散層を介してＮチャネルトランジスタのソース・ドレイン領域拡散層が形成される。その後、レジストマスクを除去する。
次に、ＣＶＤ装置を用いてダミーゲート電極を覆うように層間絶縁膜を例えば酸化シリコン膜で形成する。この層間絶縁膜は少なくともダミーゲート電極よりも高さが高く形成される。
そこで、ＣＭＰによって層間絶縁膜表面を平坦化するとともに、ダミーゲート電極の上部表面を露出させる。ダミーゲート電極及びその下部のダミーゲート絶縁膜をエッチングにより除去して、ゲート溝を形成する。開口部のシリコン基板面にリン（Ｐ）とフッ素（Ｆ）を、低速にてイオン注入する。この時、予め、シリコンを少量イオン注入しておくことで、表面付近をアモルファス化させ、Ｐイオン、及びＦイオンが基板の深さ方向に入りすぎないように、チャネリングを防止する。この方法で、２×１０２２ｃｍ−３という高濃度のＰＦドーピング層（ＦＴ構造半導体チャネル）を作成した。
更に、ｎＭＩＳトランジスタ形成領域をレジストで覆い、ｐＭＩＳトランジスタ形成領域のみに、更に１×１０２２ｃｍ−３という高濃度のＰＣｌドーピング層（ＦＴ構造半導体チャネル）が形成される。格子間領域により大きな塩素（Ｃｌ）を導入することで、Ｐ軌道エネルギー上昇を大きくしている。これにより、荷電子帯頂上の先鋭化が促進される。
本実施形態では、ｎＭＩＳトランジスタ形成領域とｐＭＩＳトランジスタ形成領域のダミーゲート部分（電極と絶縁膜）を同時に除去し、ＦＴ構造チャネルを形成する。さらに、ｐＭＩＳトランジスタ形成領域のダミーゲート部分に追加ドープを行っている。これらは、片方ずつ、ＦＴ構造を作ることも可能である。ドープ量の違い、ドープする物質の違いなどにより、移動度の最適化を行うことも可能である。
引き続き、６５０℃にて３分間、Ａｒガス雰囲気内でアニール処理を穂とせ超すことにより、表面付近に極薄ＦＴ構造膜が形成される。ここで、チャネル部分には、ｎＭＩＳトランジスタの形成領域にＢを追加し、ｐＭＩＳトランジスタの形成領域にＰを追加することも可能である。
これにより、より分布の一様性を高めることが可能である。これらチャネル部分の形成は、例えば、それぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。その後、処理温度１０５０℃、処理時間３０秒による活性化アニール処理を行う。このチャネル部分の追加イオン注入は、行わなくてもよい。その際は、各ウエル形成の際にドープ量を制御すればよい。
ＣＶＤ装置によって、ゲート溝の内面にゲート絶縁膜としてＳｉ０２膜を４ｎｍの厚さに堆積して形成する。ここで、ゲート絶縁膜としては、シリコン酸化膜、酸窒化膜、或いは高誘電体絶縁膜を用いてもよい。即ち、窒素を含有した酸窒膜系での、窒化膜でも、ＨｆＯ２、ＨｆＳｉＯＮやＬａＡｌＯ３などの高誘電体膜でも、それらの積層膜でもよく、目的に応じて選択すればよい。
このとき、層間絶縁膜上にもゲート絶縁膜が形成される。さらにＣＶＤ装置によって、ゲート溝を埋め込むようにゲート電極用の膜厚５ｎｍの窒化チタン（ＴｉＮ）膜及び、膜厚１００ｎｍのタングステン（Ｗ）膜を成膜する。
次に、ＣＭＰにより、層間絶縁膜上に形成されているゲート電極膜及びゲート絶縁膜を除去し、平坦化を行う。ｎＭＩＳトランジスタ形成領域とｐＭＩＳトランジスタ形成領域のそれぞれをレジスト膜で覆い、リン（Ｐ）或いはボロン（Ｂ）を導入する。この導入により、ゲート電極の仕事関数を調整して、ゲート電極を完成させる。
ゲート電極は、例えばチタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タンタルシリサイド等のシリサイド膜、その他の金属或いは、ポリシリコンを用いてもよい。それらを複数用いた積層膜であってもよい。仕事関数調整は、それぞれの電極物質に適したドーパント物質を、積層膜からの熱拡散、或いはイオン注入などにより導入することが可能である。
また、仕事関数変調のためのドーパント導入は、片側だけに限ることも可能である。その場合には、レジストマスクを片側に作成するだけで良いので、製造工程を省略することが可能である。勿論、片側ずつ、適切な金属、シリサイド、ポリシリコンやその積層膜などを別々に成膜しても構わない。
その後、熱処理を行う。この熱処理条件としては、例えば、処理温度が５５０℃の窒素雰囲気内で処理時間を３分に設定した。なお、熱処理時間は、熱源例えば、スパイクアニール、レーザアニール、ランプアニール等既存の熱処理方法により適宜設定される。
このようにして、ゲート溝にはゲート絶縁膜を介してゲート電極、ゲート電極がそれぞれ形成され、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとが完成する。比較対象として、ＦＴ構造基板ではない通常のシリコン基板に前述した製造工程と全く同じ製造工程でシリコンチャネルのｎＭＩＳ、ｐＭＩＳの電子素子を作成した。
まず、移動度の違いを比較した。ｎＭＩＳ側での、ピーク移動度で３倍、実際の動作の上で駆動性能に効いてくる高電界領域全体に亘り、２．５倍以上の移動度向上が実現されている。ｐＭＩＳ側でも同様に、ピーク移動度で２．８倍、高電界領域全体に亘り２．２倍以上の移動度向上が実現されている。前述した第１の電子素子構成例に比較して、ｐＭＩＳ側で多少高い値になっているのは、ＦＴチャネルのドープ量・ドープ物質の工夫の結果である。
次に、ＭＩＳ構造を多数作成し、閾値Ｖｔｈの統計的な分布を比較した。通常のＳｉチャネルを用いた場合は、ｎＭＩＳ、ｐＭＩＳともに、閾値Ｖｔｈのばらつきは、３σ＝５０ｍＶ程度であった。それに対し、ＦＴ構造チャネルを用いた本実施例の場合は、３σ＝６ｍＶであった。ＦＴ構造チャネルの特徴として、歪みを利用することにより、不純物の一様性・周期性の調整が自動的に得られる。このため、閾値のバラつきが従来のチャネルに比較して殆どないレベルに押さえ込まれている。
ここで、前述した製造工程の変形例として、ＦＴ構造チャネル構成物質や導入量を様々に変えてｎＭＩＳトランジスタ、及びｐＭＩＳトランジスタの作成を行った。材料の詳細は実施形態内に克明に開示しているので、その開示内容に沿って、トランジスタの形成を行い、高移動度の動作が可能であることを確認した。また、図１１に示したように、ＳＯＩ基板を用いても同様に作成可能である。ショートチャネル効果等を押さえる場合に有効である。
以上説明した各電子素子構成例において、ペンダントＦＴ構造のチャネル作成、ＳＤ領域作成、ゲート絶縁膜作成、ゲート電極作成などに用いた物質・成膜方法・膜厚、更に、ここで行ったｎＭＩＳ向け電極とｐＭＩＳ向け電極の変換を行うための物質（本実施形態ではＢとＰを例としている）や導入方法や導入量、トランジスタの構造、作成方法等は、一例示であって、本実施形態に開示する範囲内で適宜変更することが可能である。
図１（ａ），（ｂ），（ｃ）は、本発明に係る実施形態におけるシリコンのエネルギーバンドのうち、Ｘ点伝導帯、Γ点伝導帯、及びΓ点価電子帯の、実空間上での電子状態を説明するための図である。 図２（ａ），（ｂ），（ｃ）は、ＦＴ構造によるＸ点伝導帯のエネルギーの変化を説明する模式図である。 図３（ａ），（ｂ）は、シリコン又はＦＴシリコンにおけるそれぞれのｓ軌道及びｐ軌道のエネルギー変化を説明するための模式図である。 ペンダント型ＦＴ半導体の構造を示す図である。 図５（ａ）は、シリコンのΓ点伝導帯について実空間上での電子状態を示す図、及び図５（ｂ）は、Ｓｉ−Ｓｉ間の結合の伸長による伝導帯及び価電子帯の変化の方向を模式的に示す図である。 バルクＳｉを＜１１１＞方向へ伸長させた場合のバンド構造の変化を示す図である。 図７（ａ），（ｂ）は、シリコン、ＦＴシリコンそれぞれの場合の、有効質量変化を説明する模式図である。 シリコン中にＰとＦが同時に、大量に導入された場合のバンド構造を示す図である。 シリコン中にＰのみ、ＰＦペア、Ｆのみが大量に導入された場合の格子定数変化の様子を示す図である。 図１０（ａ），（ｂ）は、本発明の実施形態に係るチャネル領域へのＰＦの同時導入のプロセスと電子素子の断面図である。 図１１（ａ），（ｂ）は、本発明の実施形態に係るＳＯ１基板のチャネル領域へのＰＦの同時導入のプロセスと電子素子の断面図である。 図１２（ａ），（ｂ）は、本発明の実施形態に係るＦＴ構造を基板面に作成した後に、プロセスを行う方法を示す図である。 図１３（ａ），（ｂ），（ｃ）は、本発明の実施形態に係るＦＴ構造を有する基板の製造工程を示す図である。 図１４（ａ），（ｂ），（ｃ）は、本発明の実施形態に係るＦＴ構造を表面にもつＳＯＩ基板の製造工程を示す図である。
符号の説明
１，３１，４１，５１…シリコン（Ｓｉ）基板、２，３４…Ｐウエル領域、３，３５…Ｎウエル領域、４，３３…素子分離領域、５，１７，２７，３６…サイドウォール、６，１２，２２，３２，５２…ＦＴ構造膜（チャネル層）、７，１５，２５，３７…ゲート絶縁膜、８，１６，２６，３８…ゲート電極、１１，２１…ＳＯＩ基板、１３，２３，３８…ソース領域、１４，２４，３５…ドレイン領域、４３，５３…支持シリコン基板、５４…シリコン酸化膜。

Claims (13)

  1. 四面体結合構造を成すように構成原子が結合される母体半導体、前記母体半導体の格子点サイトの構成原子を置換する不純物原子Ｓ、及び前記母体半導体の格子間サイトに挿入される不純物原子Ｉ、を含み、前記不純物原子Ｓと前記不純物原子Ｉとの間の電荷移動により、前記不純物原子Ｓが前記母体半導体の構成原子と一致した電荷を有し、前記不純物原子Ｉが閉殻構造の電子配置になる状態で結合する第1の半導体膜と、
    前記第1の半導体膜を介して互いに離間して形成されたソース／ドレイン領域と、
    前記ソース／ドレイン領域間の前記第１の半導体膜上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を具備することを特徴とするＭＩＳ型電界効果トランジスタを具備することを特徴とする半導体デバイス。
  2. 前記第1の半導体膜は、前記不純物原子Ｓ及び前記不純物原子Ｉの導入量がそれぞれ、４×１０２０ｃｍ−３以上であることを特徴とする請求項１に記載の半導体デバイス。
  3. 前記第１の半導体膜の構成原子の結合は、前記四面体結合構造の結合方向に沿って伸長されていることを特徴とする請求項１に記載の半導体デバイス。
  4. 前記第1の半導体膜の構成原子の結合は、＜１１１＞方向に伸長されていることを特徴とする請求項３に記載の半導体デバイス。
  5. 前記第１の半導体膜と同一面に、前記第１の半導体膜とは、熱膨張率又は格子定数が異なる第２の半導体膜をさらに具備し、
    前記第１の半導体膜の構成原子の結合は、前記第２の半導体膜から応力を受けて、特定の結合方向に伸長されていることを特徴とする請求項３に記載の半導体デバイス。
  6. 前記第1の半導体物質膜上に、前記第1の半導体物質膜とは、熱膨張率又は格子定数が異なる第３の半導体物質膜が積層され、
    前記第１の半導体物質膜の構成原子の結合は、前記第３の半導体物質層から応力を受けて、特定の結合方向に伸長されていることを特徴とする請求項１に記載の半導体デバイス。
  7. 前記母体半導体は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボン（Ｃ）、ガリウム砒素（ＧａＡｓ）の少なくとも一種の材料であることを特徴とする請求項１に記載の半導体デバイス。
  8. さらに半導体基板を具備し、前記第１の半導体膜は前記半導体基板上に形成されていることを特徴とする請求項１に記載の半導体デバイス。
  9. さらに半導体基板及び前記半導体基板上に形成された絶縁膜を具備し、前記第１の半導体膜は、前記絶縁膜上に形成されていることを特徴とする請求項１記載の半導体デバイス。
  10. 半導体膜表面に互いに離間して形成され、四面体結合構造を成すように構成原子が結合される母体半導体、前記母体半導体の格子点サイトの構成原子を置換する不純物原子Ｓ、及び前記母体半導体の格子間サイトに挿入される不純物原子Ｉ、を含み、前記不純物原子Ｓと前記不純物原子Ｉとの間の電荷移動により、前記不純物原子Ｓが前記母体半導体の構成原子と一致した電荷を有し、前記不純物原子Ｉが閉殻構造の電子配置になる状態で結合する第1の半導体物質にドーパントを導入したソース／ドレイン領域と、
    前記ソース／ドレイン領域間の前記半導体層上に設けられた前記ゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と
    を具備することを特徴とするＭＩＳ型電界効果トランジスタを具備する半導体デバイス。
  11. 前記導入されるドーパントが、ボロン（Ｂ）又はリン（Ｐ）であることを特徴とする請求項１１に記載の半導体デバイス。
  12. 絶縁膜と、
    絶縁膜上に形成され、四面体結合構造を成すように構成原子が結合される母体半導体、前記母体半導体の格子点サイトの構成原子を置換する不純物原子Ｓ、及び前記母体半導体の格子間サイトに挿入される不純物原子Ｉ、を含み、前記不純物原子Ｓと前記不純物原子Ｉとの間の電荷移動により、前記不純物原子Ｓが前記母体半導体の構成原子と一致した電荷を有し、前記不純物原子Ｉが閉殻構造の電子配置になる状態で結合する第1の半導体物質にドーパントを導入した電極を少なくとも具備する電子デバイス。
  13. 前記導入されるドーパントが、ボロン（Ｂ）又はリン（Ｐ）であることを特徴とする請求項１１に記載の半導体デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863625A (zh) * 2020-07-28 2020-10-30 哈尔滨工业大学 一种单一材料pn异质结及其设计方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157749A (ja) 2005-11-30 2007-06-21 Toshiba Corp 発光素子
JP2009054873A (ja) 2007-08-28 2009-03-12 Toshiba Corp 発光素子
JP2009238902A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体発光素子
US7964487B2 (en) * 2008-06-04 2011-06-21 International Business Machines Corporation Carrier mobility enhanced channel devices and method of manufacture
JP2010118600A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 半導体材料、半導体材料の製造方法、発光素子、および受光素子
KR20100054448A (ko) * 2008-11-14 2010-05-25 삼성전자주식회사 반도체 소자 및 그 형성 방법
CN102386135A (zh) * 2010-09-03 2012-03-21 中芯国际集成电路制造(上海)有限公司 形成具有金属栅极的半导体器件的方法
KR20120133652A (ko) * 2011-05-31 2012-12-11 삼성전자주식회사 반도체 소자의 제조 방법
US8895384B2 (en) 2011-11-10 2014-11-25 International Business Machines Corporation Gate structures and methods of manufacture
CN103839816B (zh) 2012-11-25 2019-04-19 中国科学院微电子研究所 半导体器件及其制造方法
US20160155849A1 (en) * 2014-12-02 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
US9960284B2 (en) 2015-10-30 2018-05-01 Globalfoundries Inc. Semiconductor structure including a varactor

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04206774A (ja) * 1990-11-30 1992-07-28 Hitachi Ltd 半導体装置およびその製造方法
JPH06350079A (ja) * 1993-06-07 1994-12-22 Nec Corp 半導体装置の製造方法
JPH09252117A (ja) * 1996-03-14 1997-09-22 Sanyo Electric Co Ltd 電界効果トランジスタ
JPH1197683A (ja) * 1997-09-17 1999-04-09 Toshiba Corp 半導体装置及びその製造方法
JPH11111637A (ja) * 1997-10-06 1999-04-23 Nec Corp 半導体装置の製造方法
JP2006073728A (ja) * 2004-09-01 2006-03-16 Renesas Technology Corp 半導体装置の製造方法
JP2007157749A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 発光素子
JP2007173590A (ja) * 2005-12-22 2007-07-05 Toshiba Corp 半導体発光材料およびそれを用いた発光素子
JP2007311493A (ja) * 2006-05-17 2007-11-29 Toshiba Corp 受光素子

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19828191C1 (de) * 1998-06-24 1999-07-29 Siemens Ag Lateral-Hochspannungstransistor
JP2001160594A (ja) 1999-09-20 2001-06-12 Toshiba Corp 半導体装置
US6586318B1 (en) * 1999-12-28 2003-07-01 Xerox Corporation Thin phosphorus nitride film as an N-type doping source used in laser doping technology
JP4206774B2 (ja) 2003-02-14 2009-01-14 株式会社デンソー 凝縮器ユニット及びその組付方法
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7786480B2 (en) * 2006-08-11 2010-08-31 Tpo Displays Corp. System for displaying images including thin film transistor device and method for fabricating the same
JP4296193B2 (ja) 2006-09-29 2009-07-15 株式会社東芝 光デバイス
JP2009238902A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体発光素子

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04206774A (ja) * 1990-11-30 1992-07-28 Hitachi Ltd 半導体装置およびその製造方法
JPH06350079A (ja) * 1993-06-07 1994-12-22 Nec Corp 半導体装置の製造方法
JPH09252117A (ja) * 1996-03-14 1997-09-22 Sanyo Electric Co Ltd 電界効果トランジスタ
JPH1197683A (ja) * 1997-09-17 1999-04-09 Toshiba Corp 半導体装置及びその製造方法
JPH11111637A (ja) * 1997-10-06 1999-04-23 Nec Corp 半導体装置の製造方法
JP2006073728A (ja) * 2004-09-01 2006-03-16 Renesas Technology Corp 半導体装置の製造方法
JP2007157749A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 発光素子
JP2007173590A (ja) * 2005-12-22 2007-07-05 Toshiba Corp 半導体発光材料およびそれを用いた発光素子
JP2007311493A (ja) * 2006-05-17 2007-11-29 Toshiba Corp 受光素子

Cited By (2)

* Cited by examiner, † Cited by third party
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CN111863625A (zh) * 2020-07-28 2020-10-30 哈尔滨工业大学 一种单一材料pn异质结及其设计方法
CN111863625B (zh) * 2020-07-28 2023-04-07 哈尔滨工业大学 一种单一材料pn异质结及其设计方法

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