JP2007037112A - 撮像シリアルインタフェースｒｏｍ集積回路 - Google Patents

Abstract

【課題】高速イメージセンサをデジタル論理回路へ接続する改良された手段を提供する。
【解決手段】本発明の撮像シリアルインタフェースＲＯＭ（ＩＳＩＲＯＭ）は集積回路でシリアルインタフェースを備えた読み出し専用メモリ（ＲＯＭ）に外部回路からみえる。ＩＳＩＲＯＭは撮像画素アレイからの画像データを格納する内部メモリを備え、動作時には内部メモリ内の画像バッファが撮像画素アレイからの画像データで自動的に満たされる。この画像データが外部回路によりランダムアクセスされる。制御および状態レジスタが撮像プロセスの起動と停止、撮像パラメータの設定と問い合わせに用いられる。ＩＳＩＲＯＭはまた画像の拡大・縮小、画像圧縮、エッジ・特徴抽出などの機能を実行する補助処理回路を有することも出来る。
【選択図】図1

Description

本発明は、イメージセンサの技術に関し、より詳細には高速イメージセンサのデジタル論理回路への接続に関する。

ＣＣＤセンサやＣＭＯＳセンサなどのイメージセンサは、価格が下がり品質と性能が向上し、小さい電子装置やシステムに組み込むことが望まれるようになった。例えば、Ｍｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ社によるＭＴ９Ｖ１１２センサは、ＶＧＡ解像度で毎秒３０フレーム捕捉することができる。

しかしながら、そのようなセンサは、組込みシステムにおいて使用するのは困難である。そのようなセンサは、高レートのデータ信号と同期信号を出力し、多数の入出力接続を必要とする。ＭＴ９Ｖ１１２は、２４〜２７ＭＨｚのクロック信号と８つの高データレートデジタル出力を含む少なくとも１８の接続を必要とする。このような装置を使用するシステムには、同期信号を復号し順序データを適切に解釈できるだけの計算能力がなければならない。その結果、高速イメージセンサは、低出力埋め込みシステムにはほとんど使用されない。

高速イメージセンサは、実時間で処理できないほど高レートでデータを生成する。その結果、たいていの高速イメージセンサは記録システムに使用されている。このシステムは、一般に、高速カメラとＰＣによって実現される。高速カメラは、捕捉条件（例えば、露出時間）を調整するために使用される制御インタフェース（一般に、ＲＳ−２３２）と、高速データインタフェースを備える。通常使用さている高速インタフェースには、ＩＥＥＥ１３９４、ＣａｍｅｒａＬｉｎｋおよびギガビットイーサネット（登録商標）がある。

特に小型システムや組込みシステムの設計者にとっての高速イメージセンサの欠点には、次のものがある。

データに順序通りにしかアクセスできない。例えば第１列は第２列よりも先に読み出されなければならない。

バッファリングが提供されない。組込みシステムは、特に、内部メモリが制限されており、外部メモリが提供されない限り完全な画像フレームを読み込むことができない場合がある。

画像データを解釈するために高速同期信号を復号しなければならない。データレートが高いため、外部同期論理回路が必要とされる。

センサは、データを固定レートで「押し込む」。データは固定レートでセンサから読み出されなければならず、そうしないと画像にアーティファクトが生じる。データを生成されたレートで「吸い込む」ことが必要である。高速では、外部メモリバッファが必要である。

高速クロックを設けなければならず、またデータ転送のためにシステムの他の要素と同期させなければならない。

データ信号と制御信号が異なる経路を通る。

ピン数が多い。イメージセンサを制御しビデオデータを受け取るためには多数の入出力線が必要である。

一般に消費電力が大きいので、装置は低出力システムで使用するには適していない。

高速イメージセンサをデジタル論理回路へ接続する際に、高速イメージセンサに関する前記欠点を解消あるいは軽減できる手段を提供することが課題である。

イメージセンサは、マイクロコントローラ周辺回路と共通のシリアル読み出し専用メモリ（ＲＯＭ）インタフェースを備える。撮像シリアルインタフェースＲＯＭ（ＩＳＩＲＯＭ）は、バッファメモリと接続された撮像画素アレイを含み、レジスタ、画像パラメータおよび画像バッファを制御するＩ２Ｃなどの標準シリアルインタフェースを備える。

本発明をその特定の例示的な実施形態に関して説明し、添付図面を参照する。

本発明によれば、図１に示したように、単一集積回路（ＩＣ）のシリアルインタフェース読み出し専用メモリ（ＩＳＩＲＯＭ）として撮像装置が提示される。ＩＳＩＲＯＭ１００は、画像バッファ２１０、画像パラメータレジスタ２２０および制御レジスタ２３０を含むメモリ２００を、インタフェースコントローラ３００を介して、シリアルインタフェースに接続する。本発明は、１９８０年代にＰｈｉｌｉｐｓによって開発された周知のＩ２Ｃインタフェースに関して説明するが、Ｄａｌｌａｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒにより普及された３線シリアルインタフェースやＭｏｔｏｒｏｌａによって開発されたＳＰＩなどの他のシリアルインタフェースを使用することもできる。

Ｉ２Ｃインタフェースは、イネーブル線３１０、双方向シリアルデータ線３２０、およびシリアルクロック線３３０を使用する。Ｉ２Ｃは、マスタ／スレーブプロトコルであり、マスタがすべての通信を開始する。Ｉ２Ｃプロトコルを使用するＩＳＩＲＯＭは、スレーブ装置である。Ｉ２Ｃトランザクションにおいて、マスタ装置は、すべてのスレーブ装置にシリアルデータ線をリッスンするように通知する開始条件を発行する。マスタは、ターゲットスレーブ装置のアドレスと読書きフラグを送る。合致するアドレスを有するスレーブ装置が、シリアルデータ線上の肯定応答信号で応答する。ＩＳＩＲＯＭのＩ２Ｃ実施形態において、同じタイプのすべてのＩＳＩＲＯＭ装置が同じアドレスを共用するだろうことが予想される。装置アドレスのある部分は、装置ピンと制御レジスタのいずれかによってプログラム可能でよい。ターゲットスレーブが肯定応答信号で応えた後、マスタとスレーブ間で通信が始まる。送信装置が、データ８ビットを一度に受信装置に送り、受信装置は、通信が完了するまでに１ビット肯定応答で応える。通信が完了したとき、マスタは停止条件を発行する。

Ｍｏｔｏｒｏｌａによって開発されたＳＰＩや、Ｄａｌｌａｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの１３０２と１６２０センサ、Ｘｉｃｏｒ、Ａｔｍｅｌのメモリチップやセンサなどのシリアルメモリチップに共通のシリアルインタフェースなど、他のシリアルインタフェースを使用することもできる。この形式のシリアルインタフェースは、単一双方向データ線を使用するが、装置アドレスではなく個別のチップセレクト線を使用する。

撮像画素アレイ４００は、捕捉コントローラ４１０によって駆動される。捕捉コントローラ４１０は、発振器４２０からのクロック信号に基づいて、撮像画素アレイ４００に供給する行タイミング論理回路４４０の制御信号を生成する。撮像画素アレイ４００の出力は、列増幅器４５０を介してマルチプレクサ４６０に送られ、次にプログラム可能な利得増幅器（ＰＧＡ）４７０とアナログデジタル変換器（ＡＤＣ）４８０に送られる。ＡＤＣ４８０のデジタル出力は、メモリ２００のアドレス発生器４３０によって選択されたアドレスに格納される。

メモリ２００に格納された画像データは、シリアルインタフェースを介してランダムアクセス式で非順次にアクセスされてもよい。画像データは、例えば単一フレームとして取り込まれアクセスされる。画像全体の問い合わせを行うこともでき、あるいは画像の選択的な領域だけを調べることもできる。画像捕捉が進行している間に画像データにアクセスすることもできる。例えば、これにより、特定の画像領域の変化を監視することができる。画像データがバッファされるので、画像データの問合せは、撮像画素アレイによってではなく外部装置によって制御される。

ＣＣＤアレイ、ＣＭＯＳ能動ピクセル（ＡＰＳ）アーキテクチャなどの多くの様々な画素アレイアーキテクチャを使用することができる。ＣＣＤの動作は、例えば、Ｔｈｅｕｗｉｓｓｅｎによる「Ｓｏｌｉｄ−Ｓｔａｔｅ Ｉｍａｇｉｎｇ ｗｉｔｈ Ｃｈａｒｇｅｄ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ」（ｐｐ．１０９−１２８ Ｓｐｒｉｎｇｅｒ， １９９５）に記載されている。３トランジスタ（３Ｔ）ＡＰＳ手法などのＡＰＳアーキテクチャは、ＣＣＤセンサのいくつかの欠点を克服している。Ｐｒｏｃ． ＩＥＥＥ ｌｎｔｌ． Ｓｙｍｐ． Ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ２００１ （ＩＳＣＡＳ ２００１）， Ｖｏｌ ３， ｐｐ．ＩＩＩ−５０５〜ＩＩＩ−５０８に記載されたＣｕｌｕｒｃｉｅｌｌｏによるアドレスイベント撮像アーキテクチャを使用することもできる。この非同期アーキテクチャでは、画素の電圧がしきい値を超えたときに１組の画素座標が出力される。そのような座標を使用して、バッファメモリ２００内のその画素位置のカウンタを増分することができる。

ＩＳＩＲＯＭ撮像プロセスの制御は、メモリマップされた制御および状態レジスタによって行われる。ＲＡＭ２００の一部は、１つまたは複数の画像バッファ２１０、画像パラメータ記憶装置２２０、および制御レジスタ２３０用に設定される。好ましい実施形態において、捕捉、制御および画像パラメータと共に画像データを読み出すためにＩ２Ｃ読み出しコマンドが使用される。Ｉ２Ｃ書き込コマンドは、捕捉パラメータをプログラムし、画像捕捉を開始するために使用される。制御レジスタを使用して、画像幅、画像高さ、露出期間などの捕捉パラメータを指定することができる。捕捉レジスタ内のビットを設定することによって画像捕捉を開始することができ、状態レジスタビットを読み出すことによって画像捕捉の状態を決定することができる。連続した単一フレームの画像捕捉に対応することができる。画像データは、読み出し専用であり、新しいフレームが捕捉されるたびに更新される。

ＣＣＤイメージセンサとＣＭＯＳイメージセンサは、一般に、アクティブ時２０から１００ミリワットを超える電力を消費する。ビデオデータストリームを生成する撮像装置は、標準ビデオレートでの動作に正確で安定したクロックを必要とし、フリッカなどの照明アーティファクトの視感度を低くする。そのようなシステムは、一般に、水晶クロックを使用して必要な精度と安定性を提供する。水晶クロックは、約数百ミリ秒でゆっくりと遷移し、したがって素早く停止し起動することができない。これと対照的に、本発明では画像データをＲＡＭ２００に格納するので、発振器４２０は、それほど正確でも安定でもなくてよい。好ましい実施形態において、発振器４２０にＲＣ発振器（ＲＣクロック）などの高速起動発振器が使用される。発振器４２０のタイミング構成要素は、完全にオンチップで搭載してもよく、オフチップでもよい。シリアルインタフェース３００を介して発振器４２０の制御を可能にすることによって、画像集録プロセスおよび発振器４２０を停止し始動することができ、電力を節約することができる。画像データがＲＡＭ２００に格納されるので、画像データは、撮像回路が待機状態即ち低電力モードのときでも使用可能である。制御および状態レジスタ２３０は、必要に応じて、撮像画素アレイ４００による低解像度撮像を可能にし、必要な画素変換の数を減少させることができる。高解像度画像取得とそれと関連した高い消費電力は、必要なときだけ使用することができる。

必要に応じて、補助処理論理回路５００がオンチップで提供されてもよい。そのような補助処理論理回路は、画像サイズの拡大縮小、画像輝度の調整、エッジ検出、特徴抽出、画像圧縮、動き検出、動き推定、自動露出、自動白バランス、および／または様々な露出期間を有する画像を１つの画像に結合しておこなうダイナミックレンジ拡張のような機能を有することができる。この補助処理論理回路は、固定論理回路、ＦＰＧＡなどのゲートアレイ、マイクロプロセッサのようなものでよい。マイクロプロセッサの実施態様において、補助処理に必要なプログラムシーケンスを含む記憶は、読み出し専用メモリ（ＲＯＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュなどの電気書き換え可能なメモリに格納されてもよい。またＲＡＭ２００によってプログラムシーケンスを提供してもよい。

本発明の以上の詳しい説明は、例示のために提供され、網羅的でもなく本発明を開示した厳密な実施形態に限定するものでもない。したがって、本発明の範囲は、添付の特許請求の範囲によって定義される。

撮像シリアルインタフェースＲＯＭ（ＩＳＩＲＯＭ）のブロック図である。

符号の説明

２００ メモリ
２１０ 画像バッファ
２２０ 画像パラメータ記憶装置(レジスタ）
２３０ 制御および状態レジスタ
３００ シリアルインタフェース
３１０ イネーブル線
３２０ シリアルデータ
３３０ シリアルクロック線
４００ 撮像画素アレイ
４１０ 捕捉コントローラ
４２０ 発振器
４３０ アドレス発生器
４４０ 行タイミング論理回路
４５０ 列増幅器
４６０ マルチプレクサ
５００ 補助処理論理回路

Claims (11)

1. 撮像画素アレイと、
   アドレス可能なバッファメモリと、
   前記撮像画素アレイからの画像データを取り込み、該画像データを前記バッファメモリに格納する画像捕捉コントローラと、
   外部論理回路と通信するシリアルインタフェースを提供するシリアルインタフェースコントローラであって、前記画像捕捉コントローラを制御し、前記シリアルインタフェースを介して前記バッファメモリとの間で情報を移動させるシリアルインタフェースコントローラとを具備することを特徴とする撮像シリアルインタフェースＲＯＭ集積回路。
2. 前記画像捕捉コントローラのタイミングが、ＲＣクロックによって確立されることを特徴とする請求項１に記載の撮像シリアルインタフェースＲＯＭ集積回路。
3. ＲＣクロックのタイミング構成要素を搭載することを特徴とする請求項２に記載の撮像シリアルインタフェースＲＯＭ集積回路。
4. 前記バッファメモリのアドレス空間が、少なくとも１つの画像バッファと、メモリマップされた制御レジスタおよびパラメータレジスタとに分割されることを特徴とする請求項１に記載の撮像シリアルインタフェースＲＯＭ集積回路。
5. 前記制御レジスタおよび前記パラメータレジスタが、撮像プロセスの制御を可能にすることを特徴とする請求項４に記載の撮像シリアルインタフェースＲＯＭ集積回路。
6. 前記制御レジスタが、画像捕捉の起動しと停止を可能にすることを特徴とする請求項５に記載の撮像シリアルインタフェースＲＯＭ集積回路。
7. 前記バッファメモリが、画像捕捉が停止されている間に以前に格納された画像データへのランダムアクセスを可能にすることを特徴とする請求項６に記載の撮像シリアルインタフェースＲＯＭ集積回路。
8. 前記バッファメモリが、画像捕捉中に画像データへのランダムアクセスを可能とすることを特徴とする請求項６に記載の撮像シリアルインタフェースＲＯＭ集積回路。
9. 前記制御レジスタが、単一フレーム画像捕捉を可能にすることを特徴とする請求項５に記載の撮像シリアルインタフェースＲＯＭ集積回路。
10. 前記バッファメモリからの格納された画像データを処理する補助処理論理回路をさらに具備することを特徴とする請求項１に記載の撮像シリアルインタフェースＲＯＭ集積回路。
11. 実行される補助処理のタイプが、前記バッファメモリに格納されたデータによって決定されることを特徴とする請求項１０に記載の撮像シリアルインタフェースＲＯＭ集積回路。

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