JP2007019861A - アナログスイッチ回路および定電流生成回路 - Google Patents

Abstract

【課題】温度変化に伴うアナログスイッチ回路のオン抵抗値の変動を抑制する。
【解決手段】アナログスイッチ回路は、スイッチ部（１１）と、第１の制御回路（１２）と、第２の制御回路（１３）とを備えている。スイッチ部（１１）は、直列に接続された第１および第２のＰ型トランジスタ（１１１）、（１１２）ならびに直列に接続された第１および第２のＮ型トランジスタ（１１３）、（１１４）が、並列に接続され、接続された両端にそれぞれ第１の第２の端子（１１５、１１６）を有する。第１の制御回路（１２）は、温度の増加に伴って出力電圧が減少し、当該出力電圧を第２のＰ型トランジスタ（１１２）のゲートに供給する。第２の制御回路（１３）は、温度の増加に伴って出力電圧が増加し、当該出力電圧を第２のＮ型トランジスタ（１１４）のゲートに供給する。
【選択図】図１

Description

本発明は、アナログスイッチ回路に関し、特にＣＭＯＳ（Complementary Metal Oxide Semiconductor)を用いたアナログスイッチ回路に関する。

図４は、基本的なアナログスイッチ回路の構成図を示す。基本的なアナログスイッチ回路は、Ｐ型トランジスタ１００と、Ｎ型トランジスタと１０１、入力端子１０２と、出力端子１０３とを備えている。Ｐ型トランジスタ１００およびＮ型トランジスタ１０１のバックゲートは、電源電圧およびグランド電圧（接地）にそれぞれ設定されている。また、Ｐ型トランジスタ１００およびＮ型トランジスタ１０１のゲートには、それぞれグランド電圧および電源電圧もしくは、それぞれ電源電圧およびグランド電圧が与えられる。

Ｐ型トランジスタ１００およびＮ型トランジスタ１０１のゲートに、それぞれグランド電圧および電源電圧が与えられた場合、Ｐ型トランジスタ１００およびＮ型トランジスタ１０１のゲート・ソース電圧の絶対値が、それぞれの閾値電圧の絶対値よりも大きくなることで、それぞれのソース・ドレイン間が導通状態となる。このため、入力端子１０２から出力端子１０３へ信号が伝達される。一方、Ｐ型トランジスタ１００およびＮ型トランジスタ１０１のゲートに、それぞれ電源電圧およびグランド電圧が与えられた場合、Ｐ型トランジスタ１００およびＮ型トランジスタ１０１のゲート・ソース電圧の絶対値は、それぞれの閾値電圧の絶対値よりも大きくなることはないため、ソース・ドレイン間は非導通状態となる。このため、アナログスイッチ回路は非導通状態となる。

しかし、上述したアナログスイッチ回路において電源電圧とグランド電圧との差が小さい場合、基板効果による閾値電圧増加のため、アナログスイッチ回路全体のオン抵抗値が比較的大きくなり、最悪非導通状態にもなりうる。

図５は、従来のアナログスイッチ回路の構成図を示す。従来技術では、閾値電圧がほぼ等しいＮ型トランジスタ１０１１および１０１２を設け、それぞれバックゲートとソースとを接続する。これにより閾値電圧増加が抑えられるため、電源電圧とグランド電圧との差が小さくても、オン抵抗値が比較的大きくなることはない（たとえば、特許文献１参照）。
特開平０７−４６１０８号公報（第３頁、第１図）

Ｐ型およびＮ型トランジスタのオン抵抗は、以下の式で与えられる。

上記で示した移動度は温度特性を持っている。このため、アナログスイッチ回路のオン抵抗値の温度変化によっても変化する。図６は、基本的なアナログスイッチ回路におけるオン抵抗の温度特性図を示す。横軸および縦軸は、それぞれ入力端子１０２の電圧Ｖ_inおよびオン抵抗値Ｒ_onを表す。また、破線はＰ型トランジスタ１００およびＮ型トランジスタ１０１のオン抵抗値Ｒ_onP、Ｒ_onNのグラフを表し、実線がこれらの合成抵抗値のグラフを表す。一般的に、温度の増加に伴ってトランジスタの駆動能力は下がるため、図６が示すように、合成抵抗値は温度の増加に伴って増加する。

しかしながら、従来のアナログスイッチ回路は、温度変化に伴うオン抵抗値の変動を考慮していない。

上記問題に鑑み、本発明は、温度変化に伴うアナログスイッチ回路全体のオン抵抗値の変動を抑制することを課題とする。

上記課題を解決するために本発明が講じた手段は、アナログスイッチ回路であって、直列に接続された第１および第２のＰ型トランジスタならびに直列に接続された第１および第２のＮ型トランジスタが、並列に接続され、接続された両端にそれぞれ第１および第２の端子を有するスイッチ部と、温度の増加に伴って出力電圧が減少し、この出力電圧を第２のＰ型トランジスタのゲートに供給する第１の制御回路と、温度の増加に伴って出力電圧が増加し、この出力電圧を第２のＮ型トランジスタのゲートに供給する第２の制御回路とを備え、第１のＰ型トランジスタは、ゲートに第１の電圧が供給され、第１のＮ型トランジスタは、ゲートに第２の電圧が供給されるものとする。

本発明によると、温度の増加に伴って、第１のＰ型トランジスタおよび第１のＮ型トランジスタのオン抵抗値は増加し、第２のＰ型トランジスタおよび第２のＮ型トランジスタのオン抵抗値は減少する。これにより、温度変化に伴う抵抗値の増加分または減少分は互いに打ち消し合うため、温度変化に伴う、アナログスイッチ回路全体のオン抵抗値の変動は抑制される。

具体的には、第１の制御回路は、ソースに基準電圧が供給され、ゲートとドレインとが接続されたＰ型トランジスタと、一端がこのＰ型トランジスタのドレインと接続され、他端が接地された抵抗素子とを有し、このＰ型トランジスタおよび抵抗素子の接続点の電圧を出力電圧とする。

この発明によると、温度の増加に伴って、上記の電圧は減少する。これにより、温度変化に応じて、Ｐ型トランジスタおよび抵抗素子間の電圧の大きさが変更される。

また、具体的には、第２の制御回路は、ソースが接地され、ゲートとドレインとが接続されたＮ型トランジスタと、一端がこのＮ型トランジスタのドレインと接続され、他端に基準電圧が供給される抵抗素子とを有し、このＮ型トランジスタおよび抵抗素子の接続点の電圧を出力電圧とする。

この発明によると、温度の増加に伴って、上記の電圧は増加する。これにより、温度変化に応じて、Ｎ型トランジスタおよび抵抗素子間の電圧の大きさが変更される。

また、具体的には、容量素子と、基準電圧が供給される第３の端子と、第４の端子と、導通状態制御部とを備え、導通状態制御部は、上記の容量素子の電圧が上記の基準電圧に達するまで、上記の第３の端子、第４の端子および容量素子間を導通状態にする一方、上記の容量素子の電圧が上記の基準電圧に達したとき、上記の第４の端子および容量素子間のみを導通状態とするものであり、上記の第４の端子は、第１の制御回路が有するＰ型トランジスタのソースおよび第２の制御回路が有する抵抗素子の他端のうち、少なくとも一つに接続されるものとする。

この発明によると、電圧変動が抑制された上記の基準電圧が第４の端子に与えられる。

また、本発明が講じた手段は、定電流生成回路であって、請求項１に記載のアナログスイッチ回路と、反転入力端子に基準電圧が供給される演算増幅器と、ゲートおよびドレインがそれぞれ上記の演算増幅器の出力端子および非反転入力端子と接続された第３のＮ型トランジスタと、第３の電圧がソースに供給され、ドレインが第３のＮ型トランジスタのソースと接続され、このドレインとゲートとが接続された第３のＰ型トランジスタと、第４の電圧がソースに供給され、ゲートに第３のＰ型トランジスタのゲートが接続された第４のＰ型トランジスタとを備え、上記のアナログスイッチ回路の第１および第２の端子のうち、一端は前記演算増幅器の非反転入力端子と接続され、他端は接地されているものとする。

この発明によると、上記のアナログスイッチ回路における第１および第２の端子の電圧がほぼ一定に保たれるため、アナログスイッチ回路によって温度変化に伴う変動が比較的小さい基準電流が生成される。これにより、カレントミラーによる効果によって定電流が出力される。

本発明によると、温度変化に伴うオン抵抗値の増加分または減少分は互いに打ち消し合うため、温度変化に伴うアナログスイッチ回路全体のオン抵抗値の変動は抑制される。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るアナログスイッチ回路の構成図を示す。本実施形態に係るアナログスイッチ回路は、スイッチ部１１と、制御回路１２、１３と、基準電圧制御部１４とを備えている。

スイッチ部１１は、供給される電圧によって、導通状態または非導通状態を実現する。

制御回路１２および１３は、温度変化に応じて出力電圧を変化させ、これらをスイッチ部１１に供給する。

以下、スイッチ部１１、制御回路１２、１３および基準電圧制御部１４の順に構成を説明する。

スイッチ部１１は、Ｐ型トランジスタ１１１、１１２と、Ｎ型トランジスタ１１３、１１４と、入力端子１１５と、出力端子１１６とを備えている。Ｐ型トランジスタ１１１のゲートにはグランド電圧および電源電圧のいずれか一方、Ｎ型トランジスタ１１３のゲートにはもう一方の電圧がそれぞれ与えられる。また、Ｐ型トランジスタ１１１およびＰ型トランジスタ１１２のバックゲート電圧はお互い等しくなるように構成されている。Ｎ型トランジスタ１１３およびＮ型トランジスタ１１４についても同様に構成されている。

従来と同様にＰ型トランジスタ１１１およびＮ型トランジスタ１１３のゲートに、それぞれグランド電圧および電源電圧が与えられたとき、入力端子１１５から出力端子１１６へ信号が伝達される。

制御回路１２は、Ｐ型トランジスタ１２１と、抵抗素子１２２とを備えている。Ｐ型トランジスタ１２１のソースには、基準電圧Ｖ_ref１００が供給され、ゲートおよびドレインは接続されている。抵抗素子１２２の一端はＰ型トランジスタ１２１のドレインと接続され、他端は接地される。そして、Ｐ型トランジスタ１２１および抵抗素子１２２の接続点の電圧が、Ｐ型トランジスタ１１２のゲートに供給される。

制御回路１３は、Ｎ型トランジスタ１３１と、抵抗素子１３２とを備えている。Ｎ型トランジスタ１３１のソースは接地され、ゲートおよびドレインは接続されている。また、抵抗素子１３２の一端には基準電圧Ｖ_ref１００が供給され、他端はＮ型トランジスタ１３１のドレインと接続されている。そして、Ｎ型トランジスタ１３１および抵抗素子１３２の接続点の電圧が、Ｎ型トランジスタ１１４のゲートに供給される。

基準電圧制御部１４は、容量素子１４１と、スイッチ１４２と、入力端子１４４と、出力端子１４５とを備えている。容量素子１４１の一端は接地され、他端はスイッチ１４２の一端および出力端子１４５に接続されている。スイッチ１４２の他端は、入力端子１４４と接続されている。容量素子１４１の電圧が入力端子１４４に与えられる基準電圧Ｖ_ref２００に達するまで、基準電圧制御部１４は、スイッチ１４２を導通状態に設定する。一方、容量素子１４１の電圧が基準電圧Ｖ_ref２００に達したとき、スイッチ１４２を非導通状態および導通状態に設定する。

これにより、基準電圧制御部１４は、基準電圧Ｖ_ref２００のノイズを取り除き、ノイズが取り除かれた基準電圧Ｖ_ref１００を制御回路１２および１３に供給することができる。

以下、温度変化によるアナログスイッチ回路のオン抵抗値について詳細に説明する。

初めに、スイッチ部１１におけるＰ型トランジスタ１１２およびＮ型トランジスタ１１４について考慮する。温度が増加すると、制御回路１２におけるＰ型トランジスタ１２１の駆動能力が下がる。これに伴って、Ｐ型トランジスタ１２１のソース・ドレイン間電流が減少するため、抵抗素子１２２にかかる電圧が減少する。これにより、Ｐ型トランジスタ１１２のゲート電圧も減少する。この結果、Ｐ型トランジスタ１１２のゲート・ソース間電圧Ｖ_gsは増加するため、数１よりＰ型トランジスタ１１２のオン抵抗値は減少する。

また、温度が増加すると、制御回路１３におけるＮ型トランジスタ１３１の駆動能力が下がる。これに伴って、Ｎ型トランジスタ１３１のソース・ドレイン間電流が減少するため、抵抗素子１３２にかかる電圧が減少する。これにより、Ｎ型トランジスタ１１４のゲート電圧は増加する。この結果、Ｎ型トランジスタ１１４のゲート・ソース間電圧Ｖ_gsは増加するため、数１よりＮ型トランジスタ１１４のオン抵抗値は減少する。つまり、Ｐ型トランジスタ１１２およびＮ型トランジスタ１１４のオン抵抗値は、温度増加に応じて減少する方向に働く。

一方、Ｐ型トランジスタ１１１およびＮ型トランジスタ１１３は、温度が増加すると駆動能力が下がるため、オン抵抗値は増加する。つまり、Ｐ型トランジスタ１１１およびＮ型トランジスタ１１３のオン抵抗値は、温度増加に応じて増加する方向に働く。

上記の作用があるＰ型トランジスタ１１１および１１２ならびにＮ型トランジスタ１１３および１１４をそれぞれ直列に接続することで、温度変化に伴うオン抵抗値の増加分および減少分を互いに打ち消し合うことができる。図２は、本実施形態に係るアナログスイッチ回路におけるオン抵抗の温度特性図を示す。横軸および縦軸はそれぞれ入力端子１１５の電圧Ｖ_inおよびオン抵抗値Ｒ_onを表す。破線はＰ型トランジスタ１１１および１１２の合成抵抗値Ｒ_onPのグラフ、ならびにＮ型トランジスタ１１３および１１４の合成抵抗値Ｒ_onNのグラフを表し、実線はアナログスイッチ回路のオン抵抗値を表す。

以上、本発明によると、温度変化に伴うオン抵抗値の増加分または減少分は互いに打ち消し合うため、温度変化に伴うアナログスイッチ回路全体のオン抵抗値の変動は抑制される。また、基準電圧制御部１４を設けることで、制御回路１２および１３によって、基準電圧変動の影響を受けない出力電圧がスイッチ部１１に供給される。また、Ｐ型トランジスタ１１１およびＮ型トランジスタ１１３のゲート電圧を制御することで、温度変化による影響が抑制された任意のオン抵抗値が得られる。

なお、基準電圧制御部１４を省略し、直接基準電圧Ｖ_ref２００を制御回路１２および１３に供給してもよい。また、各制御回路に基準電圧制御部１４を設けてもよい。

（第２の実施形態）
図３は、本発明の第２の実施形態に係る定電流生成回路の構成を示す。本実施形態に係る定電流生成回路は、アナログスイッチ回路２１と、演算増幅器２２と、Ｎ型トランジスタ２３と、Ｐ型トランジスタ２４と、Ｐ型トランジスタ２５とを備えている。

アナログスイッチ回路２１は、第１の実施形態に係るアナログスイッチ回路である。また、アナログスイッチ回路２１の出力端子は、接地されている。

演算増幅器２２は、反転入力端子２２１に基準電圧Ｖ_ref３００が供給されることで、いわゆるイマジナリ・ショートにより非反転入力端子２２２が上記の基準電圧Ｖ_ref３００となる。また、非反転入力端子２２２は、アナログスイッチ回路２１の入力端子に接続されている。

Ｎ型トランジスタ２３のゲートおよびドレインは、それぞれ演算増幅器２２の出力端子およびアナログスイッチ回路２１の入力端子と接続されている。

Ｐ型トランジスタ２４のソースおよびドレインは、それぞれ電源３００およびＮ型トランジスタ２３のドレインと接続されている。

Ｐ型トランジスタ２５のソースおよびゲートは、それぞれ電源４００およびＰ型トランジスタ２４のゲートと接続されている。また、Ｐ型トランジスタ２５のドレインは、定電流生成回路の出力端子となる。

アナログスイッチ回路２１の入力端子および出力端子の電圧はそれぞれほぼ一定に保たれているため、これらの間に基準電流が流れる。また、アナログスイッチ回路２１のオン抵抗値は、上述のように温度変化に伴う変動が抑制されているため、この基準電流は温度変化に伴う変動が抑制されたものとなる。基準電流は、電源４００から供給され、Ｐ型トランジスタ２４およびＮ型トランジスタ２３を経由してアナログスイッチ回路２１に入力される。また、Ｐ型トランジスタ２４のゲートおよびドレインは接続されているため、ゲート電圧はソース・ドレイン間電流が基準電流となるように制御されている。また、Ｐ型トランジスタ２４および２５はカレントミラーを構成する。

上述した構成によって、Ｐ型トランジスタ２５のドレインから基準電流に基づく定電流が出力される。

従来は、アナログスイッチ回路２１はポリシリコン抵抗素子で構成している。しかし、ポリシリコン抵抗素子の製造上のばらつきを抑えることは困難であり、大きな面積が必要となる。これに比べ、上記のアナログスイッチ回路２１は、ポリシリコン抵抗素子で構成するよりも小さい面積で実現できる。

以上、本実施形態によると、第１の実施形態に係るアナログスイッチ回路２１を用いることで、温度変化に伴う変動が抑制された定電流が生成される。

本発明に係るアナログスイッチ回路は、温度変化に伴う変動が抑制されたオン抵抗を有するため、上記の定電流生成回路、温度によるオン抵抗依存性が比較的小さい半導体集積回路や抵抗素子、ＡＤコンバータのサンプルホールド回路用のスイッチ、または電源回路の電流切り替え用のスイッチなどとして有用である。

本発明の第１の実施形態に係るアナログスイッチ回路の構成図である。 本発明の第１の実施形態に係るアナログスイッチ回路におけるオン抵抗の温度特性を示した図である。 本発明の第２の実施形態に係る定電流生成回路の構成図である。 基本的なアナログスイッチ回路の構成図である。 従来のアナログスイッチ回路の構成図である。 基本的なアナログスイッチ回路におけるオン抵抗の温度特性を示した図である。

符号の説明

１１ スイッチ部
１１１ Ｐ型トランジスタ（第１のＰ型トランジスタ）
１１２ Ｐ型トランジスタ（第２のＰ型トランジスタ）
１１３ Ｎ型トランジスタ（第１のＮ型トランジスタ）
１１４ Ｎ型トランジスタ（第２のＮ型トランジスタ）
１１５ 入力端子
１１６ 出力端子
１２ 制御回路（第１の制御回路）
１２１ Ｐ型トランジスタ
１２２ 抵抗素子
１３ 制御回路（第２の制御回路）
１３１ Ｎ型トランジスタ
１３２ 抵抗素子
１４ 基準電圧制御部
１４１ 容量素子
１４２ スイッチ
１４４ 入力端子
１４５ 出力端子
２１ アナログスイッチ回路
２２ 演算増幅器
２２１ 反転入力端子
２２２ 非反転入力端子
２３ Ｎ型トランジスタ（第３のＮ型トランジスタ）
２４ Ｐ型トランジスタ（第３のＰ型トランジスタ）
２５ Ｐ型トランジスタ（第４のＰ型トランジスタ）

Claims (5)

1. 直列に接続された第１および第２のＰ型トランジスタならびに直列に接続された第１および第２のＮ型トランジスタが、並列に接続され、当該接続された両端にそれぞれ第１および第２の端子を有するスイッチ部と、
   温度の増加に伴って出力電圧が減少し、当該出力電圧を前記第２のＰ型トランジスタのゲートに供給する第１の制御回路と、
   温度の増加に伴って出力電圧が増加し、当該出力電圧を前記第２のＮ型トランジスタのゲートに供給する第２の制御回路とを備え、
   前記第１のＰ型トランジスタはゲートに第１の電圧が供給され、前記第１のＮ型トランジスタはゲートに第２の電圧が供給される
   ことを特徴とするアナログスイッチ回路。
2. 請求項１に記載のアナログスイッチ回路において、
   前記第１の制御回路は、
   ソースに基準電圧が供給され、ゲートとドレインとが接続されたＰ型トランジスタと、
   一端が当該Ｐ型トランジスタのドレインと接続され、他端が接地された抵抗素子とを有し、
   当該Ｐ型トランジスタおよび抵抗素子の接続点の電圧を出力電圧とする
   ことを特徴とするアナログスイッチ回路。
3. 請求項１に記載のアナログスイッチ回路において、
   前記第２の制御回路は、
   ソースが接地され、ゲートとドレインとが接続されたＮ型トランジスタと、
   一端が当該Ｎ型トランジスタのドレインと接続され、他端に基準電圧が供給される抵抗素子とを有し、
   当該Ｎ型トランジスタおよび抵抗素子の接続点の電圧を出力電圧とする
   ことを特徴とするアナログスイッチ回路。
4. 請求項１に記載のアナログスイッチ回路において、
   容量素子と、
   基準電圧が与えられる第３の端子と、
   第４の端子と、
   導通状態制御部とを備え、
   前記導通状態制御部は、
   前記容量素子の電圧が前記基準電圧に達するまで、前記第３の端子、第４の端子および容量素子間を導通状態にする一方、前記容量素子の電圧が前記基準電圧に達したとき、前記第４の端子および容量素子間のみを導通状態にするものであり、
   前記第４の端子は、前記第１の制御回路が有する前記Ｐ型トランジスタのソースおよび前記第２の制御回路が有する前記抵抗素子の他端のうち、少なくとも一つに接続される
   ことを特徴とするアナログスイッチ回路。
5. 定電流生成回路であって、
   請求項１に記載のアナログスイッチ回路と、
   反転入力端子に基準電圧が供給された演算増幅器と、
   ゲートおよびドレインがそれぞれ前記演算増幅器の出力端子および非反転入力端子と接続された第３のＮ型トランジスタと、
   第３の電圧がソースに供給され、ドレインが前記第３のＮ型トランジスタのソースと接続され、当該ドレインとゲートとが接続された第３のＰ型トランジスタと、
   第４の電圧がソースに供給され、ゲートに前記第３のＰ型トランジスタのゲートが接続された第４のＰ型トランジスタとを備え、
   前記アナログスイッチ回路の第１および第２の端子のうち、一端は前記演算増幅器の非反転入力端子と接続され、他端は接地されている
   ことを特徴とする定電流生成回路。

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