JP2007019664A - 固体撮像装置 - Google Patents

Abstract

【課題】固体撮像装置における電荷の垂直転送のための構造を単純化する。
【解決手段】固体撮像装置１００は、複数の光電変換部２が行及び列を構成するように配列された画素アレイ領域１と、画素アレイ領域１の１つの列に対して１つずつ配置された垂直ＣＣＤ３０と、画素アレイ領域１の１つの行に対して１つずつ配置された転送電極３−１〜３−４と、光電変換部２の電荷が垂直ＣＣＤ３０に転送され、その後に、垂直ＣＣＤ３０において電荷が垂直転送されるように、転送電極３−１〜３−４を駆動する垂直駆動回路４とを備える。垂直駆動回路４は、光電変換部２の電荷が垂直ＣＣＤ３０に転送された後に、転送電極３−１〜３−４に対して、垂直転送方向の最も下流側の転送電極３−１から順に、垂直転送用のパルスを印加する。
【選択図】図１

Description

本発明は固体撮像装置に関する。

従来、固体撮像装置としては、そのＳＮ比の良さからＣＣＤが多く使われている。しかし、一方では、使い方の簡便さや消費電力の小ささを長所とするいわゆる増幅型固体撮像装置の開発も行われてきた。増幅型固体撮像装置とは、光電変換部に蓄積された信号電荷を画素部に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのものであり、増幅用トランジスタとしてＳＩＴを使ったＳＩＴ型イメージセンサ（非特許文献１）、制御電極が空乏化するＪＦＥＴを使ったＣＭＤ（非特許文献２）、ＭＯＳトランジスタを使ったＣＭＯＳセンサ（非特許文献３）などがある。

特に、ＣＭＯＳセンサは、ＣＭＯＳプロセスとのマッチングが良く、周辺ＣＭＯＳ回路をオンチップ化できることから、開発に力が注がれている。しかし、これらの増幅型固体撮像装置に共通する欠点は、各画素に備わる増幅用トランジスタの出力オフセットが各画素毎に異なるために、イメージセンサの信号としては固定パターンノイズ（ＦＰＮ）がのるということである。このＦＰＮを除くため、様々な信号読出回路が工夫されている。

ＣＭＯＳセンサに限らず、増幅型固体撮像装置の本質的欠点の１つは、動作タイミングに関するものである。この型のイメージセンサの画素信号読出動作は１行ずつ行われ、この１行読み出し後に水平転送動作が続く。このため、画素の信号蓄積動作タイミングは、１行ごとにずれてゆく。なぜなら、１フィールドにおける画素の信号蓄積動作は、画素信号読出で終了するからである。したがって、第１行と最終行とのタイミングずれは、ほとんど１フィールド時間となる。一方、ＣＣＤでは、全ての画素信号が一斉に垂直ＣＣＤに転送されるが、ＣＣＤ画素の蓄積動作はこの一斉転送で終了し、かつ開始するため、ＣＣＤ画素の蓄積動作は同時である。増幅型イメージセンサのこの動作タイミングずれは、高速動作する被写体を写したときに、像のゆがみとなって現れる。

この蓄積動作の非同時性という欠点の改善に関して、特許文献１及び特許文献２には、ＭＯＳスイッチと容量とで形成されるメモリセルで構成されるアナログフレームメモリを備えたイメージセンサが提案されている。これら提案においては、画素信号がメモリセルに対して、水平転送動作を伴わず短時間で転送され、その後、水平転送を伴ったメモリ信号の読出がほぼ１フィールド期間を使って行われる。これにより、動作タイミングのずれは著しく短縮される。しかるに、上記アナログフレームメモリを構成するメモリの容量を大きく形成することが難しいため、アナログフレームメモリにいったん信号を格納することでノイズがのり、センサ信号のＳＮ比を著しく低下させるという重大な欠点を伴う。

ＣＭＯＳセンサの更に別の欠点は、画素サイズの縮小がＣＣＤに比べて難しいということである。

ＣＣＤの画素は、フォトダイオード以外に、垂直ＣＣＤとフォトダイオードから垂直ＣＣＤに信号電荷を転送するための転送ゲートを含む。一方、一般的なＣＭＯＳセンサは、フォトダイオードと転送ゲート以外に、フローティングディフージョン（以下ＦＤと記す）、信号増幅用ＭＯＳトランジスタ、ＦＤをリセットするためのＭＯＳトランジスタ、画素の信号読出を選択するためのＭＯＳトランジスタを含む。このようなＣＭＯＳセンサの画素を構成するＭＯＳトランジスタの一部を削減する提案もなされているが、それでも画素縮小化に関してはＣＣＤよりも不利である。

一方、ＣＣＤの欠点の１つは、水平ＣＣＤの読出速度にある。画素数が多くなってくるとより高速の水平走査が要求されるが、水平ＣＣＤの動作が高速化に対応しきれなくなる。ＣＭＯＳセンサでは、水平読出線を複数に分割し、１水平出力線の走査周波数を低減することが容易である。これに対して、ＣＣＤでは、電荷のシリアル転送が基本であるため、垂直ＣＣＤから複数の水平ＣＣＤへ信号電荷を転送することが難しく、水平ＣＣＤの複数化による水平走査周波数の低減は難しい。更に、水平ＣＣＤは、大きな容量を高速で駆動することによって動作するため、ＣＭＯＳセンサに比べて大きな消費電力を要するという問題もある。

また、一般的なＣＣＤのもう１つの欠点は、各画素の信号電荷をそれぞれ独立に保ったまま全画素の信号を１フィールド期間内に読み出す動作（いわゆるプログレシブ動作）方式の実現が、特に縮小化された画素では難しいことである。プログレシブ動作を実現するためには、各画素の信号電荷をそのまま独立に受け入れることのできる垂直ＣＣＤが必要であり、そのためには、垂直ＣＣＤの転送電極の必要数は、１画素あたり３ないし４となる。しかし、縮小化された画素では、このような垂直ＣＣＤを形成することが難しく、１度に垂直ＣＣＤが受け入れる信号数が画素数よりも少なくなるため、画素の間引き動作や信号電荷加算動作を採用せざるを得ない。一般には、垂直ＣＣＤの転送電極数は、１画素あたり２であり、垂直ＣＣＤが一度に受け入れる信号は画素数の半分である。

一方、ＣＭＯＳセンサは、画素の増幅用トランジスタにより増幅した信号電圧を信号出力線から読み出すので、プログレシブ方式が一般的な読出方式である。

以上のようなＣＣＤの欠点とＣＭＯＳセンサの欠点を相補い、両者の長所を生かすという目的で、画素部をインターライン型ＣＣＤ、読出回路部をＭＯＳトランジスタ回路で構成するという固体撮像装置が提案されている。これらの提案のうち、特許文献４は、各垂直ＣＣＤ列ごとに電圧増幅手段をもうけて電圧出力をおこなうことにより、水平ＣＣＤの速度制限の問題をなくすという提案である。また、特許文献３は、１水平走査期間内に垂直ＣＣＤの転送を行うことでインターレース動作時の２行独立読み出しを可能にするものであり、プログレシブ動作ができることと同等である。また、特許文献５や特許文献６は、上記動作のための垂直ＣＣＤの電極を行ごとに独立に制御できるような駆動回路を実現するために、前記駆動回路のウエル構造を他の回路のウエル構造と違えるという提案である。更に、特許文献７は、駆動回路のゲート酸化膜の厚さを他の回路のものと異ならせるという提案である。特許文献８は、固体撮像装置の高集積化、高速化に対応するため、上記一連の提案に対して更なる改善を提案している。

また、特許文献９は、垂直ＣＣＤから出力される信号電荷を電圧に変換するＦＤを各垂直ＣＣＤごとに設け、ＣＭＯＳ読出回路によって信号を出力する提案である。
Ａ．Ｙｕｓａ、Ｊ．Ｎｉｓｈｉｚａｗａ ｅｔ ａｌ．， "ＳＩＴ ｉｍａｇｅ ｓｅｎｓｏｒ： Ｄｅｓｉｇｎ ｃｏｎｓｉｄｅｒａｔｉｏｎ ａｎｄ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，" ＩＥＥＥ ｔｒａｎｓ． Ｖｏｌ． ＥＤ−３３， ｐｐ．７３５−７４２， Ｊｕｎｅ １９８６．）、バイポーラトランジスタを使ったＢＡＳＩＳ （Ｎ．Ｔａｎａｋａ ｅｔ ａｌ．， "Ａ ３１０Ｋ ｐｉｘｅｌ ｂｉｐｏｌａｒ ｉｍａｇｅｒ （ＢＡＳＩＳ），" ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．３５， ｐｐ． ６４６−６５２， ｍａｙ １９９０ 中村ほか"ゲート蓄積型ＭＯＳフォトトランジスタイメージセンサ"，テレビ学会誌，４１，１１，ｐｐ．１０７５−１０８２ Ｎｏｖ．，１９８７ Ｓ．Ｋ．Ｍｅｎｄｉｓ， Ｓ．Ｅ．Ｋｅｍｅｎｙ ａｎｄ Ｅ．Ｒ．Ｆｏｓｓｕｍ， "Ａ １２８ ×１２８ ＣＭＯＳ ａｃｔｉｖｅ ｉｍａｇｅ ｓｅｎｓｏｒ ｆｏｒ ｈｉｇｈｌｙ ｉｎｔｅｇｒａｔｅｄ ｉｍａｇｉｎｇ ｓｙｓｔｅｍｓ，" ｉｎ ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， １９９３， ｐｐ． ５８３−５８６． Ｆｕｒｕｍｉｙａ 他 " Ａ １／３− ｉｎｃｈ １．３Ｍ−Ｐｉｘｅｌ Ｓｉｎｇｌｅ−Ｌａｙｅｒ Ｅｌｅｃｔｒｏｄｅ ＣＣＤ Ｗｉｔｈ ａ Ｈｉｇｈ−Ｆｒａｍｅ−Ｒａｔｅ Ｓｋｉｐ Ｍｏｄｅ" ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ．ｐｐ１９１５−１９２１， Ｖｏｌ．４８， Ｎｏ．９， Ｓｅｐｔｅｍｂｅｒ ２００１ Ａ．Ｊ．Ｐ． Ｔｈｅｕｗｉｓｓｅｎ他 "Ａ ４００Ｋ ｐｉｘｅｌｓ １／２ ｉｎｃｈ ａｃｃｏｒｄｉｏｎ ＣＣＤ−ｉｍａｇｅｒ．" Ｄｉｇｅｓｔ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ＩＳＳＣＣ８８， ｐｐ．４８−４９， Ｓａｎ Ｆｒａｎｃｉｓｃｏ， Ｆｅｂｒｕａｒｙ １７−１９， １９８８ 特開昭５８−１２５９８２号公報 特開平０２−６５３８０号公報 特開昭６１−１８４９７５号公報 特開昭６０−５００３９６号公報 特開昭６１−２３４６７０号公報 特開昭６１−１４５９７４号公報 特開平１−１０３８６１号公報 特開平０９−５１４８５号公報 特開２００２−１３５６５６号公報 特開２００３−５１９８９号公報

しかるに、上記の提案を実際の撮像装置において実現するには、大きな課題がある。それは、一般のＣＭＯＳセンサの製造プロセスが、５Ｖ以下の低電圧電源対応かつ微細化されたＭＯＳトランジスタを形成し、かつ１層のポリシリコン電極用プロセスであるのに対し、一般のＣＣＤの製造プロセスが、２０Ｖ以上の駆動電圧振幅を要するＣＣＤを形成し、かつ２層のポリシリコン電極用プロセスであり、両プロセスが大きく異なっていて共通要素があまりないことに起因する。

すなわち、単純に画素部をＣＣＤで構成し、読出回路及び駆動回路をＣＭＯＳで構成する場合、特許文献５や特許文献６及び特許文献７の記述からもわかるように、２つのプロセスを足し合わせたような冗長な製造プロセスを使うことになり、製造コストの大幅な増加をもたらす。

ＣＣＤ用又はＣＭＯＳ用の一方のプロセスでセンサを実現することを考えても、例えば、ＣＣＤのプロセスはそもそもＮＭＯＳとＰＭＯＳの両トランジスタを形成することを想定していない上に、高電源電圧対応のＭＯＳトランジスタでは、信号の読出に必要な縮小、高速の回路を形成することは難しい。一方、ＣＭＯＳプロセスでＣＣＤ画素を形成する場合には、画素部の垂直ＣＣＤを低電圧駆動の１層のポリシリコン電極で形成することになる。

一般的なインターライン方式インターレース動作対応のＣＣＤでは、周知のように、垂直ＣＣＤのために１画素あたり２本の転送電極が形成され、２画素の４転送電極ごとに１単位の信号電荷が存在できるポテンシャル井戸が形成される。このとき、２層ポリシリコン電極であれば、１画素については、層の異なる２本の電極が重なって配置されているので、平面レイアウト上では転送電極配線の占める面積割合を小さく抑えることができる。

しかし、１層のポリシリコン電極で１画素あたり２本の転送電極を実現しようとすると、平面レイアウト上では２本の電極を分離して配置することになって２本の転送電極配線とそれらの間のスペースとの合計面積が大きいために、フォトダイオード面積が圧迫されて、感度、飽和などの重要なセンサ特性を大きく低下させる。

更に、垂直ＣＣＤにおいては、電極間スペースのために１単位の信号電荷が存在するポテンシャル井戸用面積が圧迫されるため、垂直ＣＣＤの最大受け入れ電荷量が更に大幅に縮小する。また、低電圧駆動という条件によっても、垂直ＣＣＤの最大受け入れ電荷量が低下する。

以上述べたような理由により、ＣＣＤ画素とＣＭＯＳ読出回路、ＣＭＯＳ駆動回路を合わせたセンサ素子は、ＣＣＤとＣＭＯＳの両者の長所を生かすという以上に大きな問題、欠点が生じるために、実際にはこのようなセンサを実現することが難しい。しかも、特許文献３の提案では、プログレシブ動作が可能になるものの、逆に蓄積動作の非同時性というＣＭＯＳセンサの欠点を背負い込んでしまう。

また、特許文献９の提案でも上記製造プロセスの不整合性とＣＣＤのプログレシブ動作困難性の問題を残したままである。

本発明は、上記の課題認識を基礎としてなされたものであり、例えば、固体撮像装置における電荷の垂直転送のための構造を単純化することを目的とする。

本発明の固体撮像装置は、複数の光電変換部が行及び列を構成するように配列された画素アレイ領域を有する固体撮像装置に係り、前記固体撮像装置は、前記画素アレイ領域の１つの列に対して１つずつ配置された複数の垂直ＣＣＤと、前記画素アレイ領域の１つの行に対して１つずつ配置された複数の転送電極と、前記複数の光電変換部の電荷が前記複数の垂直ＣＣＤに転送され、その後に、前記複数の垂直ＣＣＤにおいて電荷が垂直転送されるように、前記複数の転送電極を駆動する垂直駆動回路とを備え、前記垂直駆動回路は、前記画素アレイ領域と同一半導体基板に配され、前記複数の光電変換部の電荷が前記複数の垂直ＣＣＤに転送された後に、前記複数の転送電極に対して、垂直転送方向の最も下流側の転送電極から順に、垂直転送用のパルスを印加することを特徴とする。

本発明によれば、例えば、固体撮像装置における電荷の垂直転送のための構造を単純化するができる。

この実施形態は、本発明の一適用例として、複数の光電変換部が行及び列を構成するように配列された画素アレイ領域を有する固体撮像装置において、画素アレイ領域の１つの行に対して１つの転送電極を配置した構造を提供する。この構造は、ＣＣＤの利点である高ＳＮ比、高ダイナミックレンジ、蓄積タイミングずれのない動作を維持しつつプログレシブ動作に対応したＣＣＤ画素と、高速読出と低消費電力とにおいて利点を有するＣＭＯＳ読出回路とを含みうる。

光電変換部（フォトダイオード）と垂直ＣＣＤとを含む画素アレイ領域内の転送電極の駆動電圧をＣＭＯＳ回路電源電圧（例えば、５Ｖ）と同等とするために、画素アレイ領域における転送電極下の絶縁膜の厚さをＣＭＯＳ回路のゲート絶縁膜の厚さと同一にすることが好ましい。これは、転送電極下の絶縁膜とＣＭＯＳ回路のゲート絶縁膜を同一工程で同時に形成することによって実現され得る。
光電変換部（フォトダイオード）から垂直ＣＣＤへの信号電荷の転送構造については、ＣＭＯＳセンサにおけるフォトダイオードからフローティングディフュージョン（ＦＤ）への信号電荷の転送構造と同様に、画素アレイ領域における転送電極とＣＭＯＳ回路部のゲート電極とを同一層とすることが好ましい。これは、画素アレイ領域における転送電極とＣＭＯＳ回路部のゲート電極とを同一工程で同時に形成することによって実現され得る。

垂直ＣＣＤの転送電極は、１層の導電層（例えば、ポリシリコン層）で形成されることが好ましく、また、１つ転送電極で１単位のポテンシャル井戸が形成されるように、垂直ＣＣＤの転送方向に沿って、１つの転送電極の下にポテンシャルバリアとポテンシャル井戸とが形成されることが好ましい。転送電極の下の絶縁膜をＣＭＯＳ回路のゲート酸化膜と同一層として同一の厚さで形成することにより、垂直ＣＣＤの転送パルスの振幅を小さくすることができる。

垂直ＣＣＤは、ＣＭＯＳ垂直駆動回路によってアコーデオン駆動方式で駆動されうる。ＣＭＯＳ垂直駆動回路は、垂直ＣＣＤの複数の転送電極に対して独立して垂直転送パルスを印加することができるように構成される。ＣＭＯＳ垂直駆動回路は、アコーデオン駆動のために、複数の転送電極に対して、垂直転送方向の最も下流側の転送電極から順に、垂直転送用のパルスを印加する。

垂直駆動回路等の駆動回路を含めて、画素アレイ領域の周辺のＣＭＯＳ回路を構成するＮ型ＭＯＳトランジスタ（ＮＭＯＳ）とＰ型ＭＯＳトランジスタ（ＰＭＯＳ）の各ウエルのうち、電子シャッター動作のために画素のフォトダイオードを一斉にリセットするための高電圧パルスが印加される基板と同一の導電型である方のウエルは、反対導電型の拡散層で周囲が囲われ、電子シャッター動作時に高電圧パルスが印加される基板と電気的に分離される。

以下、添付図面を参照しながら本発明のより具体的な実施形態を説明する。なお、添付図面において、同一の構成要素には同一の符号が付されている。

［第１実施形態］
図１は、本発明の第１実施形態としての固体撮像装置の概略構成を示すブロック図である。固体撮像装置１００は、複数の画素２が行及び列を構成するように配置された画素アレイ領域１を備える。図１では、説明の便宜上、画素アレイ領域１が４×４の画素で構成されている。画素２は、光信号を信号電荷に変換して蓄積するフォトダイオード（光電変換部）を含んで構成される。複数の画素２からなる各列に沿って、垂直ＣＣＤ３０が配置されている。
複数の画素２からなる１つの行に対して１つの転送電極３（３−１、３−２、３−３、３−４）が配置されている。すなわち、転送電極３（３−１、３−２、３−３、３−４）の個数は、画素アレイ領域１における画素２の行数に等しい。

各転送電極３（３−１、３−２、３−３、３−４）は、平面図において櫛形形状を有し、各櫛歯部分（図１において、上下方向に延びた部分（第２部分））は、垂直ＣＣＤ３０において電荷を垂直方向（図１において上から下へ向かう方向）に転送するための転送電極及び画素２に蓄積された信号電荷を垂直ＣＣＤ３０の井戸領域（電荷を受け入れるポテンシャル井戸を形成するための拡散領域）に転送するための転送電極として機能する。
また、各転送電極３（３−１、３−２、３−３、３−４）において、画素２の行に沿って延びた部分（第１部分）は、複数の櫛歯部分を連結する機能を有する。転送電極３は、１層の配線層（例えば、１層のポリシリコン配線層）、好ましくは、ＣＭＯＳ回路のゲート層と同一の層（例えば、ポリシリコンゲート層）によって構成されうる。

各転送電極３（３−１、３−２、３−３、３−４）は、垂直駆動回路（例えば、シフトレジスタ）４によって駆動されて、画素２に蓄積された信号電荷を垂直ＣＣＤ３０の井戸領域に転送する動作、及び、垂直ＣＣＤ３０において電荷を垂直方向（図１において上から下へ向かう方向）に転送する動作を制御する。
各垂直ＣＣＤ３０の最も下流側（電荷が垂直転送される先）には、フローティングディフュージョン（ＦＤ）部５が配置されている。ＦＤ部５は、垂直ＣＣＤ３０によって垂直転送されてきた信号電荷を電圧に変換する。複数のＦＤ部５でそれぞれ生成された電圧信号は、読み出し回路６で増幅されて一時的に保持される。
読出回路６は、ＦＤ部５の個数（画素アレイ領域１の列数）に相当する個数の増幅回路（例えば、ＭＯＳトランジスタアンプ）と、それらから出力される増幅信号を保持するラインメモリ等で構成されうる。
水平駆動回路（例えば、シフトレジスタ）８は、画素アレイ領域１の複数列の信号が順に水平出力線７に転送されるように、読出回路６に対して選択信号（複数の列を順に選択する信号）を提供する。水平出力線７に転送される信号は、アンプ９によって増幅されて、出力端子１０から出力される。

図２は、図１におけるＡ−Ｂの線に沿った画素（フォトダイオード）２、垂直ＣＣＤ３０、ＦＤ部５における信号電荷転送構造を示す断面図である。

図２において、画素（フォトダイオード）２は、信号電荷としての電子を蓄積するためのＮ型拡散層１１と、半導体界面部で発生する暗電流を抑制するための拡散層１１の上部に形成されたＰ型拡散層とで構成されうる。

垂直ＣＣＤ３０は、Ｎ型拡散層（井戸領域）１３、拡散層１４及び転送電極１５を含む。Ｎ型拡散層（井戸領域）１３は、転送電極３（図２では、３−１、３０２）の下方に配置されて、画素２から転送されてくる信号電荷を受け入れるポテンシャル井戸を形成する。拡散層１４は、隣接する転送電極３の間（図２では、３−２と３−１との間）のギャップにおいて、電荷転送路におけるポテンシャルバリアを形成する。拡散層１４は、電荷の垂直転送の方向を決定する。転送電極１５は、垂直ＣＣＤ３０からＦＤ部５に信号電荷を転送する。

なお、図２において、１６はＮ型半導体基板、１７は少なくとも画素アレイ領域１の全域に配置されてＮ型拡散層１１とＮ型基板１６との間にポテンシャルバリアを形成するための不純物濃度の低いＰ型拡散層である。１８は、垂直ＣＣＤ３０の電荷転送路と画素（フォトダイオード）２とを電気的に分離するとともに、画素（フォトダイオード）２の一斉リセット動作においても垂直ＣＣＤ３０の電荷転送路とＮ半導体基板１６とを電気的に分離するためのＰ型拡散層である。

図３は、図１に示す固体撮像装置１００の垂直ＣＣＤ３０の断面構造（図１のＣ−Ｃ'断面）とその電荷転送路のポテンシャル図を示す図である。まず、垂直駆動回路４によって全ての転送電極３（３−１、３−２、３−３、３０４）に対して正電位のパルスが印加され、全ての画素（フォトダイオード）２の信号電荷が垂直ＣＣＤ３０の対応するポテンシャル井戸領域１３に転送された後に、全ての転送電極３の電位が中間レベル（典型的には、グラウンドレベル）に戻る。この態が（Ｐ０）として示されている。

（Ｐ０）の状態において、信号電荷としての電子にとってのポテンシャルが低い井戸領域１３に電子が保持されている。各画素の信号電荷をＳ１、Ｓ２、Ｓ３、Ｓ４で表している。（Ｐ０）の状態の電荷転送路に沿って最もポテンシャルが高い位置はポテンシャルバリア層１４であり、領域１３とポテンシャルバリア層１４との間の拡散層のない領域のポテンシャルは、領域１３のポテンシャルとポテンシャルバリア層１４のポテンシャルとの中間にある。転送電極１５の電位は常に中間レベルにある。この状態から垂直ＣＣＤ３０の転送電極３（３−１、３−２、３−３、３０４）に負のパルスを印加すると、上記ポテンシャルの関係から、信号電荷はＦＤ部５に向かって転送されることがわかる。電荷転送のための転送電極３は、１層の配線層（例えば、１層のポリシリコン配線層）によって構成されうる。また、電荷転送のための転送電極３は、ＣＭＯＳ回路の電源電圧で駆動できる程度の低電圧振幅のパルスによってなされうる。例えば、転送電極３は、垂直駆動回路４、信号読出回路６、及び／又は水平駆動回路８のゲート電極と同一の層（例えば、第１層ポリシリコン層）で同時に形成されうる。また、転送電極３の下の絶縁膜は、垂直駆動回路４、信号読出回路６、及び／又は水平駆動回路８のゲート絶縁膜と同一工程で同時に形成されうる。
１層のポリシリコンで構成される転送電極によるＣＣＤは、例えば、非特許文献４に記載されている。

低電圧駆動については、転送電極３の下のゲート酸化膜を一般のＣＣＤデバイスに比べて薄く形成することによって達成されうる。この場合、１つのポテンシャル井戸が受け入れて転送可能な最大電荷量が一般のＣＣＤに比べて小さくなる。しかしながら、一般のインターレース対応の垂直ＣＣＤの１つのポテンシャル井戸が受け入れなければならない電荷は２つのフォトダイオードが発生する信号電荷の合計であるのに対して、この実施形態の垂直ＣＣＤは、以下で説明するようなアコーデオン転送の採用によって、１つのポテンシャル井戸は、１つのフォトダイオードの信号電荷を受け入れればよい。したがって、アコーデオン転送の採用によって、飽和性能の低下を抑えることができる。

（Ｐ０）に示す初期状態から垂直ＣＣＤ３０によるアコーデオン転送が開始される。アコーデオン転送については、例えば、非特許文献５に記載されている。
アコーデオン転送は、複数の蓄積領域１３を有する垂直ＣＣＤ３０において、最も下流側（電荷が垂直転送される先）の井戸領域１３に蓄積されている信号電荷から順に下流側に転送し、電荷の転送によって空になる井戸領域１３に対し次の画素の信号電荷を転送する動作を繰り返しながら、最終的に複数の蓄積領域１３にそれぞれ蓄積されている複数の信号電荷の全てを垂直ＣＣＤ３０から送り出す方式である。
この実施形態では、画素アレイ領域１中の各画素２の電荷が該当する垂直ＣＣＤ３０に転送された後に、転送電極３−１、３−２、３−３、３−４に対して、垂直転送方向の最も下流側の転送電極から順（すなわち、３−１、３−２、３−３、３−４の順に）に、垂直転送用のパルスを印加することによってアコーデオン駆動が実現される。
（Ｐ０）に示す初期状態から、最初に、第１行の画素（ＦＤ部５、読み出し信号回路６又は水平走査回路８に最も近い行を第１行とする）転送電極３−１に負電位のパルスが印加される。この状態が（Ｐ１）として示されている。この動作により、第１行の画素の信号電荷Ｓ１が第１行のポテンシャル井戸１３からＦＤ部５に転送さる。

次に、垂直転送回路４によって、第１行の転送電極３−１が中間電位に戻された後に第２行の転送電極３−２に負電位のパルスが印加される。この状態が（Ｐ２）として示されている。この動作により、第２行の画素の信号電荷Ｓ２が第２行のポテンシャル井戸１３から第１行のポテンシャル井戸１３に転送さる。

次に、垂直転送回路４によって、第２行の転送電極３−２が中間電位に戻された後に第３行の転送電極３−３に負電位のパルスが印加されて、第３行の画素の信号電荷Ｓ３が第３行のポテンシャル井戸１３から第２行のポテンシャル井戸１３に転送される。この状態が（Ｐ３）として示されている。

次に、垂直転送回路４によって、第３行の転送電極３−３が中間電位に戻された後に第４行の転送電極３０４に負電位のパルスが印加されて、第４行の画素の信号電荷Ｓ４が第４行のポテンシャル井戸１３から第３行のポテンシャル井戸１３に転送される。この状態が（Ｐ４）として示されている。

このようにして、アコーデオン転送では、（Ｐ０）〜（Ｐ４）に示す状態を通して、垂直ＣＣＤ３０によって、各列の画素の信号電荷が１画素分だけ下流側にシフトされる。アコーデオン転送では、このような動作が繰り返して実行されて、最終的に各列の画素の信号電荷が全て垂直ＣＣＤ３０からＦＤ部５に送り出される。このような動作によれば、全ての画素２の信号電荷が各々独立に該当する列のＦＤ部５に転送され、プログレシブ動作が実現される。

アコーデオン動作は一般のＣＣＤのような転送電極の一斉駆動でなく、複数の行を順に選択するため、垂直駆動回路４は、シフトレジスタを基本構成として設計されうる。このような垂直駆動回路４は、ＣＭＯＳ回路によって容易に実現することができ、容易に固体撮像装置１００に内蔵することができる。
以上のような動作によって順次ＦＤ部５に転送されてくる信号電荷は、ＦＤ部５において電圧に変換され、例えば、ＦＤ部５にゲートが接続されたソースフォロワアンプを含む読出回路６に提供される。読出回路６は、ＣＭＯＳ回路で構成されうる。読出回路の構成例は、例えば、特許文献９に開示されている。読出回路６は、例えば、各列ごとに、クランプ容量と、ゲインアンプと、そのゲインアンプのオフセットばらつきを除去するための回路とを備えうる。このようなＣＭＯＳ回路による読出回路は、水平ＣＣＤと比べて、一般に高速性と低消費電力という長所を有する。

なお、プログレシブ駆動においてはＦＤ部５に転送された１行分の画素の信号電荷が、インターレース駆動においてはＦＤ部５に転送された２行分の画素２行分の信号電荷が、１水平ブランキング期間内に読み出し回路６において変換を受け、その後、水平走査期間に１行分又は２行分の映像信号が出力される。この実施形態によれば、各画素の信号電荷が独立に転送されるので、インターレース駆動において、２行分の信号を独立に出力することができる。１水平ブランキング期間内に上記所定の信号電荷がＦＤ部５に転送された後、垂直ＣＣＤ３０において引き続く信号電荷を何行分転送するか、つまり図３において、第１行の信号電荷がＦＤ部５に転送された後、（Ｐ２）、（Ｐ３）、（Ｐ４）・・・のの状態にして第２の水平ブランキング期間に備えるかについては、どのようなアコーデオン駆動モードを採用するかに依存する。

図４は、読出回路６及び垂直駆動回路４（アコーデオン駆動回路）に用いられるＣＭＯＳ回路の断面構造を例示的に示す図である。図４において、１９はＰ型ウエル、２０はＰ型ウエル１９の電位を決定するためのＰ型拡散層、２１はＰ型ウエル１９に形成される、ゲート、ドレイン、ソースより成るＮ型ＭＯＳトランジスタ、２２はＮ型ウエル、２３はＮ型ウエル２２の電位を決定するためのＮ型拡散層、２４はＮ型ウエル２１に形成される、ゲート、ドレイン、ソースより成るＰ型ＭＯＳトランジスタ、２５はＰ型ウエル、２６はＰ型ウエル１９の電位を決定するためのＰ型拡散層である。Ｎ型ウエル２２の周囲はＰ型ウエルで囲まれ、かつ下方には分離用のＰ型拡散層１８とポテンシャルバリア用Ｐ型拡散層１７とが配置され、Ｎ型ウエル２２はＮ型基板１６と電気的に隔てられている。

このような構造によって、電子シャッターのための画素（フォトダイオード）２の一斉リセットにおいてＮ型基板１６に高電圧を印加しても、Ｐ型、Ｎ型の両ＭＯＳトランジスタともに影響を受けることがない状態を保つことができる。

以上説明したような構造を有する本発明の第１実施形態の固体撮像装置は、ＣＭＯＳ製造プロセスを基本とし、画素アレイ領域１をＣＣＤとする構成であるので、ＣＣＤの特徴である高ＳＮ比、高ダイナミックレンジ、蓄積動作の同時性を保つ。また、この実施形態によれば、１画素あたり１つの転送電極（例えば、ポリシリコン転送電極）のみで垂直ＣＣＤが形成されるのでフォトダイオード面積を大きくしてＳ／Ｎ比をより向上させるために有利であり、また、通常のＣＣＤの２層ポリシリコン構成と比較してマイクロレンズの設計も容易となる。また、この実施形態によれば、アコーデオン駆動によってプログレシブ動作が実現され、また、読み出し回路をＣＭＯＳで構成することにより高速水平走査が実現される。

［第２実施形態］
図５は、本発明の第２実施形態としての固体撮像装置の概略構成を示すブロック図である。図５に示す第２実施形態の固体撮像装置２００は、画素アレイ領域１、転送電極３を含む垂直ＣＣＤ、垂直駆動回路４については、第１実施形態の撮像装置１００と同様である。図５に示す固体撮像装置２００において、２７は水平ＣＣＤ、２８は水平ＣＣＤ２７により転送された信号電荷を増幅するためのアンプである。

高速走査が要求されない用途においては、第２実施形態のような水平ＣＣＤによる水平走査を採用してもよい。また、アコーデオン動作用駆動回路に高速性が要求されない場合いは、ＣＭＯＳ製造プロセスを採用する必要はなく、通常ＣＣＤにおけるような高電圧駆動の回路を採用してもよい。また、アコーデオン駆動に必要なシフトレジスタ等の回路が形成できるのであれば、特にＣＭＯＳ回路である必要もない。この場合には、フォトダイオードから垂直ＣＣＤへの転送部の構造として通常のＣＣＤ構造を採用でき、垂直ＣＣＤの駆動電圧も高くできるため、２つのフォトダイオードに対して１つのポテンシャル井戸が割り当てられる通常のＣＣＤに対して、１画素あたり約２倍の飽和電荷量を実現することができる。

本発明の第１実施形態における固体撮像装置の概略構成を示すブロック図である。 図１におけるＡ−Ｂの線に沿った画素（フォトダイオード）、垂直ＣＣＤ、ＦＤ部における信号電荷の転送構造を表す断面図である。 図１に示す固体撮像装置１００の垂直ＣＣＤの断面構造（図１のＣ−Ｃ'断面）とその電荷転送路のポテンシャル図を示す図である。 読み出し回路６及び垂直駆動回路４（アコーデオン駆動回路）に用いられるＣＭＯＳ回路の断面構造を示す図である。 本発明の第２実施形態としての固体撮像装置の概略構成を示すブロック図である。

符号の説明

１：画素アレイ領域、２：画素（フォトダイオード）、３：転送電極、４：垂直駆動回路、５：フローティングディフュージョン（ＦＤ）部、６：読出回路（例えば、ＣＭＯＳ回路）、７：水平出力線、８：水平走査回路（例えば、シフトレジスタ）、９：アンプ、１０：出力端子、１１：信号電荷蓄積層、１２：フォトダイオードの界面不純物層、１３：ポテンシャル井戸用拡散層（井戸領域）、１４：ポテンシャルバリア用拡散層、１５：転送ゲート、１６：半導体基板、１７：ポテンシャルバリア用拡散層、１８：フォトダイオード分離用拡散層、１９：Ｐ型ウエル、２０：ウエルコンタクト用拡散層、２１：Ｎ型ＭＯＳトランジスタ、２２：Ｎ型ウエル、２３：ウエルコンタクト用拡散層、２４：Ｐ型ＭＯＳトランジスタ、２５：Ｐ型ウエル、２６：ウエルコンタクト用拡散層、２７：水平ＣＣＤ、２８：アンプ

Claims (6)

1. 複数の光電変換部が行及び列を構成するように配列された画素アレイ領域を有する固体撮像装置であって、
   前記画素アレイ領域の１つの列に対して１つずつ配置された複数の垂直ＣＣＤと、
   前記画素アレイ領域の１つの行に対して１つずつ配置された複数の転送電極と、
   前記複数の光電変換部の電荷が前記複数の垂直ＣＣＤに転送され、その後に、前記複数の垂直ＣＣＤにおいて電荷が垂直転送されるように、前記複数の転送電極を駆動する垂直駆動回路と、を備え、
   前記垂直駆動回路は、前記画素アレイ領域と同一半導体基板に配され、前記複数の光電変換部の電荷が前記複数の垂直ＣＣＤに転送された後に、前記複数の転送電極に対して、垂直転送方向の最も下流側の転送電極から順に、垂直転送用のパルスを印加する、
   ことを特徴とする固体撮像装置。
2. 前記の各転送電極は、前記画素アレイ領域の行に沿って延びた第１部分と、前記第１部分から前記画素アレイ領域における複数の列にそれぞれ沿って延びた第２部分とを含み、
   前記の各垂直ＣＣＤは、前記第２部分の下には前記光電変換部から提供される電荷を受け入れるポテンシャル井戸を形成する拡散領域を含み、隣接する前記拡散領域間には垂直転送の方向を決定するためのポテンシャルバリアを含む、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記垂直駆動回路は、前記複数の光電変換部を一斉リセットするための電圧が印加される半導体領域と同一導電型の第１ウェルと、前記第１ウェルとは反対の導電型の第２ウェルとを含み、前記第１ウェルが前記第２ウェル及びそれと同一導電型の拡散領域によって囲まれた構造を有することを特徴とする請求項１又は請求項２に記載の固体撮像装置。
4. 前記垂直駆動回路のゲート電極は、前記転送電極と同層であり、前記垂直駆動回路のゲート酸化膜は、前記転送電極の下の絶縁膜と同層である、ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の固体撮像装置。
5. 前記複数の垂直ＣＣＤから転送される電荷をそれぞれ電圧に変換する複数のフローティングディフュージョン部と、
   前記フローティングディフュージョン部から信号を読み出す読出回路と、を更に備え、
   前記読出回路を構成するゲート及びゲート絶縁膜は、前記垂直転送回路を構成するゲート及びゲート絶縁膜とそれぞれ同層である、
   ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の固体撮像装置。
6. 前記垂直駆動回路及び前記読出回路は、ＣＭＯＳ回路で構成されていることを特徴とする請求項５に記載の固体撮像装置。

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