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JP2007013058A - 半導体装置 - Google Patents

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JP2007013058A
JP2007013058A JP2005195255A JP2005195255A JP2007013058A JP 2007013058 A JP2007013058 A JP 2007013058A JP 2005195255 A JP2005195255 A JP 2005195255A JP 2005195255 A JP2005195255 A JP 2005195255A JP 2007013058 A JP2007013058 A JP 2007013058A
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type
semiconductor layer
silicon carbide
conductivity type
Prior art date
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Tsuneo Ogura
常雄 小倉
Ichiro Omura
一郎 大村
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Discrete Semiconductor Technology Corp
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Abstract

【課題】 絶縁耐圧が高く、オン抵抗を低減した炭化珪素半導体装置を提供する。
【解決手段】 第１導電型の炭化珪素からなる第１半導体層と、前記第１半導体層の上に選択的に設けられた第２導電型の炭化珪素からなる第２半導体層と、前記第１半導体層の上において前記第２半導体層と隣接して選択的に設けられた第１導電型の炭化珪素からなる第３半導体層と、前記第２半導体層の上に選択的に設けられた第１導電型の炭化珪素からなる主電極層と、前記第２半導体層の上に設けられたゲート絶縁膜と、前記ゲート酸化膜上に形成されたゲート電極と、を備え、前記ゲート電極にオン電圧を印加した時に、前記主電極層と前記第１半導体層との間に前記第３半導体層を介した電流経路が形成されることを特徴とする半導体装置を提供する。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、炭化珪素を用いた半導体装置に関する。
電力用スイッチングや高周波スイッチングなどに用いる半導体装置として、シリコンを材料としたＭＯＳ型半導体装置が広く使われている。このようなスイッチング用の半導体装置は、絶縁耐圧が高く、オン抵抗が低く、スイッチング速度が早いことが特に必要とされる。炭化珪素（ＳｉＣ）は、シリコンと比べて、破壊電界が約十倍高く、また、熱伝導率も約３倍高い。このため、高速で低損失かつ高温環境での動作も可能なのスイッチング素子の材料としての大きな可能性を有している。
また、炭化珪素は、熱酸化によって二酸化珪素（ＳｉＯ２）ゲート酸化膜が形成できるので、シリコンと同様に、ＭＯＳ型半導体装置に適している（例えば、非特許文献１）。また、オン抵抗を低減するトレンチ構造ＭＯＳＦＥＴの技術開示例がある（特許文献１）。
ところで、炭化珪素を用いたＭＯＳＦＥＴにおいては、ベース層のゲート酸化膜界面に形成される反転層内の電子移動度が、シリコンより低くなるという現象がみられる。例えば、シリコンにおける電子移動度が５００ｃｍ２／Ｖ・ｓｅｃ程度であるのに対して、炭化珪素を用いた場合には、１０〜５０ｃｍ２／Ｖ・ｓｅｃ程度である。この原因は、炭化珪素表面の酸化膜界面におけるトラップであると考えられている。特許文献１においては、ゲート酸化膜とｐ型ベース層との間にｎ−型層を設けて電子を蓄積し、電子移動度を改善している。
このような構造においては、低オン抵抗が実現できるが、ゲート閾値電圧が１〜２ボルトと低くなり、電力用半導体素子などとしては不適当である。すなわち、ゲート閾値電圧が低すぎると、ゲート電極に印加されたノイズによりＭＯＳＦＥＴが誤動作する不具合を生じる。
"1.4kV 4H-SiC UMOSFET with Low Specific On-Resistance"， Proc.Of 1998 ISPSD, pp.119-122, 1998 特開２００３−３１８４０９号公報
本発明は、高い絶縁耐圧を有し、オン抵抗を低減した炭化珪素の半導体装置を提供する。
本発明の一態様によれば、
第１導電型の炭化珪素からなる第１半導体層と、
前記第１半導体層の上に選択的に設けられた第２導電型の炭化珪素からなる第２半導体層と、
前記第１半導体層の上において前記第２半導体層と隣接して選択的に設けられた第１導電型の炭化珪素からなる第３半導体層と、
前記第２半導体層の上に選択的に設けられた第１導電型の炭化珪素からなる主電極層と、
前記第２半導体層の上に設けられたゲート絶縁膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
を備え、
前記ゲート電極にオン電圧を印加した時に、前記主電極層と前記第１半導体層との間に前記第３半導体層を介した電流経路が形成されることを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、
第１導電型の炭化珪素からなる第１半導体層と、
前記第１半導体層の上に選択的に設けられた第２導電型の炭化珪素からなる第２半導体層と、
前記第２半導体層の上に選択的に設けられた第１導電型の炭化珪素からなる主電極層と、
前記第２半導体層の上に設けられたゲート絶縁膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記ゲート絶縁膜と前記第２半導体層との間に選択的に設けられ、前記主電極層より低濃度の第１導電型の炭化珪素からなる蓄積チャネル層と、
を備え、
前記ゲート電極にオン電圧を印加した時に、前記主電極層と前記第１半導体層との間に電流経路が形成され、
前記電流経路は、前記蓄積チャネル層と、前記ゲート電極にオン電圧を印加することにより第２導電型の半導体層に形成される反転チャネル層と、を含むことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、
第１導電型の炭化珪素からなる第１半導体層と、
前記第１半導体層の上に設けられた第２導電型の炭化珪素からなる第２半導体層と、
前記第２半導体層の上に設けられた第１導電型の炭化珪素からなる主電極層と、
前記主電極層および前記第２半導体層を貫通し、前記第１半導体層に到達するトレンチと、
前記トレンチの内壁面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に囲まれた前記トレンチ内部に充填されたゲート電極と、
前記ゲート絶縁膜と前記第２半導体層との間に選択的に設けられ、前記主電極層より低濃度の第１導電型の炭化珪素からなる蓄積チャネル層と、
を備え、
前記ゲート電極にオン電圧を印加した時に、前記主電極層と前記第１半導体層との間に電流経路が形成され、
前記電流経路は、前記蓄積チャネル層と、前記ゲート電極にオン電圧を印加することにより第２導電型の半導体層に形成される反転チャネル層と、を含むことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、
第１導電型の炭化珪素からなる第１半導体層と、
前記第１半導体層の上に設けられた第１導電型の炭化珪素からなる主電極層と、
前記主電極を貫通し、前記第１半導体層の中に延在するトレンチと、
前記トレンチの内壁面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に囲まれた前記トレンチ内部に充填されたゲート電極と、
前記ゲート絶縁膜と前記第１半導体層との間に設けられ、前記主電極層より低濃度の第１導電型の炭化珪素からなる蓄積チャネル層と、
前記蓄積チャネル層から離間し且つ前記蓄積チャネル層に対向して前記第１半導体層の中に設けられた第２導電型の第４半導体層と、
を備え、
前記ゲート電極にオン電圧を印加した時に、前記蓄積チャネル層に電流経路が形成され、
前記ゲート電極に前記オン電圧を印加しない状態において、前記蓄積チャネル層は空乏化してなることを特徴とする半導体装置が提供される。
本発明によれば、絶縁耐圧が改善され、オン抵抗が低減された炭化珪素の半導体装置が提供される。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１は、本発明の第１の具体例にかかる半導体装置の模式断面図である。すなわち、同図は、プレーナ型ＭＯＳＦＥＴの模式断面構造を表わす。
炭化珪素（ＳｉＣ）のｎ＋型ドレイン層（基板）３６の上に、それぞれ炭化珪素からなるｎ−型ドリフト層３４、ｐ型ボディ層３２が形成されている。ここで、素子の耐圧を例えば１２００ボルトとして設計すると、ｎ−型ドリフト層３４の厚みＷ１は約１０マイクロメータ、ｐ型ボディ層３２の厚みは約１ミクロメータ程度である。ＭＯＳＦＥＴのｎ＋型ソース層（主電極層）２２がｐ型ボディ層３２の上部に部分的に設けられ、ｎ＋型ドレイン層（基板）３６側に設けられているドレインへの電流経路を構成するｎ型層３０が、ｎ−型ドリフト層３４と接続するように設けられている。これら各層は、それぞれ炭化珪素により形成することができる。
ｎ＋型層３０の幅Ｋ１としては、例えば１〜１０マイクロメータとすることができる。本具体例においては、シリコンの約１０倍のアバランシェ破壊電界を有する炭化珪素材料を用いているために、ｎ−型ドリフト層３４の厚みＷ１を狭くかつ濃度を高くできる。この結果として、シリコンを用いたＭＯＳＦＥＴと比較して、オン電圧を１／１００程度に充分に低くすることができる。不純物濃度は、例えば、ｎ＋型ドレイン層（基板）３６において１×１０１９／ｃｍ３、ｐ型ボディ層３２において１×１０１７〜５×１０１７／ｃｍ３、ｎ＋型ソース層２２において１×１０１８〜１０×１０１８／ｃｍ３とすることができる。ｎ−型ドリフト層３４においては、耐圧によって適正な濃度に設定する必要がある。
ｐ型ボディ層３２及びｎ型層３０の上はゲート酸化膜２６で覆われており、さらにゲート酸化膜２６の上部には例えばｎ型ポリシリコンなどからなるゲート電極２８が設けられている。なお、図１では、ｎ型層３０の上はゲート酸化膜２６で覆われているが、ｎ型であるのでチャネルを形成する必要がなく、プロセスの容易性からこのような形態としたに過ぎない。ｎ型層３０の上のゲート酸化膜２６を削除するとプロセスは若干複雑になるが、ゲート−ドレイン間の静電容量を低減でき高速化が図れるというメリットがある。
ゲート電極２８にしきい値以上の電圧を印加すると、ｐ型ボディ層３２にチャネル領域が形成され、図１に破線Ｊ１で表したように電子が流れる。つまり、オン状態において、電子は、ｐ型ボディ層３２の表面付近に形成されるチャネル領域を経由してｎ型層３０へと流れる。
シリコンを材料としたｎチャネルＭＯＳＦＥＴにおいては、ゲート酸化膜はｐ型シリコン層と界面を形成しており、ゲートに正の電圧が印加されたときに界面に生じる反転層がｎチャネルを形成する。
炭化珪素の場合にも、シリコンと同様に、例えば熱酸化によりゲート酸化膜を形成することができる。しかしながら、通常のシリコンを材料とした場合と同様にｐ型ボディ層を不純物拡散で形成した場合には、ｐ型ボディ層３２と酸化膜との界面に形成される反転層内の電子移動度がシリコンと比較して低くなる。例えば、前述したように、シリコンにおける５００ｃｍ２／Ｖ・ｓｅｃに対して、不純物拡散により形成した炭化珪素においては１０〜５０ｃｍ２／Ｖ・ｓｅｃである。この原因は、不純物拡散した炭化珪素の酸化膜界面におけるトラップ及びｐ型不純物インプラ、さらには拡散時の結晶欠陥にあると考えられている。この結果、オン抵抗の低減には限界があった。
このような界面による影響を低減するためには、ｐ型ボディ層３２を例えばエピタキシャル成長により形成すると効果が大きい。本構造においては、ｎ−型ドリフト層３４の表面の全域にｐ型ボディ層３２をエピタキシャル成長により形成し、その後にｎ型層３０を例えば表面からの拡散法により形成できるので、その表面がチャネル層となるｐ型ボディ層３２をエピタキシャル成長法で形成でき、ｐ型ボディ層を不純物拡散で形成した場合と比較してオン電圧を低減できることが特徴である。
また、本具体例においては、プレーナ型構造であるために、ゲート端面における電界集中を低減できるので、より高い絶縁耐圧が実現できる。また、ＳｉＣ結晶のカーボン（Ｃ）面をＭＯＳ界面側の面とすることで一層のオン電圧を低減できる。
次に、本発明の第２の具体例について説明する。
図２は、本発明の第２の具体例にかかる半導体装置の模式断面図である。すなわち、同図は、プレーナ型ＭＯＳＦＥＴの模式断面構造を表わす。
本具体例においても、炭化珪素（ＳｉＣ）のｎ＋型ドレイン層（基板）３６の上に、それぞれ炭化珪素からなるｎ−型ドリフト層３４、ｐ型ボディ層３２が形成されている。ここで、素子の耐圧を例えば１２００ボルトとして設計すると、ｎ−型ドリフト層３４の厚みＷ１は約１０マイクロメータ、ｐ型ボディ層３２の厚みは約１ミクロメータ程度である。ＭＯＳＦＥＴのｎ＋型ソース層（主電極層）２２がｐ型ボディ層３２の上部に部分的に設けられ、ｎ＋型ドレイン層（基板）３６側に設けられているドレインへの電流経路を構成するｎ型層３０が、ｎ−型ドリフト層３４と接続するように設けられている。これら各層は、それぞれ炭化珪素により形成することができる。ここで、ｎ−型ドリフト層３４、ｐ型ボディ層３２は、エピタキシャル成長法で形成すると結晶性が良く漏れ電流を小さくできる。
第１具体例と同様に、ｎ＋型層３０の幅Ｋ１としては、例えば１〜１０マイクロメータとすることができる。本具体例においても、シリコンの約十倍のアバランシェ破壊電界を有する炭化珪素材料を用いているために、ｎ−型ドリフト層３４の厚みＷ１を狭くかつ濃度を高くできる。この結果として、シリコンを用いたＭＯＳＦＥＴと比較して、オン電圧を１／１００程度に充分に低くすることができる。不純物濃度は、例えば、ｎ＋型ドレイン層（基板）３６において１×１０１９／ｃｍ３、ｐ型ボディ層３２において１×１０１７〜５×１０１７／ｃｍ３、ｎ＋型ソース層２２において１×１０１８〜１０×１０１８／ｃｍ３、ｎ型蓄積チャネル層２４において１×１０１６〜１０×１０１６／ｃｍ３とすることができる。ｎ−型ドリフト層３４においては、耐圧によって適正な濃度に設定する必要がある。
そして、本具体例においては、ｎ＋型ソース層２２とｎ型層３０との間の領域において、ゲート酸化膜２６との界面にｎ型蓄積チャネル層２４とｐ型層２５とが設けられている。ｐ型層２５のチャネルに沿う長さＬ１は、ｎ型蓄積チャネル層２４のチャネルに沿う長さ（Ｌ２−Ｌ１）より小さく、例えば、１マイクロメータ以下とし、オン電圧の上昇を抑制することが望ましい。また、その位置は、ｎ＋型ソース領域２２とｎ型層３０の間において適宜選択できる。つまり、図２においては、ｐ型層２５がｎ＋型ソース領域２２とｎ型層３０とのほぼ中央付近に設けられた具体例を表したが、ｐ型層２５は、例えば、図３に例示した如くｎ＋型ソース領域２２に隣接させてもよく、または図４に例示した如くｎ型層３０に隣接させて設けてもよい。
ｎ型蓄積チャネル層２４、ｐ型層２５及びｎ型層３０の上はゲート酸化膜２６で覆われており、さらにゲート酸化膜２６の上部には例えばｐ型ポリシリコンなどからなるゲート電極２８が設けられている。なお、図２では、ｎ型層３０の上はゲート酸化膜２６で覆われているが、ｎ型であるのでチャネルを形成する必要がなく、プロセスの容易性からこのような形態としたに過ぎない。ｎ型層３０の上のゲート酸化膜２６を削除するとプロセスは若干複雑になるが、ゲート−ドレイン間の静電容量を低減でき高速化が図れるというメリットがある。
ゲート電極２８にしきい値以上の電圧を印加すると、後に詳述するように、チャネル領域が形成され、図２に破線Ｊ１で表したように電子が流れる。つまり、オン状態において、電子は、ｎ＋型ソース層２２から、ｎ型蓄積チャネル層２４、ｐ型層２５と酸化膜の界面、ｎ型蓄積チャネル層２４を経由してｎ型層３０へと流れる。
本具体例においても、第１具体例に関して前述したものと同様の理由により、ｎ型蓄積チャネル層２４をエピタキシャル成長で形成することにより、炭化珪素の酸化膜界面におけるトラップを減少させ、オン抵抗を大幅に下げることができる。
図５は、図２における破線Ａ−Ａ‘において、ゲート電圧がゼロのときのバンド構造を例示する模式図である。
ｎ型蓄積チャネル層２４のフェルミ準位Ｅｆが、ポリシリコンゲート電極２８及びｐ型ボディ層３２のフェルミ準位により引き下げられて空乏化する。ｎ型蓄積チャネル層２４は、ノーマリーオフとなるような不純物濃度を有し、ゲート電圧を負に印加しない場合でも空乏化できる。この場合の電気伝導においては、ゲート電圧を印加するとｎ型蓄積チャネル層２４とｐ型ボディ層３２の界面にチャネルが形成されるために、チャネル深さが上記反転層と比べて大きい。従って、電気伝導が界面から受ける影響を軽減できて、電子移動度を改善できる。
このようなｎ型蓄積チャネル層２４により、電子移動度が改善できるのでオン抵抗の低減が可能となる。ところが、ｎ＋型ソース層２２とｎ型層３０との間においてゲート酸化膜との界面の領域をすべてｎ型蓄積チャネル層２４により覆うと、ゲート閾値電圧Ｖｔｈが１〜２ボルトと低くなる。これは、ｎ型蓄積チャネル層がｐ型の反転層チャネルと異なりあくまでもｎ型であるからである。炭化珪素ＭＯＳＦＥＴの大きな用途である電力スイッチング用途においては、電気的ノイズの発生が多い環境で使用されることが多い。このために、ノイズによる誤動作を防ぐために、ゲート閾値電圧としては、５ボルト以上であることが望ましい。実際の駆動条件としては、１５ボルト程度のゲート電圧が、より実用的である。
これに対して、本具体例においては、電力用途に好ましい５ボルト以上のゲート閾値電圧を実現するために、ｎ型蓄積チャネル層２４は、ゲート酸化膜２６に対向して選択的に設けられる。すなわち、ｎ型蓄積チャネル層２４を設けずに、酸化膜２６と対向するｐ型層２５が形成されている領域が存在する。この領域においては、反転層チャネル領域が形成され、ゲート閾値電圧は、蓄積チャネル層２４におけるより高くできる。
オン状態において、電子は破線Ｊ１で表したように、ｎ＋型ソース層２２から注入され、ｎ型蓄積チャネル層２４および反転層チャネル領域を通り、ｎ型層３０を経由してドレイン電極３８へ流れる。この場合、絶縁耐圧は、チャネル領域に依存せず、ｎ−型ドリフト層３４およびｐ型ボディ層３２の層厚及び濃度により、独立に決定できる。なお、少なくともｐ型層２５における反転層チャネル領域をノーマリーオフとなるように、チャネルの不純物濃度を設定すればチャネル全体としてノーマリーオフにできることが本具体例の特徴のひとつである。
本具体例においても、プレーナ型構造であるために、ゲート端面における電界集中を低減できるので、より高い絶縁耐圧が実現できる。また、ｎ型蓄積チャネル層２４を設けることにより、低オン抵抗を実現できる。さらに、ｐ型層２５を設けることにより、ゲート閾値電圧を５ボルト以上とできるのでノイズによる誤動作を抑制でき、より高い信頼性を有するＭＯＳＦＥＴ半導体装置を実現できる。
図６は、本発明の第３の具体例にかかるプレーナ型ＭＯＳＦＥＴとしての半導体装置の模式断面図である。同図については、図１乃至図５に関して前述したものと同様な要素には同一の番号を付して詳細な説明を省略する。
本具体例においては、ｎ＋型ソース層２２とｎ型層３０との間の領域において、ゲート酸化膜２６に対向してｎ型蓄積チャネル層２４が選択的に設けられている。
さらに、第２の具体例におけるｐ型層２５は設けられず、ｐ型ボディ層３２がゲート酸化膜２６と対向している領域が、ｐ型層２５と同様の作用をする。また、ｐ型ボディ層３２は、ゲート酸化膜２６との界面に反転層チャネル領域を形成する。このようにすればｎ型蓄積チャネル層２４におけるゲート閾値電圧が、反転層チャネル領域におけるゲート閾値電圧より低くなっても全体としてのゲート閾値電圧は充分に高くできる。電子流Ｊ２は、ｎ型蓄積チャネル層２４の中のｐ型ボディ層３２との界面の付近と、ゲート絶縁膜２６と対向してｐ型ボディ層３２に形成される反転層チャネル領域を経て、ドレイン電極３８へと流れる。
この結果、第３の具体例においても、より高い絶縁耐圧、ノイズに対して安定動作が可能な、低オン抵抗ＭＯＳＦＥＴ半導体装置が実現できる。なお、本具体例においても、第２具体例に関して前述したものと同様に、ｎ型蓄積チャネル層２４は、ソース層２２とｎ型層３０との間の任意の位置に設けることができる。つまり、ｎ型蓄積チャネル層２４は、ソース層２２とｎ型層３０との中央付近に設けてもよく、またはｎ型層３０に隣接して設けてもよい。
なお、第３の具体例にかかるプレーナ型のＭＯＳＦＥＴは、第１の具体例にかかるプレーナ型のＭＯＳＦＥＴと比較してｐボディ層３２の表面の一部にｎ型蓄積チャネル層２４を形成したものであり、より界面移動度の影響を受けにくい点で有利である。さらになお、第３の具体例にかかるプレーナ型のＭＯＳＦＥＴは、第２の具体例にかかるプレーナ型のＭＯＳＦＥＴと比較してｐ型層２５が不要であり、プロセスが簡略化できる点も有利である。
図７は、本発明の第４の具体例にかかるプレーナ型のＭＯＳＦＥＴとしての半導体装置の模式断面図である。同図についても、図１乃至図６に関して前述したものと同様な要素には同一の番号を付して詳細な説明を省略する。
本具体例においては、ｎ−型ドリフト層３４の表面にｐ型ボディ層３２が選択的に形成されている。そして、これらｐ型ボディ層３２の表面にｎ＋型ソース層２２が選択的に形成されている。ｎ＋型ソース層２２からｐ型ボディ層３２を経てｎ−型ドリフト層３４に至る領域の上にはゲート絶縁膜２６を介してゲート電極２８が設けられている。そして、このゲート電極２８に対向するように、半導体層の表面にｎ型蓄積チャネル層２４が形成されている。またさらに、このチャネル層２４による電子の導通経路の途中において、ｐ型ボディ層３２の表面にｐ型層２７が設けられている。
ここで、ｐ型ボディ層３２の端部間隔Ｋ３は、例えば１〜１０マイクロメータとすることができる。
電子流Ｊ３は、ｎ＋型ソース層２２から、ｎ型蓄積チャネル層２４、及びｐ型層２７に形成される反転層チャネル領域を通り、ｎ−型ドリフト層３４を経由してドレイン電極３８へと流れ込む。この場合においても、電子流の経路上にｐ型層２７を設けることにより、しきい値を望ましい範囲まで上昇させ、高絶縁耐圧、ノイズに対して誤動作が低減され、低オン抵抗であるプレーナ型ＭＯＳＦＥＴ半導体装置が実現できる。つまり、第４の具体例にかかるプレーナ型のＭＯＳＦＥＴは、第１の具体例にかかるプレーナ型のＭＯＳＦＥＴと比較してｎ型蓄積チャネル層２４を設けることにより、界面移動度の影響をより受けにくくなり、さらに、ｐ型層２７を設けることにより、しきい値を上昇させて絶縁耐圧や耐ノイズ性をさらに向上させることができる。
なお、本具体例においても、ｐ型層２７の位置は、ｐ型ボディ層３２の端部には限定されない。これ以外にも、例えばｐ型層２７をソース層２２に隣接させて設けてもよい。
また、第１乃至第３の具体例にかかるプレーナ型のＭＯＳＦＥＴの形成方法としては、たとえば、ｐ型ボディ層３２をエピタキシャル法でｎ−型ドリフト層３４の上面に形成し、その後にｎ型層３０を形成することが可能である。第１乃至第３の具体例にかかるプレーナ型のＭＯＳＦＥＴでは、結晶性のよいエピタキシャル層をｐ型ボディ層３２に適用できる点が効果であり、第４の具体例にかかるプレーナ型のＭＯＳＦＥＴでは、イオン注入と拡散によりｐ型ボディ層３２を形成しており、これにより濃度の制御性が良くなることが特徴である。そして、ｐボディ層３２が拡散で形成した場合であっても、界面の主要部にｎ型蓄積チャネル層２４を形成してあり、拡散による結晶欠陥の影響は受けにくい構造になっていることが特徴のひとつである。
図８は、本発明の第５の具体例にかかるプレーナ型のＭＯＳＦＥＴとしての半導体装置の模式断面図である。同図についても、図１乃至図７に関して前述したものと同様な要素には同一の番号を付して詳細な説明を省略する。
本具体例においても、ｎ−型ドリフト層３４の表面にｐ型ボディ層３２が選択的に形成されている。そして、これらｐ型ボディ層３２の表面にｎ＋型ソース層２２が選択的に形成されている。そして、これら隣接するｐ型ボディ層３２を接続するように、ｎ型蓄積チャネル層２４が設けられている。ただし、このｎ型蓄積チャネル層２４とｎ＋型ソース層２２との間の領域においては、第４の具体例におけるｐ型領域２７は設けられておらず、その代わりにｐ型ボディ層３２がゲート酸化膜２６と界面を形成している。
ｐ型ボディ層３２の端部間隔Ｋ４は、例えば１〜１０マイクロメータとできる。
電子流Ｊ４は、ｎ＋型ソース層２２から、ｐ型ボディ層３２とゲート酸化膜２６との界面に生じた反転層チャネル領域を通り、ｎ型蓄積チャネル層２４、ｎ−型ドリフト層３４を経由して、ドレイン電極３８へと流れる。この場合においても、ソース層２２と蓄積チャネル層２４との間に、ｐ型ボディ層３２を介在させることにより、しきい値を望ましい範囲まで上昇させ、高絶縁耐圧、ノイズに対して誤動作が低減され、低オン抵抗であるプレーナ型ＭＯＳＦＥＴ半導体装置が実現できる。
以上、プレーナ構造の半導体装置について説明した。
次に、トレンチ構造のＭＯＳＦＥＴとしての半導体装置について具体例を参照しつつ説明する。
トレンチ構造は、高集積化に適しているために、よりオン電圧を下げることが可能であることが特徴である。ゲート絶縁膜が主として、トレンチ側面に形成されるので、チャネル領域は炭化珪素の主面に対してほぼ垂直に形成されているが、その作用は同様である。
図９は、第６の具体例にかかるトレンチ型ＭＯＳＦＥＴとしての半導体装置の模式断面図である。
炭化珪素（ＳｉＣ）のｎ＋型ドレイン層（基板）３６の上に、ｎ−型ドリフト層３４、ｐ型ボディ層３２が形成されている。ここで素子の耐圧を例えば１２００ボルトと設計するとｎ−型ドリフト層３４の厚みＷ２としては、例えば、１０マイクロメータ、ｐ型ボディ層３２の厚みとしては、例えば１〜５マイクロメータとすることができる。また、トレンチ４０の幅（あるいは直径）Ｋ５は、例えば０．１〜２マイクロメータとすることができる。トレンチ４０内には、酸化膜４４、ゲート電極２９が形成されている。トレンチ４０の側面４２には、ゲート酸化膜４４と対向して、ｎ型蓄積チャネル層４６が形成されている。
ｎ型蓄積チャネル層４６の上部には、ｎ＋型ソース層２２が形成されており、ｎ型蓄積チャネル層４６の下部はｎ−型ドリフト層３４に接続されている。ｎ＋型ソース層２２は表面側でソース電極２１に接続され、ｎ−型ドリフト層３４は、ｎ＋型ドレイン層（基板）３６を介してドレイン電極３９と接続されている。そして、ｎ＋型ソース層２２と、ｎ−型ドリフト層３４の間の領域において、ｎ型蓄積チャネル層４６により形成される電子の流路を遮るようにｐ型層４８が設けられている。
ここで、不純物濃度としては、例えば、ｎ＋型ドレイン層（基板）３６において１×１０１９／ｃｍ３、ｎ−型ドリフト層３４において１×１０１５〜５×１０１５／ｃｍ３、ｐ型ボディ層３２において１×１０１７〜５×１０１７／ｃｍ３、ｎ＋型ソース層２２において１１０１８〜１０×１０１８／ｃｍ３、ｎ型蓄積チャネル層４６において１×１０１６〜１０×１０１６／ｃｍ３とすることができる。
本具体例においても、シリコンの約十倍のアバランシェ破壊電界を有する炭化珪素材料を用いているために、ｎ−型ドリフト層３４の厚みＷ２を狭くかつ濃度を高くできている。また、本具体例においては、ｐ型ボディ３２とゲート酸化膜４４との間に、ｎ型蓄積チャネル層４６が設けられ、このｎ型蓄積チャネル層４６は、トレンチ４０の側面４２及び底面を取り囲むように設けられている。
ｎ型蓄積チャネル層４６は、電子を蓄積しチャネルとして作用する。すなわち、ソース電極２１に対して正のバイアス電圧がゲート電極２９に印加されると、ｎ型蓄積チャネル層４６とｐ型ボディ層３２との界面の界面にｎチャネルが形成される。また、ｐ型層４８とゲート酸化膜４４との界面には、反転層チャネル領域が形成されるので、ｎ＋型ソース層２２からの電子流Ｊ５は、ｎ型蓄積チャネル層４６及び反転層チャネル領域を通過して、ドレイン電極３９へ流れ込む。ｎ型蓄積チャネル層により、界面電子移動度は改善されるので、オン抵抗が低減できる。
また、ｐ型層４８に形成される反転層チャネル領域のゲート閾値電圧をｎ型蓄積チャネル層４６におけるよりも高く、例えば５ボルト以上に設定できるので、ノイズに対する誤動作を低減できる。ここで、ｐ型層４８のチャネルに沿う長さをＬ３とし、ｎ＋型層ソース層２２とｎ−型ドリフト層３４間の長さをＬ４とすると、ｎ型蓄積チャネル層４６の長さは（Ｌ４−Ｌ３）となる。ｐ型層４８のチャネル長Ｌ３を、例えば０．１〜０．５マイクロメータと選択することにより、反転層チャネル領域におけるゲート閾値電圧を、例えば５ボルト以上に設定できるので、ノイズに対する誤動作を低減できる。さらに、トレンチ型であるために、高集積化に適している。
ｐ型層４８の位置は、ｎ＋型ソース層２２と、ｎ−型ドリフト層３４との間で適宜決定することができる。すなわち、図１０に例示した如く、ｐ型層４８をソース層２２に接近させて設けてもよく、または図１１に例示した如くｐ型層４８をドリフト層３４に接近させて設けてもよい。
次に、第６の具体例にかかるトレンチ型ＭＯＳ型半導体装置の製造工程について説明する。
図１２〜図１８は、製造工程の要部を表す工程断面図である。
まず、図１２に例示したように、炭化珪素のｎ＋型ドレイン層（基板）３６上に、ｎ−型ドリフト層３４及びｐ型ボディ層３２を、エピタキシャル成長する。このあと、図１３に例示したように、イオン注入法などにより一部がｎ＋型ソース層２２となる層を形成する。
続いて、図１４に例示したように、トレンチ４０をｎ−型ドリフト層３４に達するように形成する。そして、図１５に例示したように、トレンチ側面４２及びトレンチ底面に斜めイオン注入法、エピタキシャル法などを用いて窒素（Ｎ）原子または燐（Ｐ）原子などをドナーとするｎ型蓄積チャネル層４６を形成する。続いて、図１６に例示したように、ｐ型層４８を選択的に形成する。この場合、イオンビームを収束させ、またイオン注入角度を適正に選択することにより、ｎ＋型ソース層２２と、トレンチ４０の底面との間の、選択された領域にボロン（Ｂ）などをイオン注入する。またこの際に、トレンチの側面や底面に図示しないマスクを形成し、この開口を介してｐ型不純物を導入することによりｐ型層４８を形成してもよい。
続いて、図１７に例示したように、トレンチ側面４２、トレンチ底面、ウェーハ表面に酸化膜を、例えば熱酸化工程により形成する。トレンチ側面４２にはゲート酸化膜４４が形成される。その後、図１８に例示されるように、トレンチ４０内に、ポリシリコンなどのゲート電極２９を充填する。さらに、ゲート電極２９の上部を絶縁膜で覆い、ソース電極２１を形成し、裏面にドレイン電極３９を形成し、図９に例示したＭＯＳ型半導体装置の要部が完成する。
上記した製造工程における特徴は、炭化珪素材料において、トレンチ４０を形成後、斜めイオン注入工程を用いて、トレンチ４０の側面４２にｎ型蓄積チャネル層４６及びｐ型層４８を設ける点にある。このようにしてｎ型蓄積チャネル層４６を設けることにより、界面電子移動度が改善され、より高い電子移動度が得られる。この結果、オン抵抗の低減、５ボルト以上のゲート閾値電圧、絶縁耐圧の改善がなされたトレンチ型ＭＯＳＦＥＴ半導体装置が実現できる。
図１９は、本発明の第７の具体例にかかるトレンチ型ＭＯＳＦＥＴとしての炭化珪素半導体装置の模式断面図である。なお、図１〜１７に関して前述したものと同様な構成要素には、同一番号を付して詳細な説明を省略する。
本具体例においては、ｎ型蓄積チャネル層４６が、第６の具体例より浅く形成され、ｐ型層は設けられていない。第６具体例におけるｐ型層４８の代わりに、ｐ型ボディ層３２がゲート酸化膜４４と界面を形成している。
このようにしても、オン状態においては、ｐ型ボディ層３２とゲート酸化膜４４との界面に反転層チャネル領域が形成され、この領域におけるゲート閾値電圧を、ｎ型蓄積チャネル層におけるよりも高くできる。この構造も、窒素などのイオン注入工程において、斜めイオン注入とすることにより実現できる。本具体例によれば、高濃度層の突出を抑制できるので、より高い耐圧が可能となる。ここで、破線Ｊ６は電子流を表す。
次に、図９や図１９に例示したトレンチの平面形状について説明する。
すなわち、図９や図１９などに断面構造として例示した半導体装置のトレンチの平面形状は、例えば、一方向に延在した溝状のものであってもよく、または円形、四角形、六角形の平面形状を有する穴状のものであってもよい。
トレンチが溝状である場合、これら溝状のトレンチを互いにほぼ並行に配置することにより、集積化できる。
また、トレンチが円形の平面形状を有する場合には、これらトレンチを所定のパターンで配置することにより、集積化できる。
図２０及び図２１は、円形の平面形状を有するトレンチを集積化させた具体例を表す模式図である。ここで、図２０は、図２１における一点鎖線Ｂ−Ｂ‘における模式平面図であり、図２１は、図２０における一点鎖線Ａ−Ａ’における模式断面図である。
すなわち、ｎ＋型ソース層２２、ｎ型蓄積チャネル層４６、ｐ型ボディ層３２が円柱形状をなし、その周囲および周囲底面に酸化膜４４が形成されている。このように集積化させた構造においても、オン電圧を適度に上げることによりノイズに対して誤動作を低減し、低オン抵抗のＭＯＳＦＥＴ型半導体装置が得られる。
図２２は、本発明の第８の具体例にかかるトレンチ型ＭＯＳ型半導体装置としての炭化珪素半導体装置の模式断面図である。同図についても、図１乃至図２１に関して前述したものと同様の構成要素には、同一番号を付して詳細な説明を省略する。
本具体例においては、ｐ型ボディ層３２とｎ−型ドリフト層３４とにまたがって、ｐ型層４８が設けられている。ｎ型蓄積チャネル層４６は、このｐ型層４８の上部と接続するように形成されている。本具体例によれば、ｐ型層４８のキャリア濃度やサイズを調整することにより、最適なゲートしきい値を得ることが容易となる。また、トレンチ底部のｐ型層４８により、ソース・ドレイン電極間に高電圧が印加されても、ゲート酸化膜４４に印加される電界が弱まる。これにより、ゲート酸化膜４４の信頼性が向上することが特徴である。
図２３は、本発明の第９の具体例にかかるトレンチ型ＭＯＳＦＥＴとしての炭化珪素半導体装置の模式断面図である。同図についても、図１乃至図２２に関して前述したものと同様の構成要素には、同一番号を付して詳細な説明を省略する。
本具体例においては、トレンチ４０の底部を囲んでｎ型蓄積チャネル層５０が設けられており、ｎ型蓄積チャネル層５０蓄積チャネル層５０とソース層２２との間の電流経路にｐ型ボディ層３２が介在しているので、オン電圧のしきい値を適度に上げることができる。その結果として、オン抵抗が低減され、且つノイズに対する誤動作が低減されたＭＯＳＦＥＴ半導体装置が実現できる。また、ｎ型蓄積チャネル層５０をトレンチ４０の底部に設けることにより、図２３に矢印で例示したように電流Ｊ８は、トレンチの底面付近からもｎ−型ドリフト層３４に流れ、この結果オン電圧は一層低減できることが特徴である。
図２４は、本発明の第１０の具体例にかかるトレンチ型ＭＯＳＦＥＴとしての炭化珪素半導体装置の模式断面図である。同図についても、図１乃至図２３に関して前述したものと同様の構成要素には、同一番号を付して詳細な説明を省略する。
本具体例においては、第１〜第９の具体例とは異なり、ｐ型ボディ層が設けられていない。そして、トレンチ型コンタクト５２と、これを取り囲むようにｐ＋型層５４と、が設けられている。ｐ＋型層５４とｎ型蓄積チャネル層４６との間隔をある程度小さくし、かつｐ＋型層５４の形成深さを、ゲート電極２９と同等あるいはそれ以上の深さとすることにより、ｐ型ボディ層がなくともノーマリーオフとすることが可能となる。つまり、ｎ−型ドリフト層３４とｐ＋型層５４との間に形成されるｐ−ｎ接合から伸びる空乏層によって、ゲート電圧がオフの状態において、蓄積チャネル層４６を空乏化させることができる。
例えば、ｎ−型ドリフト層３４のキャリア濃度を１×１０１３〜５×１０１５、ｐ＋型層５４のキャリア濃度を１×１０１９、蓄積チャネル層４６のキャリア濃度を１×１０１６〜１０×１０１６／ｃｍ３程度とし、ｐ＋型層５４と蓄積チャネル層４６との間隔を２マイクロメータ以下とすると、ゲート電圧を印加しない状態において、蓄積チャネル層４６をほぼ完全に空乏化させ、ノーマリーオフ状態を得ることができる。
そして、本具体例においても、オン状態における電子の流れＪ９は、矢印で表したように蓄積チャネル層４６を流れる。この結果、オン抵抗が低減され、ノイズに対して誤動作の低減されたＭＯＳＦＥＴ半導体装置が可能となる。
図２５は、本発明の第１１の具体例にかかるＭＯＳ型半導体装置としてのＩＧＢＴ（Insulated Gate Bipolar Transisitor）の模式断面図である。
炭化珪素からなるｐ＋型エミッタ層１５０の上に、ｎ−型ドリフト層１３４、ｐ型ボディ層１３２が形成されている。そして、ｐ型ボディ層１３２を貫通するようにトレンチが形成され、トレンチ側面に隣接してｎ型蓄積チャネル層１２４が、ｎ＋型層１２２に接続されるように形成されている。また、トレンチ側面には酸化膜１２６が形成され、さらにその内側にゲート電極１２８が形成されている。また、ゲート電極１２８と絶縁されて、ウェーハ上面にはエミッタ電極１２０が、下面にはコレクタ電極１３８が形成されている。本発明にかかるＩＧＢＴは、特に数１０００ボルト以上の耐圧では炭化珪素材料を用いたＭＯＳＦＥＴよりもさらにオン電圧を低減できる。
ｎ＋型ソース層１２２とｎ−型ドリフト層１３４との間の領域には、ｎ型蓄積チャネル層１２４がｎ＋層１２２と隣接しかつゲート酸化膜１２６と対向して設けられている。この場合、ｐ型ボディ層１３２が、ゲート酸化膜１２６と対向しており反転層チャネル領域を形成している。この反転層チャネル層の濃度を適正に選択することにより、反転層チャネル領域におけるゲート閾値電圧を、ｎ型蓄積チャネル層１２４におけるゲート閾値電圧より高くすることが可能である。
ゲート電極１２８にオン信号が印加されると、ＭＯＳＦＥＴ領域が導通し、電子流Ｊ１０を生じる。同時に、ｐ＋型エミッタ層１５０から正孔による電流Ｉが注入される。この結果、伝導度変調を生じるので、ｎ−型ドリフト層１３４の電圧降下が通常のＭＯＳＦＥＴより小さくできる。また、絶縁耐圧が高く、ノイズに対して誤動作の低減された低オン抵抗ＩＧＢＴが実現できる。なお、第１〜第１０の具体例の構造についても、ｎ型ドレイン層（基板）３６の裏面側にｐ型エミッタ層を設けることにより、同様にしてＩＧＢＴを実現できる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、第１〜第１１の具体例に表した構造において、各要素の導電型を逆にしても良い。
さらに、半導体装置の各要素の材料、キャリア濃度、不純物、厚み、配置関係などに関して、当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。
例えば、トレンチ型ＭＯＳＦＥＴにおいて、トレンチの底部の絶縁膜を側壁の絶縁膜よりも厚く形成してもよい。
図２６は、トレンチ底部の絶縁膜を厚く形成した半導体装置を例示する模式断面図である。同図についても、図１乃至図２５に関して前述したものと同様の構成要素には、同一番号を付して詳細な説明を省略する。
すなわち、トレンチの底部のゲート酸化膜４４Ｂは、トレンチの側壁のゲート酸化膜よりも厚く形成されている。トレンチの底部は、曲率の大きい部分があるために、電界が集中しやすい。特に、炭化珪素を用いたＭＯＳＦＥＴなどの場合、印加される電界が高くなる。これに対して、本具体例によれば、トレンチ底部のゲート酸化膜４４Ｂの厚みを増すことにより、電界による破壊を防止し、信頼性を上げることができる。また、このように絶縁膜の厚みを増すことにより、ゲート・ドレイン間の寄生容量も低減できる。なお、図９乃至図２５に例示したいずれの構造についても、このようにトレンチ底部の絶縁膜の厚みを増すことにより、同様の作用効果が得られる。
また一方、トレンチ底部をｐ型層で覆うことによっても絶縁膜を保護できる。
図２７は、トレンチ底部を覆うようにｐ型層５８を設けた具体例を表す模式断面図である。
このようにｐ型層５８を設けると、トレンチ底部のゲート酸化膜に印加される電界を緩和し、保護することができる。その結果として、電界による破壊を防止し、信頼性を上げることができる。なお、図９乃至図２１及び図２３乃至図２５に例示したいずれの構造についても、このようにトレンチ底部をｐ型層で覆うことにより、同様の作用効果が得られる。
なお、本願においては、請求項３または４に記載の半導体装置において、前記反転チャネル層は、前記第２半導体層に形成されることを特徴とすることができる。
また、請求項３または４に記載の半導体装置において、前記ゲート電極にオン電圧を印加しない状態において、前記蓄積チャネル層は空乏化してなることを特徴とすることができる。
また、請求項１〜５のいずれか１つに記載の半導体装置において、前記第１半導体層の下に設けられ前記第１半導体層よりも高濃度の第１導電型の半導体からなる主電極層をさらに備えたことを特徴とすることができる。
または、請求項１〜５のいずれか１つに記載の半導体装置において、前記第１半導体層の下に設けられ前記第１半導体層よりも高濃度の第２導電型の半導体からなる主電極層をさらに備えたことを特徴とすることができる。
本発明の第１の具体例にかかる半導体装置の模式断面図である。 本発明の第２の具体例にかかる半導体装置の模式断面図である。 本発明の第２の具体例の変型例にかかる半導体装置の模式断面図である。 本発明の第２の具体例の変型例にかかる半導体装置の模式断面図である。 図１における破線Ａ−Ａ‘において、ゲート電圧がゼロのときのバンド構造を例示する模式図である。 本発明の第３の具体例にかかるプレーナ型ＭＯＳＦＥＴとしての半導体装置の模式断面図である。 本発明の第４の具体例にかかるプレーナ型のＭＯＳＦＥＴとしての半導体装置の模式断面図である。 本発明の第５の具体例にかかるプレーナ型のＭＯＳＦＥＴとしての半導体装置の模式断面図である。 本発明の第６の具体例にかかるトレンチ型ＭＯＳＦＥＴとしての半導体装置の模式断面図である。 本発明の第６の具体例の変型例にかかるトレンチ型ＭＯＳＦＥＴとしての半導体装置の模式断面図である。 本発明の第６の具体例の変型例にかかるトレンチ型ＭＯＳＦＥＴとしての半導体装置の模式断面図である。 本発明の第６の具体例にかかるトレンチ型ＭＯＳ型半導体装置の製造工程の要部を表す工程断面図である。 本発明の第６の具体例にかかるトレンチ型ＭＯＳ型半導体装置の製造工程の要部を表す工程断面図である。 本発明の第６の具体例にかかるトレンチ型ＭＯＳ型半導体装置の製造工程の要部を表す工程断面図である。 本発明の第６の具体例にかかるトレンチ型ＭＯＳ型半導体装置の製造工程の要部を表す工程断面図である。 本発明の第６の具体例にかかるトレンチ型ＭＯＳ型半導体装置の製造工程の要部を表す工程断面図である。 本発明の第６の具体例にかかるトレンチ型ＭＯＳ型半導体装置の製造工程の要部を表す工程断面図である。 本発明の第６の具体例にかかるトレンチ型ＭＯＳ型半導体装置の製造工程の要部を表す工程断面図である。 本発明の第７の具体例にかかるトレンチ型ＭＯＳＦＥＴとしての炭化珪素半導体装置の模式断面図である。 円形の平面形状を有するトレンチを集積化させた具体例を表す模式図である。 円形の平面形状を有するトレンチを集積化させた具体例を表す模式図である。 本発明の第８の具体例にかかるトレンチ型ＭＯＳ型半導体装置としての炭化珪素半導体装置の模式断面図である。 本発明の第９の具体例にかかるトレンチ型ＭＯＳＦＥＴとしての炭化珪素半導体装置の模式断面図である。 本発明の第１０の具体例にかかるトレンチ型ＭＯＳＦＥＴとしての炭化珪素半導体装置の模式断面図である。 本発明の第１１の具体例にかかるＭＯＳ型半導体装置としてのＩＧＢＴ（Insulated Gate Bipolar Transisitor）の模式断面図である。 トレンチ底部の絶縁膜を厚く形成した半導体装置を例示する模式断面図である。 トレンチ底部を覆うようにｐ型層５８を設けた具体例を表す模式断面図である。
符号の説明
２０ ソース電極
２１ ソース電極
２２ ｎ＋型ソース層
２４ ｎ型蓄積チャネル層
２５ ｐ型層
２６ ゲート酸化膜
２７ ｐ型層
２８ ゲート電極
３０ ｎ型層
３２ ｐ型ボディ層
３４ ｎ−型ドリフト層
３６ ｎ＋型ドレイン層（基板）
３８ ドレイン電極
３９ ドレイン電極
４０ トレンチ
４２ トレンチ側面
４４ ゲート酸化膜
４６ ｎ型蓄積チャネル層
４８ ｐ型層
５０ ｎ型層
５２ トレンチ型コンタクト
５４、５８ ｐ型層
１２０ エミッタ電極
１２２ ｎ＋型層
１２４ ｎ型蓄積チャネル層
１２６ ゲート酸化膜
１２８ ゲート電極
１３２ ｐ型ボディ層
１３４ ｎ−型ドリフト層
１３８ コレクタ電極
１５０ ｐ＋型エミッタ層

Claims (5)

  1. 第１導電型の炭化珪素からなる第１半導体層と、
    前記第１半導体層の上に選択的に設けられた第２導電型の炭化珪素からなる第２半導体層と、
    前記第１半導体層の上において前記第２半導体層と隣接して選択的に設けられた第１導電型の炭化珪素からなる第３半導体層と、
    前記第２半導体層の上に選択的に設けられた第１導電型の炭化珪素からなる主電極層と、
    前記第２半導体層の上に設けられたゲート絶縁膜と、
    前記ゲート酸化膜上に形成されたゲート電極と、
    を備え、
    前記ゲート電極にオン電圧を印加した時に、前記主電極層と前記第１半導体層との間に前記第３半導体層を介した電流経路が形成されることを特徴とする半導体装置。
  2. 前記第２導電型の炭化珪素からなる第２半導体層がエピタキシャル成長法により形成されていることを特徴とする請求項１記載の半導体装置。
  3. 第１導電型の炭化珪素からなる第１半導体層と、
    前記第１半導体層の上に選択的に設けられた第２導電型の炭化珪素からなる第２半導体層と、
    前記第２半導体層の上に選択的に設けられた第１導電型の炭化珪素からなる主電極層と、
    前記第２半導体層の上に設けられたゲート絶縁膜と、
    前記ゲート酸化膜上に形成されたゲート電極と、
    前記ゲート絶縁膜と前記第２半導体層との間に選択的に設けられ、前記主電極層より低濃度の第１導電型の炭化珪素からなる蓄積チャネル層と、
    を備え、
    前記ゲート電極にオン電圧を印加した時に、前記主電極層と前記第１半導体層との間に電流経路が形成され、
    前記電流経路は、前記蓄積チャネル層と、前記ゲート電極にオン電圧を印加することにより第２導電型の半導体層に形成される反転チャネル層と、を含むことを特徴とする半導体装置。
  4. 第１導電型の炭化珪素からなる第１半導体層と、
    前記第１半導体層の上に設けられた第２導電型の炭化珪素からなる第２半導体層と、
    前記第２半導体層の上に設けられた第１導電型の炭化珪素からなる主電極層と、
    前記主電極層および前記第２半導体層を貫通し、前記第１半導体層に到達するトレンチと、
    前記トレンチの内壁面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に囲まれた前記トレンチ内部に充填されたゲート電極と、
    前記ゲート絶縁膜と前記第２半導体層との間に選択的に設けられ、前記主電極層より低濃度の第１導電型の炭化珪素からなる蓄積チャネル層と、
    を備え、
    前記ゲート電極にオン電圧を印加した時に、前記主電極層と前記第１半導体層との間に電流経路が形成され、
    前記電流経路は、前記蓄積チャネル層と、前記ゲート電極にオン電圧を印加することにより第２導電型の半導体層に形成される反転チャネル層と、を含むことを特徴とする半導体装置。
  5. 第１導電型の炭化珪素からなる第１半導体層と、
    前記第１半導体層の上に設けられた第１導電型の炭化珪素からなる主電極層と、
    前記主電極を貫通し、前記第１半導体層の中に延在するトレンチと、
    前記トレンチの内壁面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に囲まれた前記トレンチ内部に充填されたゲート電極と、
    前記ゲート絶縁膜と前記第１半導体層との間に設けられ、前記主電極層より低濃度の第１導電型の炭化珪素からなる蓄積チャネル層と、
    前記蓄積チャネル層から離間し且つ前記蓄積チャネル層に対向して前記第１半導体層の中に設けられた第２導電型の第４半導体層と、
    を備え、
    前記ゲート電極にオン電圧を印加した時に、前記蓄積チャネル層に電流経路が形成され、
    前記ゲート電極に前記オン電圧を印加しない状態において、前記蓄積チャネル層は空乏化してなることを特徴とする半導体装置。
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