JP2007012773A - 多層配線を有する半導体装置 - Google Patents

Abstract

【課題】 ビアで接続される０．１μｍ以下の微細配線で発生する配線後退による断線を防ぐことができる構造の半導体装置を提供する。
【解決手段】 シリコン基板２０３上に絶縁膜２０４が形成されており、この領域にＭ１配線１０３とＭ２配線１０４が交互に配置され、この配線をビア１０５で接続する構造である。ここで、Ｍ１配線１０３およびＭ２配線１０４の配線幅はいずれも同じ７０ｎｍで最小配線幅となっている。この構造では、ビア１０５がＭ１配線１０３およびＭ２配線１０４と同一の最小幅で、Ｍ１配線１０３とＭ２配線１０４が共通して、複数のビア１０５で接続されている
【選択図】 図２

Description

本発明は、マクロ回路ブロックとマクロ回路ブロックを接続する微細配線を有する半導体装置に関する。

一般的な半導体装置のプロセス評価用テストパターンについて述べる。図７に一般的なプロセス評価用テストチップレイアウト全体図を示す。テストチップサイズの横幅８０１と縦幅８０２の最大値は、リソグラフィー装置のフィールドサイズで定義されていることが一般的である。評価パターンはサブチップ８０３と呼ばれる評価ブロックの集合体で構成されており、このサブチップ８０３のサイズはテストブロック内部では、同一で構成されている。理由は、測定用プログラムにおいて、測定針の配置および移動が同一になることにより、プログラムの共有や測定針の共用ができるからである。つづいて、配線系プロセス評価用のパターンの概要を図８を用いて説明する。配線系プロセス評価用のパターンには、ビアチェーン、エレクトロマイグレーション（Electro migration）評価パターン、リーク測定パターンなどが搭載されている。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。このようなプロセス評価に必要な評価ブロックをＴＥＧ（Test Element Group）領域９０１と呼び、電気測定用針が接触させる電極を電極パッド９０２と呼び、このＴＥＧ領域９０１と電極パッド９０２をつなぐ配線を引き出し配線９０３と呼ぶ。

図９にＴＥＧ領域と電極パッドとの接続領域の拡大図を示す。例えば、この図のように、ＴＥＧ領域内のビアチェーンパターン１００１と電極パッド（不図示）とが、引き出し配線１００２によって電気的に接続されている。

図１０に、図９に示した引き出し配線のビアチェーン部分との接続部分の拡大平面図を示す。この図のように、ビアチェーン部分１１０１に接続されている配線１１０２は、ビアチェーンに入る領域からビアチェーン部分１１０１と同一配線幅で形成されている。

図１１に、指定したパッド配線との接続配線の拡大平面図を示す。例えば図１１のように、テストパターンは、ビアチェーン評価ＴＥＧ領域１２０１と、パッドへの電気的接続を行うための引き出し配線領域１２０２とで構成されている。ＴＥＧ領域１２０１はＭ１配線１２０３とＭ２配線１２０４が交互に配置され、これらの配線をビア１２０５で接続する構造である。ここで、Ｍ１配線１２０３とＭ２配線１２０４の幅はいずれも７０ｎｍで最小配線幅１２０６となっている。パッドと接続するＭ１配線１２０３の接続配線端部の配線幅は最小配線幅１２０６であり、さらに孤立配線部はさらに配線が段階的に太くなり、この領域の配線幅１２０７は０．１７μｍ程度で形成されている。

図１２に図１１に示したテストパターンの断面図を示す。この図に示すように、シリコン基板上１３０３に絶縁膜１３０４が形成されており、この領域にＭ１配線１２０３とＭ２配線１２０４が交互に配置され、これらの配線をビア１２０５で接続する構造である。ここで、Ｍ１配線幅１２０３およびＭ２配線１２０４の幅はいずれも７０ｎｍで最小配線幅である。Ｍ１配線１２０３とビア１２０５の端部におけるマージンはエクステンション１３０８と呼んでいる。

続いて、一般的な２層配線を形成するためのプロセスを説明する。図１３は、主要な工程の断面図である。

まず、ＣＶＤ法等によりシリコン基板１４０１上にシリコン酸化膜等からなる第１層間絶縁膜１４０２を形成する（図１３（ａ））。その後、この第１層間絶縁膜１４０２上に第１のフォトリソグラフィー用レジスト１４０３を形成し、該レジストを第１のフォトリソグラフィー法によりパターニングする（図１３（ｂ））。さらに、このレジストパターンをドライエッチング技術により第１層間絶縁膜１４０２に転写した後、レジスト１４０３を除去することにより、所望の位置に配線用溝１４０４を形成する（図１３（ｃ））。

次に、配線用溝１４０４を含む第１層間絶縁膜１４０２の全面に、ＣＶＤ法等により銅、アルミニウム等の導体膜１４０５を成膜した後（図１３（ｄ））、CMPにより導体膜１４０５の表面を平坦化する。この結果、第１層間絶縁膜１４０２の所望位置に第１配線１４０６がダマシン配線構造で形成される（図１３（ｅ））。

次に、一般的なＣＰＵロジック回路における従来の形態について述べる。ある孤立した回路ブロックから、電気的に密集した回路ブロックへの接続配線の構造は、プロセス評価用のＴＥＧの引き出し配線ばかりでなく、製品においても類似した構造が使われるので、この従来例について述べる。

製品ではＩ／ＯブロックとＲＡＭ部、ロジック部とＰＬＬの４つのマクロ機能からなる。図１４にその概要を示す。

図１４において、Ｉ／Ｏブロック１５０１は１μｍ以上の配線幅の配線のみで構成されるエリアである。基本的には細い配線のニーズはまったくない。大電流許容量制限が決まるエリアで、配線幅とビア径の最大値はこのエリアで決まる。Ｉ／Ｏの入力も一般的にパッドブロックに対して、１つの出力と１つの入力配線が存在している。

ＲＡＭブロック１５０２は、一般的に１メガバイト程度を実装している。この配線は、スピードよりも微細化が優先されており、もっとも細い配線のニーズがある。幅広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とＧＮＤ配線が配置されている。

高性能ロジックブロック１５０３はドライブ能力を要求するセルで、電源配線が強化されているブロックである。基本的にはゲートアレーのスタンダードセル構成に近い。配線の構成はＲＡＭと類似しているものの、ＲＡＭよりは電源配線が強化されているのが一般的である。ＰＬＬに比較して、マクロ回路同士の接続は、複数存在しているのが一般的である。

ＰＬＬブロック１５０４は電源やＧＮＤおよび、容量素子の安定動作が優先されるため、配線密度はゆるいものの、配線幅はＩ／Ｏ領域に続いて広いことが一般的である。ＰＬＬは外部発信機からの信号入力を４倍または５倍などに増幅して、各マクロにクロックツリーを構成している。このクロック入力部とクロック出力部分がマクロ回路からの引き出し配線となっている。基本的に２つの入出力配線しか存在しない。

この一般的な配線配置構造において、２つのロジック部マクロ回路のブロック接続構造を図１５を用いて説明する。

図１５において、符号１６０１は第１のロジック領域（マクロ回路領域）を、符号１６０２は第２のロジック領域（マクロ回路領域）を、符号１６０３はマクロ回路の間の領域を示している。マクロ内部には電源メッシュ１６０４とＧＮＤメッシュ１６０５が配置されている。マクロ内における電源メッシュ１６０４とＧＮＤメッシュ１６０５の間には、回路構成因子となる結線と信号配線１６０６が配置されている。さらに、このマクロ同士をつなぐ、信号配線が引き出されている。符号１６０７はこの信号配線の接続領域を示している。マクロ同士の配線が同一配線層で接続されることもあれば、異なる配線層で接続されることもある。

ここでは、異なる配線層で接続される場合について、図１６の断面図を用いて説明する。配線層は、第１マクロ回路領域１７０１と、パッドへの電気的接続を行うためのマクロ間配線領域１７０２とで構成されている。シリコン基板１７０３上に絶縁膜１７０４が形成されており、この領域にＭ１配線１７０５とＭ２配線１７０６が交互に配置され、この配線をビア１７０７で接続する構造である。ここでＭ１配線１７０５およびＭ２配線１７０６の幅はいずれも７０ｎｍで最小配線幅である。Ｍ１配線１７０５とビア１７０７の端部におけるマージンはエクステンション１７０８と呼んでいる。

この場合も、前述したビアチェーンと同様に、接続部分を有してマクロの引き出し部同士がビアで接続される構造となる。

従来の構造では、マクロ回路とマクロ回路を接続する配線端部は、必ず配線端部が孤立配線と同様に、隣接する配線との間隔が広くなる構造が一般的であった。そのために、半導体装置の製造工程において、配線端部が設計値よりも後退する現象が発生しやすかった。この配線端部の設計値（図１６の状態）からの後退した構造は、電気的な断線を発生させることを図１７で示す。この図のように、Ｍ２配線１７０６にビア１７０７で接続されるＭ１配線１７０５の接続端部が後退し、この後退量１８０８がビア１７０７の直径サイズより大きくなると断線が発生する。

本発明の目的は、上述した従来技術の実状に鑑み、ビアで接続される０．１μｍ以下の微細配線で発生する配線後退による断線を防ぐことができる構造の半導体装置を提供することである。

上記目的を達成するために、本発明の半導体装置は、マクロ回路ブロックにおける微細配線の端部同士を繋ぐ接続領域に、必ず同一配線幅を有する配線層が２層以上存在し、かつ配線層の端部同士が複数のビアで接続されていることを特徴とする。この構成により、接続配線で発生する配線端部後退による断線を防ぐことが可能である。

さらに、本発明では、上記の配線層の端部に隣接した位置に、配線層の線幅と同一幅のダミー配線もしくはダミービアが少なくとも１つ配置されていることにより、接続配線の端部後退現象を発生させにくい構造を提供できる。

以上のように本発明によれば、下層の微細配線の配線端部と上層の微細配線の配線端部とをビアで接続する構造において、微細配線パターン形成時にビアに対して配線端部が後退する現象が起きて断線が生じることを防止できる。

以下、本発明の実施の形態について図面を参照して説明する。

（第１の実施例）
本発明の第１の実施例としてプロセス評価用ＴＥＧの例をあげる。

図１は第１の実施例としてパッド配線との接続配線の拡大平面図を示す。テストパターンは、ビアチェーン評価ＴＥＧ領域１０１と、パッドへの電気的接続を行うための引き出し配線領域１０２とで構成されている。ＴＥＧ領域１０１はＭ１配線１０３とＭ２配線１０４が交互に配置され、この配線をビア１０５で接続する構造である。ここでＭ１配線１０３およびＭ２配線１０４の幅はいずれも７０ｎｍで最小配線幅１０６である。パッドと接続するＭ１配線１０３の接続配線端部の配線幅は最小配線幅１０６であり、さらに孤立配線部はさらに配線が段階的に太くなり、この領域の配線幅１２０７は０．１７μｍ程度で形成されている。

図２に図１のＸ−Ｘ’線に沿った断面図を示す。テストパターンの配線層は、ビアチェーン評価ＴＥＧ領域１０１と、パッドへの電気的接続を行うための引き出し配線領域１０２とで構成されている。シリコン基板２０３上に絶縁膜２０４が形成されており、この領域にＭ１配線１０３とＭ２配線１０４が交互に配置され、この配線をビア１０５で接続する構造である。ここで、Ｍ１配線１０３およびＭ２配線１０４の配線幅はいずれも同じ７０ｎｍで、回路ブロックの設計規格上最小の配線幅となっている。この構造の特徴は、ビア１０５がＭ１配線１０３およびＭ２配線１０４と同一の幅で、Ｍ１配線１０３とＭ２配線１０４が共通して、複数のビア１０５で接続されていることである。図１のように平面図では従来技術（図１１）と同様の図面であるものの、Ｍ１配線１０３が複数のビア１０５で同一配線幅のＭ２配線１０４と接続されていることが重要である。

本実施例の効果について述べる。

図３に配線後退が起こった状態の断面図を示す。Ｍ１配線１０３の端部が後退してビア１０５−１が断線し、Ｍ２配線１０４の端部が後退し、ビア１０５−４が断線している。しかし、Ｍ１配線１０３とＭ２配線１０４はビア１０５−２とビア１０５−３で接続されている。つまり、配線接続部において複数のビアにより上下２つの配線が同時に並列接続されていることにより、配線の後退が発生しても断線しない構造が提供されている。このビアの数は多ければ多いほど、プロセス的に安定する。図４に不良分布の配線端部長補正量（Extension）依存性である。従来構造では、配線幅が０．１６μｍまでは不良品は発生していなかったが、配線幅が０．１μｍ以下でExtensionの長さに依存して不良が改善し、さらに接続領域での不良が過半数を占めていた。このように従来構造では配線幅が０．１μｍ以下で不良が多数発生していたが、本発明の実施例１によれば、配線幅が０．１μｍ以下においてビアの複数化で不良品が低減されている。また、配線端部の追加補正量が短いほど効果的に接続不良が改善されている。

（第２の実施例）
本例では、製品における実施形態として、２つのロジック部マクロ回路のブロック接続構造を図５を用いて説明する。

図５において、符号５０１は第１のロジック領域（マクロ回路領域）を、符号５０２は第１のロジック領域５０１と第２のロジック領域（不図示）の間の領域（マクロ回路間領域）を示している。マクロ内部には電源メッシュ５０４とＧＮＤメッシュ５０５が配置されている。マクロ内における電源メッシュ５０４とＧＮＤメッシュ５０５の間には、回路構成因子となる結線と信号配線５０６が配置されている。さらに、このマクロ同士をつなぐ信号配線が、マクロ回路間領域５０２において存在している。符号５０３はこの信号配線の接続領域を示している。

図６に図５のＹ−Ｙ’線に沿った断面図を示し、この図を用いて本実施例をさらに詳細を説明する。図６の断面図では、シリコン基板上６０４に絶縁膜６０５が形成されており、この領域にＭ１配線６０６とＭ２配線６０７が交互に配置され、この配線をビア６０８で接続する構造である。ここでＭ１配線６０６およびＭ２配線６０７の配線幅はいずれも同じ７０ｎｍで、最小配線幅である。Ｍ１配線６０６とＭ２配線６０７を接続するビア６０８は２つ配置されている。ビア６０８はＭ１配線６０６とＭ２配線６０７の幅と同一である。また、Ｍ１配線６０６におけるＭ２配線６０７との配線接続端部に対し、Ｍ１配線６０６と同一幅のダミーＭ１配線６０９が最小配線間隔６１１（回路ブロックの設計規格上最小の配線間隔）で配置されている。ダミーＭ１配線６０９は２つのダミービアでＭ２配線６０７と接続されている。さらに、Ｍ２配線６０７におけるＭ１配線６０６との配線接続端部に対し、Ｍ１配線６０７と同一幅のダミーＭ２配線６１０が最小配線間隔６１１で配置されている。ダミーＭ２配線６１０は２つのダミービアでＭ１配線６０７と接続されている。各ダミービアの幅はＭ１配線６０６とＭ２配線６０７の幅と同一である。

次に、本実施例の効果を述べる。この実施例では、ダミー配線を接続領域の微細配線に対して最小配線間隔で配置することにより、配線端部の後退現象を緩和する効果を有する。

本発明の実施例１を説明するための平面図である。 図１のＸ−Ｘ’に沿った断面図である。 本発明の実施例１の効果を説明するための断面図である。 従来構造と本発明の実施例１とにおける良品および不良発生頻度のエクステンション依存性を示すグラフである。 本発明の実施例２を説明するための平面図である。 図５のＹ−Ｙ’線に沿った断面図である。 一般的なプロセス評価用テストチップレイアウトの全体図である。 一般的な配線系プロセス評価用パターンを示す平面拡大図である。 ＴＥＧ領域と電極パッドとの接続領域の拡大図である。 図９のビアチェーンパターンと引き出し配線との接続部分を示す拡大図である。 指定したパッド配線との接続配線の拡大平面図である。 図１１に示した従来の配線構造の断面図である。 一般的な２層配線の製造プロセスを説明するための断面図である。 一般的な製品の概要を示す平面図である。 ２つのマクロブロック間の接続構造を示す平面図である。 従来のマクロブロック間の配線接続構造を示す断面図である。 本発明によって解決する課題を説明するための図である。

符号の説明

１０１ ビアチェーン評価ＴＥＧ領域
１０２ 引き出し配線領域
１０３、６０６ Ｍ１配線
１０４、６０７ Ｍ２配線
１０５、１０５−１〜１０５−４、６０８ ビア
１０６ 最小配線幅
１０７ 孤立配線幅
２０３、６０４ シリコン基板
２０４、６０５ 絶縁膜
５０１ 第１ロジック領域
５０２ マクロ回路間領域
５０３ 信号配線接続領域
５０４ マクロ内部電源メッシュ
５０５ マクロ内部ＧＮＤメッシュ
５０６ 信号配線
６０９ ダミーＭ１配線
６１０ ダミーＭ２配線
６１１ 最小配線間隔

Claims (7)

1. マクロ回路ブロックにおける微細配線の端部同士を繋ぐ接続領域に、必ず同一配線幅を有する配線層が２層以上存在し、かつ配線層の端部同士が複数のビアで接続されていることを特徴とする半導体装置。
2. 前記配線層および前記ビアが、マクロ回路ブロックにおける最小配線幅で構成されている、請求項１に記載の半導体装置。
3. 前記配線層および前記ビアの幅は０．１μｍ以下である、請求項１または２に記載の半導体装置。
4. 前記配線層の端部に隣接した位置に、前記配線層の線幅と同一幅のダミー配線もしくはダミービアが少なくとも１つ配置されている、請求項１から３のいずれかに記載の半導体装置。
5. 前記配線層の端部に対して前記ダミー配線もしくはダミービアが、マクロ回路ブロックにおける最小配線間隔で配置されている、請求項４に記載の半導体装置。
6. 前記ダミー配線もしくはダミービアが、マクロ回路ブロックにおける最小配線幅で構成されている、請求項４に記載の半導体装置。
7. 前記ダミー配線もしくはダミービアの幅は０．１μｍ以下である、請求項４から６のいずれかに記載の半導体装置。

Images