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JP2007012761A - 半導体ｉｃ内蔵基板及びその製造方法 - Google Patents

半導体ｉｃ内蔵基板及びその製造方法 Download PDF

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JP2007012761A JP2005189708A JP2005189708A JP2007012761A JP 2007012761 A JP2007012761 A JP 2007012761A JP 2005189708 A JP2005189708 A JP 2005189708A JP 2005189708 A JP2005189708 A JP 2005189708A JP 2007012761 A JP2007012761 A JP 2007012761A
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賢一 川畑
Kei Suzuki
圭 鈴木
弘介 ▼高▲野
Hirosuke Takano
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Abstract

【課題】 高精度に位置決めされた半導体ＩＣを内蔵させることが可能な半導体ＩＣ内蔵基板及びその製造方法を提供する。
【解決手段】 半導体ＩＣ１５のスタッドバンプ１６に対応したコア基板１０上の所定の位置に位置決め用穴１３を形成し、スタッドバンプ１６が位置決め用穴１３に嵌り込むようにコア基板１０上に半導体ＩＣ１５を実装した後、コア基板１０上にプレス基板１７をプレスして半導体ＩＣ１５をコア基板１０内に埋め込む。これにより、半導体ＩＣ１５の位置ずれを防止することができ、高精度に位置決めされた半導体ＩＣ１５を内蔵する半導体ＩＣ内蔵基板を製造することができる。
【選択図】 図６

Description

本発明は、半導体ＩＣ内蔵基板及びその製造方法に関し、特に、高精度に位置決めされた半導体ＩＣが内蔵された半導体ＩＣ内蔵基板及びその製造方法に関する。
近年、半導体ＩＣ搭載モジュールに対する小型化・薄型化の要求を満たすべく、搭載する半導体ＩＣをベアチップの状態で回路基板に搭載する提案が数多くなされている。しかしながら、回路基板の表面に半導体ＩＣを搭載すると、回路基板表面の一部が半導体ＩＣによって占有されてしまうことから、回路基板の使用効率が低下するという問題があった。また、回路基板上に半導体ＩＣが搭載されているため、モジュール全体を薄くすることが困難であるという問題もあった。
これを解決する方法としては、特許文献１に記載されているように、回路基板にキャビティを形成し、その内部にベアチップ状態の半導体ＩＣを埋め込むことによって半導体ＩＣ内蔵基板を構成する方法が考えられる。
特開平９−３２１４０８号公報
しかしながら、特許文献１に記載された方法では、半導体ＩＣを収容するためのキャビティを回路基板上に形成する必要があり、回路基板にある程度の厚みが必要となるため、回路基板全体の薄型化が困難である。また、半導体ＩＣをキャビティ内に埋め込む場合には、キャビティと半導体ＩＣとの間に隙間ができるため、半導体ＩＣの位置ずれが生じるという問題がある。このように、半導体ＩＣの実装位置にずれがあった場合には、半導体ＩＣと内部配線との相対的な位置関係にずれが生じ、半導体ＩＣ内蔵基板の製品としての歩留まりが著しく低下するという問題がある。
したがって、本発明の目的は、高精度に位置決めされた半導体ＩＣを内蔵する半導体ＩＣ内蔵基板を提供することにある。
本発明の目的はまた、高精度に位置決めされた半導体ＩＣを内蔵させることが可能な半導体ＩＣ内蔵基板の製造方法を提供することにある。
本発明の上記目的は、導電性突起物を有する半導体ＩＣと、半導体ＩＣが内蔵された積層基板とを少なくとも備え、積層基板は、一方の表面に位置決め用穴が形成された第1の樹脂層と、第1の樹脂層の一方の表面側に設けられた第２の樹脂層とを少なくとも含み、半導体ＩＣは、導電性突起物が位置決め用穴に嵌め込まれた状態で第１の樹脂層及び第２の樹脂層間に埋め込まれていることを特徴とする半導体ＩＣ内蔵基板によって達成される。
本発明においては、第１の樹脂層と半導体ＩＣとの間に接着用樹脂層が介在していることが好ましい。これによれば、接着用樹脂が導電性突起物と一緒に位置決め用穴の内部に入り込み、導電性突起物と位置決め用穴との間の隙間は接着用樹脂で埋められるので、半導体ＩＣを強固に固定することができる。
本発明の上記目的はまた、第1の樹脂層の一方の主面に位置決め用穴を形成する工程と、導電性突起物を有する半導体ＩＣを用意し、導電性突起物を位置決め用穴に嵌め込むことによって第1の樹脂層上に半導体ＩＣを搭載する工程と、第1の樹脂層の一方の主面側から第２の樹脂層をプレスすることにより、半導体ＩＣを第１及び第２の樹脂層間に埋め込む工程とを含むことを特徴とする半導体ＩＣ内蔵基板の製造方法によっても達成される。
本発明においては、第１の樹脂層の少なくとも片面に金属板が張り付けられていることが好ましい。これによれば、樹脂の硬化収縮による寸法変動、水分履歴による樹脂の膨張、収縮、ゆがみ等を防止することができ、半導体ＩＣの位置ずれを防止することができる。なお、金属板の張り付け方法としては、プリプレグ等の半硬化材料をプレス、ラミネートによって張り付けてもよく、粘着材を用いて張り付けてもよく、熱や紫外線で発泡するシートを介して張り付けてもよい。また、金属板を剥がす場合には、熱や紫外線により粘着力を落とす方法、加熱しながら剥がす方法、溶剤等により粘着材を落とす方法、エッチング可能なエッチャントで金属をエッチングする方法等があり、適時使い分けることができる。
本発明において、第１の樹脂層に位置決め用穴を形成する工程は、位置決め用穴を形成すべき位置に対応した金属板の所定の位置に開口パターンを形成する工程と、開口パターンの位置に基づいて樹脂基板の一方の主面に位置決め用穴を形成する工程とを含むことが好ましい。これによれば、位置決め用穴を所望の位置に性格に形成することが可能となる。
本発明においては、半導体ＩＣを搭載する工程に先立って、位置決め用穴が形成されている第１の樹脂層の一方の主面に接着用樹脂層を形成する工程をさらに含むことが好ましい。これによれば、半導体ＩＣの位置ずれを防止することができ、半導体ＩＣを所定の位置に強固に固定することが可能となる。
本発明においては、半導体ＩＣを第１及び第２の樹脂層間に埋め込んだ後、第１又は第２の樹脂層を貫通して半導体ＩＣの導電性突起物と接続されたビアホールを形成する工程と、ビアホール内を導電性材料で埋める工程とをさらに含むことが好ましく、当該ビアホールを開口パターンの形成位置に形成することが好ましい。これによれば、位置決め用穴の形成に用いた開口パターンをビアホールの形成のための開口パターンとしてそのまま利用することができるから、特に導電性突起物に対して目ずれのない正確なビアホールを形成することができる。
本発明においては、第２の樹脂層の片面に金属板があらかじめ張り付けられていることが好ましい。これによれば、片面が金属板で補強されているのでハンドリングし易く、また第２の樹脂層をプレスする工程において樹脂の硬化収縮による寸法変動、水分履歴による樹脂の膨張、収縮、ゆがみ等を防止することができ、半導体ＩＣの位置ずれをより一層防止することができる。
本発明においては、半導体ＩＣを第１及び第２の樹脂層間に埋め込んだ後のいずれかの工程に先立って第２の樹脂層に張り付けられた金属板を除去してもよく、第２の樹脂層に張り付けられた金属板を最終工程まで残存させてもよい。第２の樹脂層の金属板を途中の工程で除去した場合には、その後のビアホール形成やめっき処理を容易に行うことができる。また、第２の樹脂層に張り付けられた金属板を最終工程まで残存させた場合には、当該金属板を放熱板として機能させることが可能となる。
本発明によれば、高精度に位置決めされた半導体ＩＣを内蔵する半導体ＩＣ内蔵基板を提供することができる。また、本発明によれば、高精度に位置決めされた半導体ＩＣを内蔵させることが可能な半導体ＩＣ内蔵基板の製造方法を提供することができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１乃至図１４は、本発明の好ましい実施の形態に係る半導体ＩＣ内蔵基板の製造方法を説明するための略断面図である。
図１に示すように、本実施形態に係る半導体ＩＣ内蔵基板の製造では、まずコア基板１０を用意する。コア基板１０としては、例えば、両面に銅箔１２があらかじめ張り付けられた樹脂基板１１（両面銅張り板）を用いることができる。樹脂基板１１の材料としては、熱硬化性樹脂又は熱可塑性樹脂を用いることが好ましい。リフロー耐久性を有する材料であれば熱硬化性、熱可塑性樹脂を問わず用いることができる。具体的にはエポキシ樹脂、ビスマレイミド−トリアジン樹脂（BTレジン）、フェノール樹脂、ビニルベンジル樹脂、ポリフェニレンエーテル（ポリフェニレンエーテルオキサイド）樹脂（PPE,PPO）、シアネート樹脂、ベンゾオキサジン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアリレート樹脂、ポリエーテルエーテルケトン樹脂などを選択することができる。また、ガラスクロス、アラミド、芳香族ポリエステル等の不織布に上記樹脂を含浸させた材料や上記樹脂にフィラーを含有させた材料を用いてもよい。樹脂基板１１の厚さは、１０〜５００μｍであることが好ましく、銅箔１２の厚さは、３〜７０μｍであることが好ましい。なお、両側に貼り付けられる銅箔の厚みは異なっていてもよく、さらには材質や張り付け方法が異なっていてもかまわない。
次に、図２に示すように、コア基板１０の両面にある銅箔１２をパターニングする。このときのパターニングはサブトラクティブ法により行ってもよく、セミアディティブ法により行ってもよい。このパターニングにより、一方の主面（表面）にはランドパターンや配線パターンといった導体パターン１２ａを形成し、他方の主面（裏面）には位置決め用穴を形成するためのマークとなる開口パターン１２ｂを形成する。
次に、図３に示すように、コア基板１０の表面に位置決め用穴１３を形成する。このときの穴あけは、特に限定されるものではないが、レーザ加工によって行うことができ、炭酸ガスレーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。穴あけは、開口パターン１２ｂの位置をカメラでモニタリングしながら開口パターン１２ｂが存在する二次元平面上の位置にコア基板１０の表面側からレーザビームを照射することにより行う。なお、位置決め用穴１３は貫通していてもよいし、貫通していなくてもよい。
次に、図４に示すように、位置決め用穴１３が形成されているコア基板１０の表面の全面に未硬化の接着用樹脂層１４を形成する。接着用樹脂層１４の形成は、特に限定されるものではないが、例えば未硬化の接着用樹脂シートの張り付けによって行うことができる。接着用樹脂層１４としては、特に限定されるものではないが、熱硬化性樹脂を用いることができる。接着用樹脂層１４の厚さは、１〜１００μｍであることが好ましい。
次に、図５（ａ）及び（ｂ）に示すように、半導体ＩＣ１５をコア基板１０上に搭載する。半導体ＩＣ１５の種類としては、例えば、ＣＰＵやＤＳＰのようなデジタルＩＣを挙げることができる。半導体ＩＣ１５の一方の主面にはパッド電極（不図示）が形成され、パッド電極上には導電性突起物の一種であるスタッドバンプ１６が設けられている。導電性突起物はスタッドバンプに限定されるものではなく、プレートバンプ、メッキバンプ、ボールバンプなどの各種のバンプを用いることができる。導電性突起物としてスタッドバンプを用いる場合には、銀や銅をワイヤボンディングにて形成することができ、プレートバンプを用いる場合には、メッキ、スパッタ又は蒸着によって形成することができる。また、メッキバンプを用いる場合には、メッキによって形成することができ、ボールバンプを用いる場合には、半田ボールをランド電極上に載置した後、これを溶融させるか、クリーム半田をランド電極上に印刷した後、これを溶融させることによって形成することができる。導電性突起物に使用可能な金属種としては特に限定されず、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ニッケル・クロム合金（Ｎｉ−Ｃｒ）、半田などを使用することができる。また、導電性材料をスクリーン印刷し、これを硬化させた円錐状、円柱状等のバンプや、ナノペーストを印刷し、加熱によりこれを焼結させてなるバンプを用いることもできる。
特に限定されるものではないが、半導体ＩＣ１５の厚さｔは、通常の半導体ＩＣ１５に比べて非常に薄くされている。半導体ＩＣの厚さｔについては、特に限定されないが、１００μｍ以下、例えば２０〜５０μｍ程度に設定することが好ましい。これは、半導体ＩＣ１５の厚さｔは、薄ければ薄いほど、半導体ＩＣ内蔵基板全体の厚みを低減できる一方、薄くしすぎると、半導体ＩＣ１５にクラックが発生したり、ハンドリングが著しく困難となるからである。これに対し、半導体ＩＣ１５の厚さｔを２０〜５０μｍ程度に設定すれば、半導体ＩＣ内蔵基板全体の厚みを十分に低減しつつ、クラックの発生やハンドリング性の著しい低下を防止することが可能となる。
本実施形態においては、このような半導体ＩＣ１５をコア基板１０上に搭載する際、スタッドバンプ１６を対応する位置決め用穴１３に一致させて嵌め込む。このとき、接着用樹脂層１４の一部がスタッドバンプ１６と一緒に位置決め用穴１３の内部に入り込むことにより、スタッドバンプ１６と位置決め用穴１３との間の隙間は接着用樹脂で埋められる。このようにして半導体ＩＣ１５は正確に位置決めされ、図５（ｂ）に示すように、半導体ＩＣ１５はコア基板１０上に仮固定される。
次に、図６（ａ）及び（ｂ）に示すように、コア基板１０と同サイズのプレス基板１７を用意し、コア基板１０の上面にプレス基板１７を張り合わせる。プレス基板１７としては、リフロー耐久性を有する材料であれば熱硬化性、熱可塑性樹脂を問わず用いることができる。具体的にはエポキシ樹脂、ビスマレイミド−トリアジン樹脂（BTレジン）、フェノール樹脂、ビニルベンジル樹脂、ポリフェニレンエーテル（ポリフェニレンエーテルオキサイド）樹脂（PPE,PPO）、シアネート樹脂、ベンゾオキサジン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアリレート樹脂、ポリエーテルエーテルケトン樹脂などを選択することができる。また、ガラスクロス、アラミド、芳香族ポリエステル等の不織布に上記樹脂を含浸させた材料や上記樹脂にフィラーを含有させた材料を用いてもよい。プレス基板１７の厚さは、２０〜５００μｍであることが好ましい。
このようなプレス基板１７をプレスしながら加熱することにより、プレス基板１７に含まれる熱硬化性樹脂が溶融、硬化するか、熱可塑性樹脂が溶融し、半導体ＩＣ１５がコア基板１０内に埋め込まれた状態となる。つまり、半導体ＩＣ１５は、樹脂基板１１によって構成される第１の樹脂層と、プレス基板１７によって構成される第２の樹脂層との間に挟み込まれた状態となる。このとき、半導体ＩＣ１５の各スタッドバンプ１６が位置決め用穴１３に嵌め込まれており、しかも半導体ＩＣ１５が接着用樹脂層１４を介してコア基板１０上に搭載されているので、半導体ＩＣ１５の位置ずれを防止することができる。また、スタッドバンプ１６と位置決め用穴１３との間の隙間が接着用樹脂層１４の一部で埋められていることから、プレス時における接着用樹脂層１４の硬化により、コア基板１０とプレス基板１７との間を確実に接着できるとともに、半導体ＩＣ１５を強固に固定することができる。このようにして、図６（ｂ）に示すように、半導体ＩＣ１５が埋め込まれた積層基板１０Ａが完成する。
次に、図７に示すように、積層基板１０Ａを上下反転させ、すでに開口パターン１２ｂが形成されている銅箔１２をさらにエッチングして、ビアホールを形成すべき領域にある銅箔１２を選択的に除去する。銅箔１２の除去は、サブトラクティブ法又はセミアディティブ法によって行うことができる。これにより、新たな開口パターン１２ｃを形成する。
次に、図８に示すように、開口パターン１２ｂ、１２ｃの形成位置にビアホール１８を形成する。ビアホール１８の形成は、特に限定されるものではないが、レーザ加工によって行うことができ、炭酸ガスレーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。このときのレーザビームの径は、例えば５０μｍ程度に設定すればよい。ここで、本実施形態においては、位置決め用穴１３の形成に用いた開口パターン１２ｂをビアホール１８の形成のための開口パターンとしてそのまま利用することができるから、特にスタッドバンプ１６に対しては目ずれのない正確なビアホールを形成することができる。
次に、図９に示すように、ビアホール１８の内部を含めた積層基板１０Ａの全面に下地導体層１９を形成する。下地導体層１９としては、例えば銅（Ｃｕ）を用いることができる。下地導体層１９の形成方法としては、特に限定されるものではないが、無電解メッキ法、スパッタ法、蒸着法等を用いることができる。下地導体層１９は、その後に行う電解メッキの下地となるため、その厚みとしては非常に薄く、例えば０．００５〜３μｍ程度で足りる。
次に、図１０に示すように、積層基板１０Ａの全面にドライフィルム２０を張り付けた後、これをパターニングして、ビアホール１８が形成されている領域周辺にあるドライフィルム２０を部分的に除去する。このときのパターニングはサブトラクティブ法によって行うが、セミアディティブ法やフルアディティブ法を用いてもよい。これにより、ビアホール１８が形成されている領域周辺以外がドライフィルム２０で覆われた状態となる。
次に、図１１に示すように、パターニングされたドライフィルム２０をマスクとして用い、電界メッキ法によりビアホール１８内を導電性材料２１で埋めると共に、ビアホール１８の上端部に導体パターン（ランドパターンあるいは配線パターン）を形成する。メッキ液の種類については適宜選択すればよく、例えば、導電性材料２１を銅（Ｃｕ）とする場合には、メッキ液として硫酸銅を用いることができる。なお、ビアホール１８内に空洞が残るような場合には、ビアホール１８内を導電性樹脂で埋めてもよい。このようにすれば、メッキ液の残留によるビアホール１８の腐食を防止することができる。
次に、図１２に示すように、ドライフィルム２０を剥離して、積層基板１０Ａ上の下地導体層１９を露出させた後、図１３に示すように、不要な下地導体層１９を除去し、個々の導体パターンを分離する。これにより、ランドパターンや配線パターンが形成された状態となる。
最後に、図１４に示すように、導体パターン間をレジスト２２で埋めて平坦化することにより、導体パターン間の十分な絶縁状態を確保する。以上により、本実施形態によるＩＣ内蔵基板２５が完成する。
以上説明したように、本実施形態によれば、半導体ＩＣ１５のスタッドバンプ１６に対応したコア基板１０上の所定の位置に位置決め用穴１３を形成し、スタッドバンプ１６を位置決め用穴１３に嵌め込むことによってコア基板１０上に半導体ＩＣ１５を実装した後、第１の樹脂層となるコア基板１０上に第２の樹脂層となるプレス基板１７をプレスすることにより、半導体ＩＣ１５を第１及び第２の樹脂層間に埋め込むこととしたので、半導体ＩＣ１５の位置ずれを防止することができ、高精度に位置決めされた半導体ＩＣを内蔵する半導体ＩＣ内蔵基板を製造することができる。
また、本実施形態によれば、半導体ＩＣ１５をコア基板１０上に搭載してからプレス基板１７のプレスによって積層基板１０Ａ内に埋め込むまでの間、コア基板１０には銅箔１２が張り付けられているので、樹脂の硬化収縮による寸法変動、水分履歴による樹脂の膨張、収縮、ゆがみ等を防止することができる。特に、コア基板１０の表面側の銅箔１２については、半導体ＩＣ１５の搭載領域を確保するため、パターニングによってその多くが除去されてしまうが、裏面側の銅箔１２については、半導体ＩＣ１５のスタッドバンプ１６に対応する位置に略円形の開口パターンが形成される程度であるため、裏面側の銅箔１２については樹脂基板１１の収縮等を抑制できる程度の強度・剛性を保っている。したがって、コア基板１０の寸法変動に伴う半導体ＩＣ１５の位置ずれを防止することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、コア基板１０として両面銅張り板を用いる場合について説明したが、本発明はこれに限定されるものではなく、片面銅張り板を用いてもよい。また、樹脂基板１１に張り付けられる金属としても銅箔に限定されず、種々の金属板を用いることができる。つまり、本発明では、少なくとも片面に金属板が張り付けられた樹脂基板をコア基板として用いることができる。さらに、本発明のコア基板は、金属板が張り付けられた樹脂基板に限定されず、他の方法によって寸法変動を抑制できるような場合には樹脂基板のみであってもかまわない。
また、上記実施形態においては、コア基板１０にのみ金属板が張り付けられており、プレス基板１７が樹脂のみで構成されている場合について説明したが、例えば、図１５に示すように、片面に銅箔１７ｘがあらかじめ張り付けられた樹脂基板（片面銅張り板）をプレス基板１７として用いることもできる。つまり、ハンドリングするときにプレス基板１７の片面が金属板で補強されていればよい。プレス基板１７にこのような片面銅張り板を用いた場合には、図１５に示す図６と同様のプレス工程においてハンドリングし易く、また樹脂の硬化収縮による寸法変動、水分履歴による樹脂の膨張、収縮、ゆがみ等を防止することができ、半導体ＩＣの位置ずれをより一層防止することができる。このようにして、図１５のプレス基板１７の片面（上側の面）にも金属板を張り付けた状態で半導体ＩＣを埋込んだ後、例えば図８に示したビアホール１８の形成前等、工程の途中のどこかで金属板１７ｘを剥離してもよく、あるいはプレス基板１７に張り付けた金属板１７ｘを最終工程までそのまま残して残存させて、最終的に図１６に示すように、ＩＣ内蔵基板２５の最下面で放熱板として機能させることも可能である。
また、上記実施形態においては、位置決め用穴１３の形成をレーザ加工によって行う場合について説明したが、本発明はこれに限定されるものではなく、フォトリソグラフィ、ドライブラスト、ウェットブラスト等を用いることもできる。その際、開口パターンが形成された銅箔１２をマスクにして位置決め用穴１３の形成を行ってもよく、この場合にはコア基板１０の裏面側に位置決め用穴が形成されることになる。また、上記実施形態においては、ビアホール１８の形成をレーザ加工によって行う場合について説明したが、位置決め用穴１３の形成と同様、フォトリソグラフィ、ドライブラスト、ウェットブラスト等の他の方法を用いてもよい。
また、上記実施形態においては、半導体ＩＣ１５を埋め込むためのプレス用樹脂シートの一例としてプレス基板１７を用いる場合について説明したが、本発明はこれに限定されるものではなく、例えば、熱可塑性樹脂シート等、他の樹脂シートを用いてもかまわない。
また、上記実施形態においては、図７に示したように、開口パターン１２ｂが形成されている銅箔１２をさらにエッチングして、ビアホール１８を形成すべき領域に新たな開口パターン１２ｃを形成する場合について説明したが、本発明はこれに限定されるものではなく、銅箔１２全体を完全に除去してもかまわない。さらに、プレス基板１７に金属板１７ｘが張り付けられている場合にはこれも同時に除去してかまわない。このようにしたとしても、積層基板１０Ａの内部にあるスタッドバンプ１６や導体パターンを透過的に参照しながらレーザ加工を行えば、ビアホール１８の形成位置を正確に特定することができる。
また、上記実施形態においては、スタッドバンプ１６の形成位置にもビアホール１８を形成しているが、スタッドバンプ１６の場合にはある程度の突起量を有するため、積層基板１０Ａの基板面の研磨又はブラストによってスタッドバンプ１６の先端部分を頭出しすることで、ビアホール１８の形成及びビアホール１８内への導電性材料２１の埋め込みに代えることも可能である。
図１は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（コア基板の用意）を説明するための略断面図である。 図２は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（パターニング）を説明するための略断面図である。 図３は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（位置決め用穴の形成）を説明するための略断面図である。 図４は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（半硬化樹脂の形成）を説明するための略断面図である。 図５は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（ＩＣ仮置き）を説明するための略断面図である。 図６は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（樹脂プレス）を説明するための略断面図である。 図７は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（銅箔エッチング）を説明するための略断面図である。 図８は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（ビアホール加工）を説明するための略断面図である。 図９は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（下地導体層の形成）を説明するための略断面図である。 図１０は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（パターニング）を説明するための略断面図である。 図１１は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（電界メッキ）を説明するための略断面図である。 図１２は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（ドライフィルムの剥離）を説明するための略断面図である。 図１３は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（下地導体層の除去）を説明するための略断面図である。 図１４は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（レジストの形成）を説明するための略断面図である。 図１５は、本発明の他の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（樹脂プレス）を説明するための略断面図である。 図１６は、本発明の好ましい実施の形態に係るＩＣ内蔵基板の製造方法の一工程（最終工程）を説明するための略断面図である。
符号の説明
１０ コア基板
１０Ａ 積層基板
１１ 樹脂基板（第１の樹脂層）
１２ 銅箔
１２ａ 導体パターン
１２ｂ 開口パターン
１２ｃ 開口パターン
１３ 位置決め用穴
１４ 接着用樹脂層
１６ スタッドバンプ
１７ プレス基板（第２の樹脂層）
１７ｘ 銅箔（金属板）
１８ ビアホール
１９ 下地導体層
２０ ドライフィルム
２１ 導電性材料
２２ レジスト
２５ 半導体ＩＣ内蔵基板

Claims (11)

  1. 導電性突起物を有する半導体ＩＣと、前記半導体ＩＣが内蔵された積層基板とを少なくとも備え、
    前記積層基板は、一方の表面に位置決め用穴が形成された第1の樹脂層と、前記第1の樹脂層の前記一方の表面側に設けられた第２の樹脂層とを少なくとも含み、
    前記半導体ＩＣは、前記導電性突起物が前記位置決め用穴に嵌め込まれた状態で前記第１の樹脂層及び第２の樹脂層間に埋め込まれていることを特徴とする半導体ＩＣ内蔵基板。
  2. 前記第１の樹脂層と前記半導体ＩＣとの間に接着用樹脂層が介在していることを特徴とする請求項１に記載の半導体ＩＣ内蔵基板。
  3. 第1の樹脂層の一方の主面に位置決め用穴を形成する工程と、
    導電性突起物を有する半導体ＩＣを用意し、前記導電性突起物を前記位置決め用穴に嵌め込むことによって前記第1の樹脂層上に前記半導体ＩＣを搭載する工程と、
    前記第1の樹脂層の前記一方の主面側から第２の樹脂層をプレスすることにより、前記半導体ＩＣを前記第１及び第２の樹脂層間に埋め込む工程とを含むことを特徴とする半導体ＩＣ内蔵基板の製造方法。
  4. 前記第１の樹脂層の少なくとも片面に金属板があらかじめ張り付けられていることを特徴とする請求項３に記載の半導体ＩＣ内蔵基板の製造方法。
  5. 前記第１の樹脂層に位置決め用穴を形成する工程は、
    前記位置決め用穴を形成すべき位置に対応した前記金属板の所定の位置に開口パターンを形成する工程と、
    前記開口パターンの位置に基づいて前記樹脂基板の前記一方の主面に前記位置決め用穴を形成する工程とを含むことを特徴とする請求項４に記載の半導体ＩＣ内蔵基板の製造方法。
  6. 前記半導体ＩＣを搭載する工程に先立って、
    前記位置決め用穴が形成されている前記第１の樹脂層の前記一方の主面に接着用樹脂層を形成する工程をさらに含むことを特徴とする請求項４に記載の半導体ＩＣ内蔵基板の製造方法。
  7. 前記半導体ＩＣを前記第１及び第２の樹脂層間に埋め込んだ後、前記第１又は第２の樹脂層を貫通して前記半導体ＩＣの前記導電性突起物と接続されたビアホールを形成する工程と、前記ビアホール内を導電性材料で埋める工程とをさらに含むことを特徴とする請求項３乃至５に記載の半導体ＩＣ内蔵基板の製造方法。
  8. 前記ビアホールを前記開口パターンの形成位置に形成することを特徴とする請求項７に記載の半導体ＩＣ内蔵基板の製造方法。
  9. 前記第２の樹脂層の片面に金属板があらかじめ張り付けられていることを特徴とする請求項３乃至８のいずれか１項に記載の半導体ＩＣ内蔵基板の製造方法。
  10. 前記半導体ＩＣを第１及び第２の樹脂層間に埋め込んだ後のいずれかの工程に先立って、前記第２の樹脂層の前記金属板を除去する工程をさらに含むことを特徴とする請求項９のいずれか１項に記載の半導体ＩＣ内蔵基板の製造方法。
  11. 前記第２の樹脂層に張り付けられた前記金属板を最終工程まで残存させることを特徴とする請求項９に記載の半導体ＩＣの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270633A (ja) * 2007-04-24 2008-11-06 Cmk Corp 半導体素子内蔵基板
WO2010018708A1 (ja) * 2008-08-12 2010-02-18 株式会社村田製作所 部品内蔵モジュールの製造方法及び部品内蔵モジュール
CN113161249A (zh) * 2021-03-31 2021-07-23 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61239U (ja) * 1984-06-07 1986-01-06 富士通株式会社 超高周波回路基板のろう付け構造
JP2002231762A (ja) * 2001-02-01 2002-08-16 Toppan Forms Co Ltd Ｉｃチップの実装方法とｉｃチップ実装体
JP2003037205A (ja) * 2001-07-23 2003-02-07 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
JP2003318234A (ja) * 2002-02-25 2003-11-07 Sony Corp 電子部品および電子部品の製造方法
JP2005517287A (ja) * 2002-01-31 2005-06-09 イムベラ エレクトロニクス オサケユキチュア 構成要素をベースに埋め込み接触を形成する方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61239U (ja) * 1984-06-07 1986-01-06 富士通株式会社 超高周波回路基板のろう付け構造
JP2002231762A (ja) * 2001-02-01 2002-08-16 Toppan Forms Co Ltd Ｉｃチップの実装方法とｉｃチップ実装体
JP2003037205A (ja) * 2001-07-23 2003-02-07 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
JP2005517287A (ja) * 2002-01-31 2005-06-09 イムベラ エレクトロニクス オサケユキチュア 構成要素をベースに埋め込み接触を形成する方法
JP2003318234A (ja) * 2002-02-25 2003-11-07 Sony Corp 電子部品および電子部品の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270633A (ja) * 2007-04-24 2008-11-06 Cmk Corp 半導体素子内蔵基板
WO2010018708A1 (ja) * 2008-08-12 2010-02-18 株式会社村田製作所 部品内蔵モジュールの製造方法及び部品内蔵モジュール
CN102119588A (zh) * 2008-08-12 2011-07-06 株式会社村田制作所 元器件内置模块的制造方法及元器件内置模块
JP5093353B2 (ja) * 2008-08-12 2012-12-12 株式会社村田製作所 部品内蔵モジュールの製造方法及び部品内蔵モジュール
CN102119588B (zh) * 2008-08-12 2014-03-05 株式会社村田制作所 元器件内置模块的制造方法及元器件内置模块
CN103747616A (zh) * 2008-08-12 2014-04-23 株式会社村田制作所 元器件内置模块
CN113161249A (zh) * 2021-03-31 2021-07-23 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

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