[go: up one dir, main page]

JP2007066959A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2007066959A
JP2007066959A JP2005247401A JP2005247401A JP2007066959A JP 2007066959 A JP2007066959 A JP 2007066959A JP 2005247401 A JP2005247401 A JP 2005247401A JP 2005247401 A JP2005247401 A JP 2005247401A JP 2007066959 A JP2007066959 A JP 2007066959A
Authority
JP
Japan
Prior art keywords
silicon carbide
contact portion
base
base contact
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005247401A
Other languages
English (en)
Inventor
Tomokatsu Watanabe
友勝 渡辺
Yoichiro Tarui
陽一郎 樽井
Masayuki Imaizumi
昌之 今泉
Kenichi Otsuka
健一 大塚
Tetsuya Takami
哲也 高見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2005247401A priority Critical patent/JP2007066959A/ja
Publication of JP2007066959A publication Critical patent/JP2007066959A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】不純物の炭化珪素層内での凝集等の問題なく、活性化アニール等でのベースコンタクト部のエッチングを抑制し、ソース・ベース共通電極とベースコンタクト部とが、抵抗率の低いオーミックコンタクトとなる炭化珪素半導体装置の製造方法を提供する。
【解決手段】基板温度を４００℃以上８００℃以下に保持しつつ、不純物濃度が２ｅ２０ｃｍ-3以上のＡｌイオンをイオン注入することで、ベースコンタクト部１５を形成する。基板温度を４００℃以上８００℃以下にしてイオン注入を行うことで、イオン注入時の炭化珪素層の結晶性悪化が抑制され、不純物の炭化珪素層内での凝集等の問題なく、活性化アニール等でのベースコンタクト部１５のエッチングが抑制される。
【選択図】図１３

Description

本発明は、炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）は、高い絶縁破壊電界を有している。そのため、炭化珪素を用いた縦型の絶縁ゲート電界効果トランジスタ（炭化珪素ＭＯＳＦＥＴ）は、珪素（Ｓｉ）を用いた場合に比べて、高耐圧かつ低損失のスイッチング性能を有する。
また、炭化珪素ＭＯＳＦＥＴのチャネル部に、炭化珪素からなるエピタキシャルチャネル層を形成することでチャネル移動度を改善することができ、より低損失な特性のスイッチング素子を得ることができる。
ここで、ｎチャネルの炭化珪素ＭＯＳＦＥＴでは、スイッチング動作を行う際、ｐ型のベース領域とｎ型のソース領域を金属電極（ソース・ベース共通電極）で接続することにより、ベース領域とソース領域を同電位にして動作している。これは、炭化珪素ＭＯＳＦＥＴが、ＯＦＦ動作時にバイポーラ動作するのを防ぎ、さらにＯＦＦ動作を速やかに行うために必要とされている。
そして、ＯＦＦ動作によるスイッチング損失を最小限に抑えるために、ベース領域とソース・ベース共通電極とを、コンタクト抵抗率１ｅ−３Ωｃｍ2以下のオーミックコンタクトにする必要がある。
そのため、ソース・ベース共通電極にニッケル（Ｎｉ）電極を用いる場合、アルミニウム（Ａｌ）、ボロン（Ｂ）、若しくはガリウム（Ｇａ）の何れかを含むイオンが高濃度に注入された、ｐ型の炭化珪素層（ベースコンタクト部）をベース領域のソース・ベース共通電極との接合部に形成する必要がある。
そこで、非特許文献１では、ベース領域に濃度２ｅ２０ｃｍ-3のＡｌイオンを注入してベースコンタクト部を形成し、ベースコンタクト部とＮｉ電極とをコンタクトさせることで、コンタクト抵抗率５ｅ−３Ωｃｍ2のオーミックコンタクトを得ている。
また、炭化珪素ＭＯＳＦＥＴの製造工程では、イオン注入した不純物のアニール処理による活性化率を高くするために、炭化珪素基板（炭化珪素ウエハ）を高温に保持した状態でイオン注入を行う手法が知られている。
そして、特許文献１には、炭化珪素基板を１０００℃以上に保持した状態でイオン注入を行うことで、炭化珪素ＭＯＳＦＥＴの一部であるベース領域やソース領域を形成する発明が開示されている。
Ｓ．Ｔａｎｉｍｏｔｏ，Ｎ．Ｋｉｒｉｔａｎｉ，Ｍ．Ｈｏｓｈｉ，ａｎｄ Ｈ．Ｏｋｕｓｈｉ"Ｏｈｍｉｃ ｃｏｎｔａｃｔ ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｆａｂｒｉｃａｔｉｏｎ ｐｒｏｃｅｓｓ ａｐｐｌｉｃａｂｌｅ ｔｏ ｐｒａｃｔｉｃａｌ ＳｉＣ ｄｅｖｉｃｅｓ"，Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ，３８９−３９３（２００１）８７９． 特許第３２０６７２７号公報
しかしながら、炭化珪素ＭＯＳＦＥＴでは、低損失化のため、ソース・ベース共通電極とベースコンタクト部とのコンタクトについて、コンタクト抵抗率が１ｅ−３Ωｃｍ2以下のオーミックコンタクトが必要とされている。
そのため、非特許文献１に開示されたものよりもさらに低いコンタクト抵抗率を持つオーミックコンタクトが必要となる。
さらに、ベースコンタクト部は、高濃度のイオン注入により、結晶性が悪化している。そして、ベースコンタクト部形成後に、活性化アニ−ルやエピタキシャルチャネル層の形成工程で炭化珪素基板を高温に保持する必要がある。
炭化珪素基板の温度が高温に保持されると、イオン注入により結晶性が悪化したベースコンタクト部の一部が昇華し、ベースコンタクト部がエッチングされる。すなわち、ベースコンタクト部の厚みが、活性化アニールやエピタキシャルチャネル層の形成により薄くなる。
その結果として、ベースコンタクト部と、ベースコンタクト部に隣接する領域との間に、段差ｙ（μｍ）が生じる（後述する図１９参照）。ここで、段差ｙは、活性化アニールやエピタキシャルチャネル層の製造工程によってベースコンタクト部がどれだけエッチングされたかを示す指標となるものである。
また、ベースコンタクト部は、エピタキシャルチャネル層のエッチング工程（後述する図２１参照）や、犠牲酸化およびゲート酸化工程（後述する図２３参照）、ソース・ベース共通電極形成時のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理（後述する図２６参照）などにより、さらに０．１〜０．２μｍ程度エッチングされる。
したがって、ベースコンタクト部は、炭化珪素ＭＯＳＦＥＴの全製造工程を経た場合、基板表面からｙ＋０．１〜ｙ＋０．２μｍの深さまでエッチングされる。
そのため、ベースコンタクト部の深さをｘとすると、炭化珪素ＭＯＳＦＥＴの全製造工程を経た後に、ベースコンタクト部を有効に残存させるためには、段差ｙおよび深さｘは、少なくともｙ＋０．１＜ｘを満たす必要がある。
一方、段差ｙは、ベースコンタクト部の深さｘを深くしたり、エピタキシャルチャネル層を厚くすることで大きくなるため、上記条件を満たすように深さｘを設計することは困難である。
以上説明したように、段差ｙが生じることで、炭化珪素ＭＯＳＦＥＴ製造工程の設計マージンに影響を及ぼし、ベースコンタクト部とソース・ベース共通電極とのコンタクト不良や、炭化珪素ＭＯＳＦＥＴのＯＦＦ時の耐圧低下を招く。
そのため、活性化アニ−ルやエピタキシャルチャネル層の形成によるベースコンタクト部のエッチングを抑制し、段差ｙを十分に小さくする必要がある。
また、特許文献１に示されたベース領域やソース領域の製造方法を、ベースコンタクト部の製造工程に適用すると、基板温度を１０００℃以上の高温に保持しつつイオン注入するので、イオン注入時の炭化珪素層の結晶性悪化が防止される。
そして、イオン注入による結晶性の悪化が防止されることで、活性化アニールやエピタキシャルチャネル層の形成時のベースコンタクト部のエッチングを抑制できる可能性がある。
しかしながら、基板温度を１０００℃以上に保持して、ベースコンタクト部を形成した場合、イオン注入された不純物が炭化珪素層内で凝集し、その後のアニール処理による電気的活性化がイオン注入領域内で一様にできなくなる恐れがある。
さらに、基板温度を８００℃以上にすると、イオン注入装置や炭化珪素基板自身から放出される熱電子の遮蔽などにより、炭化珪素層へのイオン注入が阻害される恐れがある。
そこで、本発明の目的は、不純物イオンの炭化珪素層内での凝集等の問題なく、活性化アニール等でのベースコンタクト部のエッチングを抑制し、ソース・ベース共通電極とベースコンタクト部とが、抵抗率の低いオーミックコンタクトとなる炭化珪素半導体装置の製造方法を提供することである。
請求項１に記載の発明は、炭化珪素下地層と、前記炭化珪素下地層の表層部に形成されたｐ型領域と、前記ｐ型領域の表層部に形成されたコンタクト部と、を備える炭化珪素半導体装置の製造方法であって、前記炭化珪素下地層を４００℃以上８００℃以下に保持しつつ、前記ｐ型領域にＡｌ、Ｂ、若しくはＧａの何れかを含むイオンを注入することにより前記コンタクト部を形成する工程を備えることを特徴とする。
請求項１に記載の発明によれば、４００℃以上８００℃以下に炭化珪素下地層を保持しつつ、ｐ型領域にＡｌ、Ｂ、若しくはＧａの何れかを含むイオンを注入することでコンタクト部を形成している。
４００℃以上８００℃以下に炭化珪素下地層の温度を保持しつつイオン注入をしているので、コンタクト部の結晶性の悪化を防止できる。
そのため、活性化アニールやエピタキシャルチャネル層の形成によるコンタクト部のエッチングを抑制できる。
また、８００℃以下に炭化珪素下地層を保持しているので、不純物イオンがコンタクト部内で凝集する等の問題もない。
その結果、炭化珪素ＭＯＳＦＥＴに本発明を適用した場合、不純物イオンのベースコンタクト部内での凝集等の問題なく、ソース・ベース共通電極とベースコンタクト部とが抵抗率の低いオーミックコンタクトとなる炭化珪素ＭＯＳＦＥＴを製造することができる。
＜実施の形態１＞
＜Ａ．ベースコンタクト部のイオン注入濃度および製造方法＞
本実施の形態１に係る炭化珪素半導体装置の製造方法について説明する前に、ベースコンタクト部とソース・ベース共通電極とのコンタクト抵抗率を１ｅ−３Ωｃｍ2以下とするために必要なベースコンタクト部のイオン注入濃度、およびベースコンタクト部の製造方法について説明する。
＜Ａ−１．イオン注入濃度の調査＞
まず、図１に示す抵抗率評価用炭化珪素半導体装置１００を作製し、ＴＬＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｍｅｔｈｏｄ）によってオーミックコンタクトの抵抗率を評価する。そして、１ｅ−３Ωｃｍ-3以下のオーミックコンタクトの抵抗率を得るために必要なＡｌイオンのイオン注入濃度を調べる。
＜Ａ−１−１．抵抗率評価用炭化珪素半導体装置の構成＞
図１は、前述した抵抗率評価用炭化珪素半導体装置１００の構成を示す断面図である。
ｎ型の炭化珪素基板１上に、ｎ型の炭化珪素からなる炭化珪素エピタキシャル層２が形成されている。そして、炭化珪素エピタキシャル層２上にｐ型のホール伝導層３が形成されている。
ホール伝導層３の表層部に、所定間隔離れて２つのベースコンタクト部４が形成されている。そして、ベースコンタクト部４上にはＮｉ電極５が形成されている。
以下、抵抗率評価用炭化珪素半導体装置１００の製造方法について説明する。
＜Ａ−１−２．抵抗率評価用炭化珪素半導体装置１００の製造方法＞
まず、炭化珪素基板１上に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素エピタキシャル層２を形成する。
炭化珪素エピタキシャル層２は、ｎ型不純物のドーピング濃度が５ｅ１５〜１．５ｅ１６ｃｍ-3、膜厚が７〜１５μｍとなるように形成されている。
また、炭化珪素エピタキシャル層２は、基板温度１５００〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス流量：Ｈ2＝５０ｌｍ、生成ガス流量：ＳｉＨ4／Ｃ3Ｈ8／Ｎ2＝９／４．５／１．５ｃｃｍの条件で形成する。
次に、炭化珪素エピタキシャル層２の全面に、濃度５ｅ１８ｃｍ-3のＡｌイオンを、深さ０．７〜１．０μｍまで注入して、ホール伝導層３を形成する。
次に、炭化珪素エピタキシャル層２上にマスク（図示せず）を形成して、濃度２ｅ１９〜２ｅ２０ｃｍ-3のＡｌイオンを、深さ０．２５μｍまで注入して、ベースコンタクト部４を形成する。
次に、１３００〜１９００℃のアニール処理により、ベースコンタクト部４およびホール伝導層３のＡｌイオンを電気的に活性化させる。
次に、ベースコンタクト部４の上に、Ｎｉ電極５を形成する。その後、Ｎｉ電極５とベースコンタクト部４とが接触している部分において、それらを合金化する。
合金化は、温度９５０〜１０００℃、処理時間２０〜６０秒、昇温速度１０〜２５℃／秒のＲＴＡ処理により行う。
以上により、図１に示す抵抗率評価用炭化珪素半導体装置１００が完成する。
＜Ａ−１−３．オーミックコンタクト抵抗率の評価＞
次に、図１の炭化珪素半導体装置１００のベースコンタクト部４とＮｉ電極５とのコンタクト抵抗率をＴＬＭによって評価する。
図２は、電極間距離（Ｎｉ電極５間の距離）を５μｍとして、印加電圧−１〜＋１Ｖの範囲で測定したＩ−Ｖ特性である。
また、図２は、ベースコンタクト部４のＡｌ濃度を２×１０19ｃｍ-3、５×１０19ｃｍ-3、８×１０19ｃｍ-3、２×１０20ｃｍ-3とした場合のＩ−Ｖ特性を図示している。
図２に示すように、ベースコンタクト部４のＡｌ濃度が高くなるにしたがい、Ｉ−Ｖ特性はより良好なオーミック性を示すようになり、電極間の抵抗値は低くなっている。
これは、ベースコンタクト部４のＡｌ濃度が高くなるにしたがい、ベースコンタクト部４に生じるホール密度が高くなり、ベースコンタクト部４とＮｉ電極５との間に流れるホールのトンネル電流が大きくなるためである。
また、電極間距離を５０〜３μｍとして同様のＩ−Ｖ特性評価を行い、各Ａｌ濃度（横軸）に対してＴＬＭにより算出したコンタクト抵抗率（縦軸）を図３に示す。
図３に示されるように、ベースコンタクト部４のＡｌ濃度を１．５ｅ２０ｃｍ-3にすることで、１ｅ−３Ωｃｍ-3のコンタクト抵抗率が得られる。そして、ベースコンタクト部４のＡｌ濃度をさらに上げると、コンタクト抵抗率の下がる割合は飽和する傾向を示している。
これは、ベースコンタクト部４とＮｉ電極５の領域間をトンネルするホールの数が、Ａｌ濃度の上昇に対して飽和するためである。
よって、濃度１．５ｅ２０ｃｍ-3以上のＡｌイオンを注入してベースコンタクト部４を形成することで、１ｅ−３Ωｃｍ-3以下のコンタクト抵抗率を持つオーミックコンタクトが得られることが示される。
＜Ａ−２．ベースコンタクト部４の製造方法＞
次に、ベースコンタクト部４の製造方法について説明する。
＜Ａ−２−１．ベースコンタクト部４の深さｘの条件＞
まず、ベースコンタクト部４の深さｘの条件について説明する。
後述するように、炭化珪素ＭＯＳＦＥＴ製造工程において、１３００〜１９００℃の活性化アニ−ルやエピタキシャルチャネル層の形成により、ベースコンタクト部４はエッチングされ、隣接する領域との間には段差ｙが生じる。
そして、エピタキシャルチャネル層のエッチング工程（図２０参照）や、犠牲酸化およびゲート酸化工程（図２２参照）、ソース・ベース共通電極２０形成時のＲＴＡ処理による炭化珪素の合金化工程（図２５参照）などにより、ベースコンタクト部４はさらに０．１〜０．２μｍ程度エッチングされる。
そのため、炭化珪素ＭＯＳＦＥＴの全製造工程の終了後にベースコンタクト部４を有効に残存させるには、ベースコンタクト部４の深さｘが、少なくともｙ＋０．１＜ｘを満たすことが必要になる。そして、ベースコンタクト部４が有効に残存する、より最適な条件としては、ｙ＋０．２＜ｘを満たすことが必要となる。
一方、ベース領域の深さは０．７〜１．０μｍであり、炭化珪素ＭＯＳＦＥＴのＯＦＦ時に拡がるベース・ドリフト層間の空乏層のうち、ベース領域側へ拡がる空乏層の最大値は、０．１μｍ程度である。
そして、ベースコンタクト部４に注入された高濃度Ａｌイオンは、深さｘよりもさらに０．１μｍ程度深くまで分布する。
以上のことを考慮して、ベースコンタクト部４が、炭化珪素ＭＯＳＦＥＴのＯＦＦ時の耐圧に影響を及ぼさないために、ベースコンタクト部４の深さをｘ＜０．５μｍとする。
以上の条件を満たす、段差ｙ，深さｘの値をグラフ化すると図４のようになる。
図４のうち、斜線で示された領域１は、ｙ＋０．１＜ｘ、かつｘ＜０．５を満たす領域である。また、図４の網掛けで示された領域２は、ｙ＋０．２＜ｘ、かつｘ＜０．５を満たす領域である。
＜Ａ−２−２．段差ｙ評価用炭化珪素半導体装置の作製＞
次に、ベースコンタクト部４の形成後、１３００〜１９００℃の活性化アニ−ル、および炭化珪素エピタキシャル層１０の形成により生じる、ベースコンタクト部４と、それに隣接する領域との段差ｙを調べるために、図５に示す段差ｙ評価用炭化珪素半導体装置２００を作製する。
図５において、ｎ型の炭化珪素基板１上に、ｎ型の炭化珪素エピタキシャル層２が形成されている。そして、炭化珪素エピタキシャル層２上にホール伝導層３が形成されている。ホール伝導層３の表層部に所定間隔離れて２つのベースコンタクト部４が形成されている。そして、ホール伝導層３上に炭化珪素エピタキシャル層１０が形成されている。
ここで、炭化珪素エピタキシャル層１０は、エピタキシャルチャネル層１６（図１３）に対応している。
＜Ａ−２−３．段差ｙ評価用炭化珪素半導体装置の製造方法＞
以下、図５に示す段差ｙ評価用炭化珪素半導体装置２００の製造方法を説明する。
まず、炭化珪素基板１上に、熱ＣＶＤ法により炭化珪素エピタキシャル層２を形成する。炭化珪素エピタキシャル層２は、ｎ型ドーピング濃度５ｅ１５〜１．５ｅ１６ｃｍ-3、膜厚７〜１５μｍとなるように形成する。
そして、炭化珪素エピタキシャル層２の形成条件は、温度１５００〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス流量：Ｈ2＝５０ｌｍ、生成ガス流量：ＳｉＨ4／Ｃ3Ｈ8／Ｎ2＝９／４．５／１．５ｃｃｍの条件で形成する。
次に、炭化珪素エピタキシャル層２の全面に、濃度５ｅ１８ｃｍ-3のＡｌイオンを、深さ０．７〜１．０μｍまで注入してｐ型のホール伝導層３を形成する。
次に、ホール伝導層３上にマスク（図示せず）を形成して、濃度２ｅ２０ｃｍ-3のＡｌイオンを、深さ０．２５μｍまで注入して、ベースコンタクト部４を形成する。
ここで、イオン注入時の基板温度の違いによる、活性化アニールや炭化珪素エピタキシャル層１０の形成後に生じるベースコンタクト部４のエッチングの違いを調べるために、イオン注入時の基板温度を、室温、５００℃、８００℃にそれぞれ保持したものを作製する。
次に、１３００〜１９００℃のアニール処理により、ベースコンタクト部４およびホール伝導層３に注入されたＡｌイオンを電気的に活性化させる。
次に、熱ＣＶＤ法により、ｎ型ドーピング濃度１ｅ１５〜３ｅ１７ｃｍ-3の炭化珪素からなる、膜厚０．１〜２．０μｍの炭化珪素エピタキシャル層１０を形成する。
炭化珪素エピタキシャル層１０は、温度１５００〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス流量：Ｈ2＝５０ｌｍ、生成ガス流量：ＳｉＨ4／Ｃ3Ｈ8／Ｎ2＝９／４．５／０．１５〜３０ｃｃｍの条件で形成する。
以上から、図５に示す、段差ｙ評価用炭化珪素半導体装置２００を得ることができる。
＜Ａ−２−４．段差ｙの測定＞
図６から図８は、図５に示す段差ｙ評価用炭化珪素半導体装置２００について、イオン注入時に、基板温度を室温、５００℃、８００℃にした場合の段差ｙの計測結果をそれぞれ示す図である。
ベースコンタクト部４に隣接する領域の表面を基準（Ｄｅｐｔｈ（縦軸）＝０ｎｍ）として、ベースコンタクト部４（図中ｐ＋＋領域に対応）の深さを測定している。そのため、ベースコンタクト部４でのＤｅｐｔｈは、段差ｙに対応している。
図６に示すように、基板温度を室温にしてベースコンタクト部４にＡｌイオン注入を行った炭化珪素半導体装置２００では、段差ｙは２００〜３００ｎｍである。
一方、図７，８に示すように、基板温度を５００℃若しくは８００℃に保持してＡｌイオン注入を行った炭化珪素半導体装置２００では、段差ｙは２０ｎｍ以下に抑えられている。
これは、Ａｌイオン注入時の基板温度を高温に保持することで、高濃度イオン注入による炭化珪素単結晶の結晶性劣化が抑制されたためと考えられる。
すなわち、結晶性劣化が抑制されることで、その後の活性化アニール等の高温工程による炭化珪素の昇華によるエッチングや、炭化珪素エピタキシャル層１０の成長レートの低下が抑えられたためと考えられる。
図９は、イオン注入時の基板温度（注入温度：横軸）に対して、炭化珪素エピタキシャル層１０形成後の段差ｙ（縦軸）の最大値を示している。
図９に示すように、イオン注入時の基板温度が４００℃以上で段差ｙは２０ｎｍ程度に抑えられている。この段差ｙの値は、図４に示した条件を十分に満たしている。
なお、図９には詳細なデータは示していないが、発明者の実験によれば段差ｙの最大値は図９に示すラインに沿って変化することがわかっている。そのため、図９に示すラインから、基板温度が４００℃以上で段差ｙは２０ｎｍ程度に抑えられることがわかる。
一方、基板温度を８００℃以上にしてイオン注入を行っても、段差ｙは２０ｎｍ程度に抑えられるが、注入されたＡｌが炭化珪素内で凝集し、その後の活性化アニールによるＡｌイオンの電気的活性化が、イオン注入領域内で一様にできなくなる恐れがある。
さらに、基板温度を８００℃以上にすると、注入装置や炭化珪素基板自身から放出される熱電子の遮蔽などにより、炭化珪素基板内へのイオン注入が阻害される恐れもある。
以上から、ベースコンタクト部４のＡｌイオン注入を行う際に、基板温度を４００℃以上、望ましくは８００℃以下に保持することで、段差ｙおよび深さｘが図４に示すｘ，ｙ値を満たすベースコンタクト部４を製造できる。
＜Ａ−２−５．オーミックコンタクトのコンタクト抵抗率評価＞
次に、図５で示した炭化珪素半導体装置２００を用いてオーミックコンタクトのコンタクト抵抗率を評価する。
そのため、図５に示した炭化珪素半導体装置２００の炭化珪素エピタキシャル層１０を全てエッチングにより除去し、ベースコンタクト部４上にＮｉ電極５を形成する。
そして、さらにＲＴＡ処理を行い、図１と同様の構造を備える炭化珪素半導体装置２００を作製する。その後、ＴＬＭにより、Ｎｉ電極５間の抵抗率を評価する。
図１０から１２は、基板温度を室温、５００℃、８００℃として、濃度２ｅ２０ｃｍ-3のＡｌイオン注入により形成したベースコンタクト部４とＮｉ電極５間のコンタクト抵抗率を、ＴＬＭによって評価した結果である。
図１０に示すように、イオン注入時の基板温度を室温とした炭化珪素半導体装置２００では、Ｉ−Ｖ特性は、印加電圧−１〜１Ｖの範囲において、良好なオーミック特性を示していない。
これは、炭化珪素エピタキシャル層１０の形成後に生じた領域間の段差ｙが最大で３００ｎｍであったため、その後の炭化珪素エピタキシャル層１０のエッチング工程で、ベースコンタクト部４が全てエッチングされたためである。
図１１、１２に示すように、イオン注入時の基板温度が５００℃、８００℃とした場合では、Ｉ−Ｖ特性は、良好なオーミック特性を示している。そして、コンタクト抵抗率はそれぞれ、７．２ｅ−４Ωｃｍ-3、９．５ｅ−４Ωｃｍ-3である。この値は、炭化珪素ＭＯＳＦＥＴのベースコンタクト部４に必要なコンタクト抵抗率を十分に満たしている。
これは、炭化珪素エピタキシャル層１０の形成後に生じた上記の領域間の段差ｙが２０ｎｍ以下であったため、炭化珪素エピタキシャル層１０のエッチングプロセスを経た後でも、ベースコンタクト部４が残存したことによる。
次に、以上説明したベースコンタクト部４の製造方法を適用した炭化珪素ＭＯＳＦＥＴの製造方法について説明する。
＜Ｂ．炭化珪素ＭＯＳＦＥＴへの適用＞
＜Ｂ−１．炭化珪素半導体装置３００の構造＞
図１３は、本実施の形態１に係る炭化珪素半導体装置３００の構成を示す断面図である。ここで、炭化珪素半導体装置３００は、ｎチャネルの炭化珪素ＭＯＳＦＥＴである。
図１３において、ｎ型の炭化珪素基板１上にｎ型の炭化珪素からなるドリフト層（炭化珪素層、炭化珪素下地層）１２が形成されている。そして、ドリフト層１２の表層部にｐ型のベース領域（ｐ型領域）１３が所定間隔離れて形成されている。ベース領域１３の表層部にｎ型のソース領域１４が形成されている。
ドリフト層１２上には、エピタキシャルチャネル層１６が形成されている。エピタキシャルチャネル層１６は、一方のソース領域１４端から他方のソース領域１４端までを覆うように形成されている。
ベース領域１３表層部のエピタキシャルチャネル層１６に覆われていない領域には、ベースコンタクト部（コンタクト部、ｐ型ベースコンタクト領域）１５が形成されている。
ソース領域１４およびベース領域１３上には、ソース・ベース共通電極２０が形成されている。そして、ベースコンタクト部１５とソース領域１４は、ソース・ベース共通電極２０により接続されている。
エピタキシャルチャネル層１６上にはゲート絶縁膜１７が形成されている。ゲート絶縁膜１７上には、ゲート電極１８が形成されている。そしてゲート電極１８、およびゲート絶縁膜１７を覆うように層間絶縁膜１９が形成されている。
そして、炭化珪素基板１のドリフト層１２が形成された面とは反対の面に、ドレイン電極２１が形成されている。
＜Ｂ−２．炭化珪素半導体装置３００の製造方法＞
次に、本実施の形態１に係る炭化珪素半導体装置３００の製造方法を図１４〜２６を参照して説明する。
まず、炭化珪素基板１上に、熱ＣＶＤ法により、炭化珪素からなるドリフト層１２を形成する（図１４参照）。
ドリフト層１２は、ｎ型ドーピング濃度５ｅ１５〜１．５ｅ１６ｃｍ-3、膜厚７〜１５μｍとなるように形成する。また、ドリフト層１２は、温度１５００〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス流量：Ｈ2＝５０ｌｍ、生成ガス流量：ＳｉＨ4／Ｃ3Ｈ8／Ｎ2＝９／４．５／１．５ｃｃｍの条件で形成する。
次に、ドリフト層１２の表層部にベース領域１３を形成する（図１５）。ベース領域１３は、ドリフト層１２上にマスク（図示せず）を形成し、濃度５ｅ１７〜２ｅ１８ｃｍ-3のＡｌイオンを、深さ０．７〜１．０μｍまで注入することにより形成する。なお、図１５は、マスク除去後の断面図を示している。
次に、ベース領域１３の表層部にソース領域１４を形成する（図１６）。ソース領域１４は、ベース領域１３上にマスク（図示せず）を形成し、濃度１ｅ１９〜３ｅ１９ｃｍ-3のＮイオンを、深さ０．２〜０．５μｍまで注入することにより形成する。なお、図１６は、マスク除去後の断面図を示している。
次に、上記各ベース領域１３の外側にマスク（図示せず）を形成して、濃度１ｅ１７〜２ｅ１７ｃｍ-3のＡｌイオンを深さ０．７〜１．０μｍまで注入して、ｐ型のＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域（図示せず）を形成する。
次に、ベース領域１３の表層部にベースコンタクト部１５を形成する（図１７）。
ベースコンタクト部１５は、各ベース領域１３上にマスクを形成した後、基板温度を４００℃以上さらに望ましくは８００℃以下に保持した状態で、濃度１．５ｅ２０ｃｍ-3以上のＡｌイオンを深さ０．１〜０．５μｍまで注入することにより形成する。ここで、ベースコンタクト部１５の製造条件は、前述したベースコンタクト部４の製造条件から設定した。なお、図１３は、マスク除去後の断面図を示している。
次に、アニ−ル装置によって１３００〜１９００℃の温度でアニール処理し、基板内に注入されたイオンを電気的に活性化する。
次に、熱ＣＶＤ法により、炭化珪素からなるｎ型ドーピング濃度１ｅ１５〜３ｅ１７ｃｍ-3、膜厚０．１〜２．０μｍのエピタキシャルチャネル層１６を形成する（図１８）。
エピタキシャルチャネル層１６は、温度１５００〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス流量：Ｈ2＝５０ｌｍ、生成ガス流量：ＳｉＨ4／Ｃ3Ｈ8／Ｎ2＝９／４．５／０．１５〜３０ｃｃｍの条件で、成膜する。
ここで、比較のために、基板温度が室温でのイオン注入によりベースコンタクト部１５を形成した場合の断面図を図１９に示す。図１９に示すように、活性化アニール、およびエピタキシャルチャネル層１６の製造工程により、ベースコンタクト部１５がエッチングされ、段差ｙが生じている。
次に、エピタキシャルチャネル層１６を、リソグラフィ技術およびエッチング技術により、一対のベース領域１３の間に露出したドリフト層１２が中央に位置し、それぞれのベース領域１３およびソース領域１４がエピタキシャルチャネル層１６の両端部に位置するような形状にする。図２０は、エピタキシャルチャネル層１６をエッチングした後の断面図を示す。
ここで、比較のために、ベースコンタクト部１５を形成するためのＡｌイオン注入を、従来のように室温中で行った場合の、エピタキシャルチャネル層１６をエッチング後の断面図を図２１に示す。従来の製造方法では、図２１に示すように、活性化アニール、エピタキシャルチャネル層１６のエッチング等により、ベースコンタクト部１５がエッチングされ、段差ｙが生じている。
次に、基板全面にゲート絶縁膜１７を形成する（図２２）。
次に、リソグラフィ技術およびエッチング技術により、一対のベース領域１３の間に露出したドリフト層１２が中央に位置し、それぞれのベース領域１３およびソース領域１４が両端部に位置するような形状に、ゲート電極１８を形成する（図２３）。
次に、ソース領域１４・ゲート電極１８間を電気的に絶縁するための層間絶縁膜１９を素子全面に成膜する（図２４）。
次に、各ソース領域１４およびベースコンタクト部１５上のゲート絶縁膜１７および層間絶縁膜１９をリソグラフィ技術およびエッチング技術によって除去する。
次に、ゲート絶縁膜１７および層間絶縁膜１９の除去により、ソース領域１４およびベースコンタクト部１５が表面に露出した部位にソース・ベース共通電極２０を成膜する。
図２５は、ソース・ベース共通電極２０形成後の素子断面を示している。
次に、炭化珪素基板１の裏面側全面にドレイン電極２１を形成する。この後、ソース・ベース共通電極２０とドレイン電極２１を接触している炭化珪素と合金化させるために、炭化珪素素子基板に対して、温度９５０〜１０００℃、処理時間２０〜６０秒間、昇温速度１０〜２５℃／秒のＲＴＡ処理を行う。これにより、図１３に示す炭化珪素半導体装置が完成する。
ここで、比較のために、ベースコンタクト部１５を形成するためのＡｌイオン注入を室温で行った場合のソース・ベース共通電極２０形成後の断面図を図２６に示す。
図２６に示すように、Ａｌイオン注入を室温で行った場合、ソース・ベース共通電極２０形成後のＲＴＡ処理により、ベースコンタクト部１５がエッチングされ消失している。その結果、ソース・ベース共通電極２０とベース領域１３がオーミックコンタクトとならず、炭化珪素ＭＯＳＦＥＴの動作時の損失が大きくなる。
＜Ｃ．効果＞
本実施の形態１に係る炭化珪素半導体装置の製造方法によれば、炭化珪素基板１を４００℃以上８００℃以下に保持しつつ、前記ベース領域にＡｌ、Ｂ、若しくはＧａの何れかを含むイオンを注入することによりベースコンタクト部１５を形成している。
４００℃以上８００℃以下に炭化珪素基板１の温度を保持しつつイオン注入をしているので、ベースコンタクト部１５の結晶性の悪化を防止できる。
そのため、活性化アニールやエピタキシャルチャネル層１６の形成によるベースコンタクト部１５のエッチングを抑制できる。
また、８００℃以下に炭化珪素基板を保持しているので、不純物イオンが炭化珪素層内で凝集する等の問題もない。
その結果、不純物イオンの炭化珪素層内での凝集等の問題なく、また炭化珪素ＭＯＳＦＥＴの耐圧低下やオン抵抗の増大を招くことなく、十分低抵抗なオーミックコンタクトを持つ炭化珪素ＭＯＳＦＥＴを製造することができる。
また、本実施の形態１に係る炭化珪素半導体装置の製造方法によれば、イオンの注入濃度を１．５ｅ２０ｃｍ-3以上にしてベースコンタクト部１５を形成しているので、ベースコンタクト部１５とソース・ベース共通電極２０のコンタクトを１ｅ−３Ωｃｍ2以下のオーミックコンタクトにすることができる。
さらに、本実施の形態１に係る炭化珪素半導体装置の製造方法によれば、ベース領域１３に注入されるイオンの注入深さが０．１μｍから０．５μｍとしているので、エピタキシャルチャネル層１６のエッチング工程や、犠牲酸化およびゲート酸化工程、ソース・ベース共通電極２０形成時のＲＴＡ処理による炭化珪素の合金化工程後もベースコンタクト部１５を確実に残存させることができる。
さらに、ベースコンタクト部４の深さをｘ＜０．５μｍとしているので、炭化珪素ＭＯＳＦＥＴのＯＦＦ時の耐圧に悪影響を及ぼすことがない。
さらにまた、本実施の形態１に係る炭化珪素半導体装置の製造方法によれば、ドリフト層１２上にエピタキシャルチャネル層１６を形成する工程をさらに備えているので、よりオン抵抗の低い炭化珪素ＭＯＳＦＥＴを製造することができる。
なお、本実施の形態１では、ベース領域１３にＡｌイオンを注入することでベースコンタクト部１５を形成したが、Ａｌ、Ｂ、若しくはＧａの何れかを含むイオンを注入することにより形成してもよい。
また、本実施の形態１では、炭化珪素ＭＯＳＦＥＴについて本発明を適用した例を説明したが、本発明は、炭化珪素ＭＯＳＦＥＴに限定されるものでは無く、炭化珪素下地層内のｐ型領域にコンタクト部を有する構造であれば他の構造であっても適用することができる。
実施の形態１に係る抵抗率評価用炭化珪素半導体装置の断面図である。 実施の形態１に係る抵抗率評価用炭化珪素半導体装置のＩ−Ｖ特性を示す図である。 実施の形態１に係る抵抗率評価用炭化珪素半導体装置のコンタクト抵抗率を示す図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴに必要な段差ｙとイオン注入深さｘの条件を示す図である。 実施の形態１に係る段差ｙ評価用炭化珪素半導体装置の構成を示す断面図である。 実施の形態１に係る段差ｙ評価用炭化珪素半導体装置の段差ｙの測定結果を示す図である。 実施の形態１に係る段差ｙ評価用炭化珪素半導体装置の段差ｙの測定結果を示す図である。 実施の形態１に係る段差ｙ評価用炭化珪素半導体装置の段差ｙの測定結果を示す図である。 実施の形態１に係る段差ｙ評価用炭化珪素半導体装置の段差ｙの最大値を示す図である。 実施の形態１に係る段差ｙ評価用炭化珪素半導体装置のＩ−Ｖ特性を示す図である。 実施の形態１に係る段差ｙ評価用炭化珪素半導体装置のＩ−Ｖ特性を示す図である。 実施の形態１に係る段差ｙ評価用炭化珪素半導体装置のＩ−Ｖ特性を示す図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの構成を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。
符号の説明
１ 炭化珪素基板、２，１０ 炭化珪素エピタキシャル層、３ ホール伝導層、４，１５ ベースコンタクト部、５ Ｎｉ電極、１２ ドリフト層、１３ ベース領域、１４ ソース領域、１６ エピタキシャルチャネル層、１７ ゲート絶縁膜、１８ ゲート電極、１９ 層間絶縁膜、２０ ソース・ベース共通電極、２１ ドレイン電極。

Claims (5)

  1. 炭化珪素下地層と、
    前記炭化珪素下地層の表層部に形成されたｐ型領域と、
    前記ｐ型領域の表層部に形成されたコンタクト部と、
    を備える炭化珪素半導体装置の製造方法であって、
    前記炭化珪素下地層を４００℃以上８００℃以下に保持しつつ、前記ｐ型領域にＡｌ、Ｂ、若しくはＧａの何れかを含むイオンを注入することにより前記コンタクト部を形成する工程を備えることを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記炭化珪素下地層は、炭化珪素基板上に形成された炭化珪素層であり、
    前記ｐ型領域は、ＭＯＳＦＥＴのｐ型ベース領域であり、
    前記コンタクト部は、ＭＯＳＦＥＴのｐ型ベースコンタクト領域であることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記工程は、前記イオンの注入濃度が１．５ｅ２０ｃｍ-3以上である工程を含むことを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。
  4. 前記工程は、前記イオンの注入深さが０．１μｍから０．５μｍである工程を含むことを特徴とする請求項１から３の何れかに記載の炭化珪素半導体装置の製造方法。
  5. 前記工程の後に、前記炭化珪素下地層上にエピタキシャルチャネル層を形成する工程をさらに備えることを特徴とする請求項１から４の何れかに記載の炭化珪素半導体装置の製造方法。
JP2005247401A 2005-08-29 2005-08-29 炭化珪素半導体装置の製造方法 Pending JP2007066959A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005247401A JP2007066959A (ja) 2005-08-29 2005-08-29 炭化珪素半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005247401A JP2007066959A (ja) 2005-08-29 2005-08-29 炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007066959A true JP2007066959A (ja) 2007-03-15

Family

ID=37928840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005247401A Pending JP2007066959A (ja) 2005-08-29 2005-08-29 炭化珪素半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2007066959A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294048A (ja) * 2007-05-22 2008-12-04 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法及びこの製造方法を用いて製造された炭化珪素半導体装置
WO2009050871A1 (ja) * 2007-10-15 2009-04-23 Panasonic Corporation 半導体装置およびその製造方法
JP2009252811A (ja) * 2008-04-02 2009-10-29 Mitsubishi Electric Corp 炭化珪素半導体装置及びその製造方法
JP2010239152A (ja) * 2010-06-23 2010-10-21 Mitsubishi Electric Corp 炭化珪素半導体装置
JP5015361B2 (ja) * 2010-10-29 2012-08-29 パナソニック株式会社 半導体素子および半導体装置
US8395162B2 (en) 2009-07-21 2013-03-12 Rohm Co., Ltd. Semiconductor device with multi-layer gate electrode
US8546814B2 (en) 2009-03-25 2013-10-01 Rohm Co., Ltd. Semiconductor device
CN108231566A (zh) * 2017-12-04 2018-06-29 北京燕东微电子有限公司 一种SiC器件欧姆接触的形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075909A (ja) * 2000-09-01 2002-03-15 National Institute Of Advanced Industrial & Technology オーミック電極構造体、その製造方法、及びオーミック電極を用いた半導体装置
JP2002093920A (ja) * 2000-06-27 2002-03-29 Matsushita Electric Ind Co Ltd 半導体デバイス
JP2004096061A (ja) * 2002-07-11 2004-03-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005019494A (ja) * 2003-06-24 2005-01-20 Nissan Motor Co Ltd 半導体装置およびその製造方法
JP2005033030A (ja) * 2003-07-07 2005-02-03 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005166930A (ja) * 2003-12-02 2005-06-23 Matsushita Electric Ind Co Ltd ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093920A (ja) * 2000-06-27 2002-03-29 Matsushita Electric Ind Co Ltd 半導体デバイス
JP2002075909A (ja) * 2000-09-01 2002-03-15 National Institute Of Advanced Industrial & Technology オーミック電極構造体、その製造方法、及びオーミック電極を用いた半導体装置
JP2004096061A (ja) * 2002-07-11 2004-03-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005019494A (ja) * 2003-06-24 2005-01-20 Nissan Motor Co Ltd 半導体装置およびその製造方法
JP2005033030A (ja) * 2003-07-07 2005-02-03 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005166930A (ja) * 2003-12-02 2005-06-23 Matsushita Electric Ind Co Ltd ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294048A (ja) * 2007-05-22 2008-12-04 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法及びこの製造方法を用いて製造された炭化珪素半導体装置
WO2009050871A1 (ja) * 2007-10-15 2009-04-23 Panasonic Corporation 半導体装置およびその製造方法
US7982224B2 (en) 2007-10-15 2011-07-19 Panasonic Corporation Semiconductor device with silicon carbide epitaxial layer including dopant profiles for reducing current overconcentration
JP2009252811A (ja) * 2008-04-02 2009-10-29 Mitsubishi Electric Corp 炭化珪素半導体装置及びその製造方法
DE102008059984A1 (de) 2008-04-02 2009-10-29 Mitsubishi Electric Corporation Siliziumkarbid-Halbleitervorrichtung, welche eine Siliziumkarbid-Schicht enthält, und Verfahren zu deren Herstellung
US8252672B2 (en) 2008-04-02 2012-08-28 Mitsubishi Electric Corporation Silicon carbide semiconductor device comprising silicon carbide layer and method of manufacturing the same
DE102008059984B4 (de) * 2008-04-02 2014-01-02 Mitsubishi Electric Corporation Verfahren zum Herstellen von einer Siliziumkarbid-Halbleitervorrichtung
US8546814B2 (en) 2009-03-25 2013-10-01 Rohm Co., Ltd. Semiconductor device
US8901571B2 (en) 2009-03-25 2014-12-02 Rohm Co., Ltd. Semiconductor device
US8563981B2 (en) 2009-07-21 2013-10-22 Rohm Co., Ltd. Semiconductor device
US8395162B2 (en) 2009-07-21 2013-03-12 Rohm Co., Ltd. Semiconductor device with multi-layer gate electrode
US9224825B2 (en) 2009-07-21 2015-12-29 Rohm Co., Ltd. Semiconductor device
US9601582B2 (en) 2009-07-21 2017-03-21 Rohm Co., Ltd. Semiconductor device
US9911818B2 (en) 2009-07-21 2018-03-06 Rohm Co., Ltd. Semiconductor device
US10446657B2 (en) 2009-07-21 2019-10-15 Rohm Co., Ltd. Semiconductor device
US10797145B2 (en) 2009-07-21 2020-10-06 Rohm Co., Ltd. Semiconductor device
US11355609B2 (en) 2009-07-21 2022-06-07 Rohm Co., Ltd. Semiconductor device
US11978778B2 (en) 2009-07-21 2024-05-07 Rohm Co., Ltd. Semiconductor device
JP2010239152A (ja) * 2010-06-23 2010-10-21 Mitsubishi Electric Corp 炭化珪素半導体装置
JP5015361B2 (ja) * 2010-10-29 2012-08-29 パナソニック株式会社 半導体素子および半導体装置
CN108231566A (zh) * 2017-12-04 2018-06-29 北京燕东微电子有限公司 一种SiC器件欧姆接触的形成方法

Similar Documents

Publication Publication Date Title
JP6477912B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN105051868B (zh) 半导体装置
JP5119806B2 (ja) 炭化珪素半導体装置およびその製造方法
JP7103444B2 (ja) 炭化珪素半導体素子
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP5408248B2 (ja) 炭化珪素半導体装置およびその製造方法
US20150380494A1 (en) Semiconductor device
CN111149213A (zh) 碳化硅半导体装置及其制造方法
KR20100100585A (ko) 반도체 장치의 제조 방법 및 반도체 장치
WO2012165008A1 (ja) 炭化珪素半導体装置およびその製造方法
WO2010038547A1 (ja) 炭化珪素半導体装置
US8164100B2 (en) Semiconductor device and method of manufacturing thereof
JP2010034481A (ja) 半導体装置の製造方法および半導体装置
JPWO2010024243A1 (ja) バイポーラ型半導体装置およびその製造方法
JP6584671B2 (ja) 半導体装置およびその製造方法
JP2009182240A (ja) 半導体装置の製造方法および半導体装置
JP2007066959A (ja) 炭化珪素半導体装置の製造方法
JP5655570B2 (ja) 半導体装置の製造方法
JP5704003B2 (ja) 半導体装置の製造方法
CN213071148U (zh) 半导体装置
JP5036399B2 (ja) 炭化珪素半導体装置の製造方法
JP2005033030A (ja) 半導体装置及びその製造方法
US8866156B2 (en) Silicon carbide semiconductor device and method for manufacturing same
JP2014116350A (ja) 炭化珪素半導体装置の製造方法
JP2010027638A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071019

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071019

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110712

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120124