JP2006339398A - Manufacturing method of semiconductor device - Google Patents
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Abstract
【課題】
コンタクト不良の発生を未然に防止することにより歩留まりを向上させた半導体装置の製造方法及び同方法により製造した半導体装置を提供すること。
【解決手段】
同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜と第１の酸化膜とを順次形成する工程と、第１の酸化膜と第２導電型の電界効果トランジスタとの上に、第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有する製造方法により半導体装置を製造する。
【選択図】図１０
【Task】
To provide a method for manufacturing a semiconductor device in which the yield is improved by preventing the occurrence of contact failure, and a semiconductor device manufactured by the method.
[Solution]
Forming a first conductivity type field effect transistor and a second conductivity type field effect transistor on the same substrate; and forming a channel of the first conductivity type field effect transistor on the first conductivity type field effect transistor. A step of sequentially forming a first film for applying a first stress to the region and a first oxide film; and a second conductive type field effect transistor on the first oxide film and the second conductivity type field effect transistor; A step of forming a second film for applying a second stress to the channel region of the conductivity type field effect transistor, and a surface alteration treatment for altering the surface layer of the second film to form a second oxide film A semiconductor device is manufactured by a manufacturing method that includes a step of performing a predetermined patterning on the second film subjected to the surface layer alteration treatment.
[Selection] Figure 10
Description
本発明は、半導体装置の製造方法に関するものであり、特に、電界効果トランジスタ上に、当該電界効果トランジスタのチャネル領域に対して応力を付与する膜を備えた半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a film on a field effect transistor that applies stress to the channel region of the field effect transistor.
従来より、低消費電力であり比較的動作速度が高く高集積化が可能な半導体装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）が広く知られている。 Conventionally, CMOS (Complementary Metal Oxide Semiconductor) is widely known as a semiconductor device with low power consumption, relatively high operation speed, and high integration.
このＣＭＯＳは、同一の半導体基板上にn型の電界効果トランジスタ（以下、「nFET」という。）とp型の電界効果トランジスタ（以下、「pFET」という。）とを備えた半導体装置である。 This CMOS is a semiconductor device provided with an n-type field effect transistor (hereinafter referred to as “nFET”) and a p-type field effect transistor (hereinafter referred to as “pFET”) on the same semiconductor substrate.
近年、このＣＭＯＳのnFET及びpFETのチャネル領域における結晶構造をひずませることにより、チャネル領域を移動するキャリアの移動度を向上させてＣＭＯＳの動作をさらに高速化させるＤＳＬ（Dual Stress Liner）と呼ばれる技術の研究が進められている。 In recent years, a technique called DSL (Dual Stress Liner) that further increases the speed of CMOS operation by improving the mobility of carriers moving through the channel region by distorting the crystal structure in the channel region of the CMOS nFET and pFET. Research is underway.
このＤＳＬ技術を適用して製造したＣＭＯＳ100は、図16に示すように、半導体基板101に形成したnFET102のソース領域103とドレイン領域104とゲート電極105とを被覆し、このnFET102のチャネル領域106に対して引っ張り応力を付与してこのチャネル領域106の結晶構造をひずませる第１の膜107と、pFET108のソース領域109とドレイン領域110とゲート電極111とを被覆し、このpFET108のチャネル領域112に対して圧縮応力を付与してこのチャネル領域112の結晶構造をひずませる第２の膜113とを備えている。 As shown in FIG. 16, the CMOS 100 manufactured by applying this DSL technology covers the source region 103, the drain region 104, and the gate electrode 105 of the nFET 102 formed on the semiconductor substrate 101, and covers the channel region 106 of the nFET 102. A first film 107 that applies tensile stress to the channel region 106 and distorts the crystal structure of the channel region 106, the source region 109, the drain region 110, and the gate electrode 111 of the pFET 108 are covered, and the channel region 112 of the pFET 108 is covered. On the other hand, a second film 113 is provided that applies compressive stress to distort the crystal structure of the channel region 112.
図16中に示す符号114はnFET102のゲート引出電極、符号115はnFET102のソース引出電極、符号116はnFET102のドレイン引出電極、符号117はpFET108のゲート引出電極、符号118はpFET108のソース引出電極、符号119はpFET108のドレイン引出電極である。 In FIG. 16, reference numeral 114 denotes a gate extraction electrode of the nFET 102, reference numeral 115 denotes a source extraction electrode of the nFET 102, reference numeral 116 denotes a drain extraction electrode of the nFET 102, reference numeral 117 denotes a gate extraction electrode of the pFET 108, reference numeral 118 denotes a source extraction electrode of the pFET 108, Reference numeral 119 denotes a drain extraction electrode of the pFET 108.
また、図16中に示す符号120は上記各引出電極114、115、116、117、118、119とnFET102及びpFET108の各ゲート電極105、111、各ソース領域103、109、各ドレイン領域104、110との導通をとるためのメタルコンタクト、符号121は各ソース領域103、109及びドレイン領域104、110及びゲート電極105、111とメタルコンタクト120との間の抵抗を低減するためシリサイド層、符号122はnFET102のp-well、符号123はpFET108のn-well、符号124はフィールド酸化膜、符号125は層間絶縁膜、符号128はサイドウォール、符号129はゲート酸化膜である。 Further, reference numeral 120 shown in FIG. 16 denotes the above-described extraction electrodes 114, 115, 116, 117, 118, 119, the gate electrodes 105, 111 of the nFET 102 and the pFET 108, the source regions 103, 109, the drain regions 104, 110, respectively. A metal contact 121 for conducting electrical contact with the source region 103, 109 and a drain layer 104, 110 and a silicide layer for reducing the resistance between the gate electrode 105, 111 and the metal contact 120, 122 The p-well of the nFET 102, reference numeral 123 is the n-well of the pFET 108, reference numeral 124 is a field oxide film, reference numeral 125 is an interlayer insulating film, reference numeral 128 is a sidewall, and reference numeral 129 is a gate oxide film.
このように構成したＣＭＯＳ100では、引っ張り応力を付与する第１の膜107がnFET102の表面から剥がれることを防止するために、フィールド酸化膜124の表面部分において第１の膜107の表面に第２の膜113を重合させるように第１の膜107と第２の膜113とを形成していた。 In the CMOS 100 configured as described above, the second film is applied to the surface of the first film 107 in the surface portion of the field oxide film 124 in order to prevent the first film 107 that applies tensile stress from being peeled off from the surface of the nFET 102. The first film 107 and the second film 113 are formed so as to polymerize the film 113.
この第１の膜107と第２の膜113とを形成する際は、同一の半導体基板101上に形成したnFET102及びpFET108の表面に、まず第１の膜107と第１の酸化膜126とを順次積層した後、フォトリソグラフィとエッチングによりpFET108上の第１の膜107を選択的に除去する。 When the first film 107 and the second film 113 are formed, the first film 107 and the first oxide film 126 are first formed on the surfaces of the nFET 102 and the pFET 108 formed on the same semiconductor substrate 101. After sequentially laminating, the first film 107 on the pFET 108 is selectively removed by photolithography and etching.
次に、第１の膜107及びpFET108上に第２の膜113と第２の酸化膜127とを順次積層した後、フォトリソグラフィとエッチングによりnFET102上の第２の膜113と第２の酸化膜127とを選択的に除去することにより、nFET102上に第１の膜107を形成し、pFET108上に第２の膜113を形成すると共に、nFET102とpFET113との間のフィールド酸化膜124上で第１の膜107と第２の膜113とが重合するように第１の膜107及び第２の膜113を形成するようにしていた（たとえば、特許文献１参照。）。
ところが上記従来のＣＭＯＳ100は、nFET102上以外の部分に第２の膜113を形成するように第２の膜113のパターニングを行う際に、第２の膜113のnFET102側端部において、第２の膜113上に第２の酸化膜127がヒサシ状にせり出した形状になってしまい、その後の製造工程において層間絶縁膜125を形成したときに、この部分にボイド（空隙）130が形成されてしまう（図20及び図21参照。）。 However, in the conventional CMOS 100, when the second film 113 is patterned so that the second film 113 is formed in a portion other than the nFET 102, the second film 113 is formed at the second end portion on the nFET 102 side. The second oxide film 127 protrudes into a scissors shape on the film 113, and when the interlayer insulating film 125 is formed in the subsequent manufacturing process, a void (void) 130 is formed in this portion. (See FIGS. 20 and 21.)
このボイド130が形成された第２の膜113の端部にメタルコンタクト120を形成すると、メタルコンタクト120を構成する導電性の物質がこのボイド130を伝って他のメタルコンタクト120にまで達し、メタルコンタクト120同士間でショートが発生するおそれがあった。 When the metal contact 120 is formed at the end of the second film 113 in which the void 130 is formed, the conductive material constituting the metal contact 120 reaches the other metal contact 120 through the void 130, There is a possibility that a short circuit may occur between the contacts 120.
具体的に説明すると、nFET102上以外の部分に第２の膜113を形成するように第２の膜113のパターニングを行う際には、まず、図17に示すように、第１の膜107及びnFET102上に第２の膜113と第２の酸化膜127とを順次積層する。 More specifically, when patterning the second film 113 so as to form the second film 113 in a portion other than on the nFET 102, first, as shown in FIG. A second film 113 and a second oxide film 127 are sequentially stacked on the nFET 102.
次に、図18に示すように、不用となる部分の第２の膜113上の第２の酸化膜127をエッチングにより除去する。 Next, as shown in FIG. 18, the unnecessary second oxide film 127 on the second film 113 is removed by etching.
次に、第２の酸化膜127を除去した部分の第２の膜113を異方性エッチングにより除去する。このとき、第１の酸化膜126がエッチングストッパとして機能できるように、エッチング液として、第２の膜113をエッチングすることができ、第1の酸化膜126をエッチングすることができない薬液を用いてエッチングを行うことにより、nFET102上以外の部分に第２の膜113を形成するように第２の膜113をパターニングするようにしている。 Next, the portion of the second film 113 from which the second oxide film 127 has been removed is removed by anisotropic etching. At this time, a chemical solution that can etch the second film 113 and cannot etch the first oxide film 126 is used as an etchant so that the first oxide film 126 can function as an etching stopper. By performing the etching, the second film 113 is patterned so as to form the second film 113 in a portion other than on the nFET 102.
そのため、図19に示すように、エッチングが下方向に進行するにつれて第２の酸化膜127下側の第２の膜113方向へもエッチングが進行してしまい、その結果、第２の膜113のnFET102側端部において、第２の膜113上に第２の酸化膜127がヒサシ状にせり出した形状となる。 Therefore, as shown in FIG. 19, as the etching progresses downward, the etching progresses toward the second film 113 below the second oxide film 127. As a result, the second film 113 At the end of the nFET 102, the second oxide film 127 protrudes on the second film 113 in a scissors shape.
ここに層間絶縁膜125を形成すると、図20に示すように、ヒサシ状にせり出した第２の酸化膜127の下側へ層間絶縁膜125を構成する物質が入り込むことができず、ボイド130が形成される。 When the interlayer insulating film 125 is formed here, as shown in FIG. 20, the substance constituting the interlayer insulating film 125 cannot enter the lower side of the second oxide film 127 protruding into a scissors shape, and the void 130 is formed. It is formed.
次に、このボイド130が形成された位置にメタルコンタクト120を形成するためのコンタクトホール131を図21に示すように形成し、このコンタクトホール131にメタルコンタクト120を形成すると、図22に示すように、メタルコンタクト120を構成する導電性の物質がボイド130内を伝って、このメタルコンタクト120と同時形成した他のメタルコンタクト120にまで達し、メタルコンタクト120同士間でショートが発生する。 Next, a contact hole 131 for forming the metal contact 120 is formed at the position where the void 130 is formed as shown in FIG. 21, and when the metal contact 120 is formed in the contact hole 131, as shown in FIG. In addition, the conductive material constituting the metal contact 120 travels through the void 130 and reaches the other metal contact 120 formed simultaneously with the metal contact 120, and a short circuit occurs between the metal contacts 120.
このように、複数のメタルコンタクト120間でショートが発生したＣＭＯＳ100は正常な動作を行うことができないため、不良品として扱われ歩留まりが低下するおそれがあった。 As described above, the CMOS 100 in which a short circuit has occurred between the plurality of metal contacts 120 cannot perform normal operation, and thus may be treated as a defective product and yield may be reduced.
そこで、請求項１に係る本発明では、半導体装置の製造方法において、同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜を形成し、この第１の膜上に第１の酸化膜を形成する工程と、第１の酸化膜と第２導電型の電界効果トランジスタとの上に、第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有することとした。 Therefore, according to the first aspect of the present invention, in the method of manufacturing a semiconductor device, the step of forming the first conductivity type field effect transistor and the second conductivity type field effect transistor on the same substrate, and the first conductivity type A first film for applying a first stress to the channel region of the first conductivity type field effect transistor is formed on the first field effect transistor, and a first oxide film is formed on the first film. And a second film for applying a second stress to the channel region of the second conductivity type field effect transistor on the first oxide film and the second conductivity type field effect transistor. A step of forming, a step of altering a surface layer of the second film to form a second oxide film, a step of altering the surface layer, and a step of performing predetermined patterning on the second film subjected to the surface layer alteration process It was decided to have.
また、請求項２に係る本発明では、請求項１に記載の半導体装置の製造方法において、表層変質処理は、プラズマ照射処理であることを特徴とする。 According to a second aspect of the present invention, in the method for manufacturing a semiconductor device according to the first aspect, the surface layer alteration treatment is a plasma irradiation treatment.
また、請求項３に係る本発明では、請求項２に記載の半導体装置の製造方法において、プラズマ処理は、酸素原子を含むプラズマを第２の膜の表面に照射することを特徴とする。 According to a third aspect of the present invention, in the method for manufacturing a semiconductor device according to the second aspect, the plasma treatment is characterized in that the surface of the second film is irradiated with plasma containing oxygen atoms.
また、請求項４に係る本発明では、同一基板上に第１導電型の電界効果トランジスタと、第２導電型の電界効果トランジスタとを有し、第１導電型の電界効果トランジスタ上に、この第１導電型のトランジスタのチャネル領域に対して第１の応力を付与する第１の膜を備えると共に、第２導電型の電界効果トランジスタ上に、この第２の導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を備えた半導体装置において、第１の膜又は第２の膜の少なくともいずれか一方の表面をプラズマ処理により変質させて形成した酸化膜を有することとした。 According to a fourth aspect of the present invention, the first conductivity type field effect transistor and the second conductivity type field effect transistor are provided on the same substrate, and the first conductivity type field effect transistor is formed on the first conductivity type field effect transistor. A first film for applying a first stress to the channel region of the first conductivity type transistor is provided, and the channel of the second conductivity type field effect transistor is provided on the second conductivity type field effect transistor. In a semiconductor device including a second film that applies a second stress to a region, an oxide film formed by modifying the surface of at least one of the first film and the second film by plasma treatment I decided to have it.
本発明によれば、以下に記載するような効果を奏する。 According to the present invention, the following effects can be obtained.
請求項１に係る本発明では、半導体装置の製造方法において、同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜を形成し、この第１の膜上に第１の酸化膜を形成する工程と、第１の酸化膜と第２導電型の電界効果トランジスタとの上に、第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有することとしたため、コンタクト不良が原因で廃棄処分になる半導体装置の数を可及的に減少させることによって、製品の歩留まりを向上させることができる。 According to the first aspect of the present invention, in the method of manufacturing a semiconductor device, a step of forming a first conductivity type field effect transistor and a second conductivity type field effect transistor on the same substrate, and a first conductivity type electric field A first film for applying a first stress to the channel region of the first conductivity type field effect transistor is formed on the effect transistor, and a first oxide film is formed on the first film. Forming a second film for applying a second stress to the channel region of the second conductivity type field effect transistor on the step and the first oxide film and the second conductivity type field effect transistor; A step, a step of modifying the surface layer of the second film to form a second oxide film, and a step of performing a predetermined patterning on the second film subjected to the surface layer modification treatment Contact failure By as much as possible reduce the number of waste disposal becomes a semiconductor device because, it is possible to improve the yield of products.
また、請求項２に係る本発明では、請求項１に記載の半導体装置の製造方法において、表層変質処理は、プラズマ照射処理であることを特徴とするため、第２の膜上に、堆積により形成する酸化膜よりも薄い第２の酸化膜を形成することができるので、第２の膜に所定のパターニングを施した際に、第２の膜の端部において第２の酸化膜がヒサシ状にせり出すことがなく、後の製造工程で層間絶縁膜を形成しても第２の膜の端部にボイドが発生しない。 Also, in the present invention according to claim 2, in the method of manufacturing a semiconductor device according to claim 1, the surface layer alteration treatment is a plasma irradiation treatment, and therefore, by deposition on the second film. Since the second oxide film thinner than the oxide film to be formed can be formed, when the second film is subjected to predetermined patterning, the second oxide film has a scissors shape at the end of the second film. The void does not occur at the end of the second film even if the interlayer insulating film is formed in a later manufacturing process without being protruded.
また、請求項３に係る本発明では、請求項２に記載の半導体装置の製造方法において、プラズマ処理は、酸素原子を含むプラズマを第２の膜の表面に照射することを特徴とするため、第２の膜の表層を効果的に酸化させることができる。 Further, in the present invention according to claim 3, in the method of manufacturing a semiconductor device according to claim 2, the plasma treatment is characterized in that the surface of the second film is irradiated with plasma containing oxygen atoms. The surface layer of the second film can be effectively oxidized.
また、請求項４に係る本発明では、同一基板上に第１導電型の電界効果トランジスタと、第２導電型の電界効果トランジスタとを有し、第１導電型の電界効果トランジスタ上に、この第１導電型のトランジスタのチャネルに対して第１の応力を付与する第１の膜を備えると共に、第２導電型の電界効果トランジスタ上に、この第２の導電型の電界効果トランジスタのチャネルに対して第２の応力を付与する第２の膜を備えた半導体装置において、第１の膜又は第２の膜の少なくともいずれか一方の表面をプラズマ処理により変質させて形成した酸化膜を有することとしたため、コンタクト不良が発生しにくい半導体装置を提供することができる。 According to a fourth aspect of the present invention, the first conductivity type field effect transistor and the second conductivity type field effect transistor are provided on the same substrate, and the first conductivity type field effect transistor is formed on the first conductivity type field effect transistor. A first film for applying a first stress to the channel of the first conductivity type transistor is provided, and the channel of the second conductivity type field effect transistor is provided on the second conductivity type field effect transistor. In contrast, a semiconductor device including a second film that applies a second stress has an oxide film formed by altering the surface of at least one of the first film and the second film by plasma treatment. Therefore, it is possible to provide a semiconductor device in which contact failure is unlikely to occur.
本発明に係る半導体装置は、同一基板上に第１導電型の電界効果トランジスタと、第２導電型の電界効果トランジスタとを有しており、第１導電型の電界効果トランジスタ上には、この第１導電型のトランジスタのチャネルに対して第１の応力を付与する第１の膜を備えている。 The semiconductor device according to the present invention has a first conductivity type field effect transistor and a second conductivity type field effect transistor on the same substrate, and the first conductivity type field effect transistor is provided on the same substrate. A first film for applying a first stress to the channel of the first conductivity type transistor is provided.
また、第２導電型の電界効果トランジスタ上には、この第２の導電型の電界効果トランジスタのチャネルに対して第２の応力を付与する第２の膜を備えている。 In addition, a second film for applying a second stress to the channel of the second conductivity type field effect transistor is provided on the second conductivity type field effect transistor.
しかも、第１の膜又は第２の膜の少なくともいずれか一方の表面にプラズマを照射することにより、プラズマを照射した第１又は第２の膜の表層を変質させて形成した酸化膜を有している。 Moreover, it has an oxide film formed by altering the surface layer of the first or second film irradiated with plasma by irradiating the surface of at least one of the first film and the second film with plasma. ing.
以下、本発明に係る半導体装置の一実施形態について図面を参照して具体的に説明する。 Hereinafter, an embodiment of a semiconductor device according to the present invention will be specifically described with reference to the drawings.
図１に示すように、本実施形態の半導体装置１は、Si（シリコン）基板２上に、第１導電型のトランジスタであるＮ型の電界効果トランジスタ（以下、「nFET３」という。）と、第２導電型のトランジスタであるＰ型の電化効果トランジスタ（以下、「pFET４」という。）とを備えたＣＭＯＳ（Complementary Metal Oxide Semiconductor）である。 As shown in FIG. 1, the semiconductor device 1 of the present embodiment includes an N-type field effect transistor (hereinafter referred to as “nFET 3”) that is a first conductivity type transistor on a Si (silicon) substrate 2. A CMOS (Complementary Metal Oxide Semiconductor) provided with a P-type electrification effect transistor (hereinafter referred to as “pFET4”) which is a second conductivity type transistor.
nFET３は、Si基板２内部に設けたp−well５nと、このp−well５nの表面近傍に所定間隔をあけて設けたソース領域６nとドレイン領域７nと、p−well５nの表面近傍でソース領域６nとドレイン領域７nとの間に形成されるチャネル領域８nと、このチャネル領域８n上にゲート酸化膜９nを介して設けたゲート電極10nとにより構成している。 The nFET 3 includes a p-well 5n provided in the Si substrate 2, a source region 6n and a drain region 7n provided in the vicinity of the surface of the p-well 5n, and a source region 6n in the vicinity of the surface of the p-well 5n. A channel region 8n formed between the drain region 7n and a gate electrode 10n provided on the channel region 8n via a gate oxide film 9n.
また、pFET４は、Si基板２内部に設けたn−well５pと、このn−well11の表面近傍に所定間隔をあけて設けたソース領域６pとドレイン領域７pと、n−well５pの表面近傍でソース領域６pとドレイン領域７pとの間に形成されるチャネル領域８pと、このチャネル領域８p上にゲート酸化膜９pを介して設けたゲート電極10pとにより構成している。 The pFET 4 includes an n-well 5p provided in the Si substrate 2, a source region 6p and a drain region 7p provided at predetermined intervals in the vicinity of the surface of the n-well 11, and a source region in the vicinity of the surface of the n-well 5p. A channel region 8p formed between 6p and the drain region 7p, and a gate electrode 10p provided on the channel region 8p via a gate oxide film 9p.
そして、このnFET３とpFET４とはフィールド酸化膜11により電気的に分離されている。 The nFET 3 and the pFET 4 are electrically separated by the field oxide film 11.
また、この半導体装置１は、nFET３上に、このnFET３のチャネル領域８nに対して第１の応力を付与するための第１の膜として機能するSiN（窒化シリコン）膜（以下、「１stSiN膜12n」という。）を備えている。 In addition, the semiconductor device 1 includes a SiN (silicon nitride) film (hereinafter referred to as “1stSiN film 12n”) that functions as a first film for applying a first stress to the channel region 8n of the nFET 3 on the nFET 3. ").
この１stSiN膜12nは、nFET３のチャネル領域８nに第１の応力としての引っ張り応力を付与してこのチャネル領域８nの結晶構造をひずませることにより、このチャネル領域８nにおけるキャリアの移動度を向上させ、nFET３の動作の高速化を図るようにしている。 This 1st SiN film 12n applies a tensile stress as a first stress to the channel region 8n of the nFET 3 to distort the crystal structure of the channel region 8n, thereby improving the carrier mobility in the channel region 8n. The operation speed of the nFET 3 is increased.
また、pFET４上には、このpFET４のチャネル領域８pに対して第２の応力を付与するための第２の膜として機能するSiN膜（以下、「２ndSiN膜12p」という。）を備えている。 On the pFET 4, an SiN film (hereinafter referred to as “2nd SiN film 12 p”) that functions as a second film for applying a second stress to the channel region 8 p of the pFET 4 is provided.
なお、この１stSiN膜12nの表面には、第１の酸化膜（以下、「１stSiO2膜13n」という。）を備えている。 Note that a first oxide film (hereinafter, referred to as “1stSiO 2 film 13n”) is provided on the surface of the 1stSiN film 12n.
この２ndSiN膜12pは、pFET４のチャネル領域８pに第２の応力としての圧縮応力を付与してこのチャネル領域８pの結晶構造をひずませることにより、このチャネル領域８pにおけるキャリアの移動度を向上させ、pFET４の動作の高速化を図るようにしている。 The 2nd SiN film 12p imparts compressive stress as the second stress to the channel region 8p of the pFET 4 to distort the crystal structure of the channel region 8p, thereby improving the carrier mobility in the channel region 8p. The operation speed of the pFET 4 is increased.
この２ndSiN膜12pの表層には、極めて薄い第２の酸化膜（以下、「２ndSiO2膜13p」という。）を備えている。 The surface layer of the 2nd SiN film 12p is provided with a very thin second oxide film (hereinafter referred to as “ 2nd SiO 2 film 13p”).
この２ndSiO2膜13pは、２ndSiN膜12pを所定形状にパターニングを施す際に、２ndSiN膜12p上に形成するマスク層（図示略）で酸失活現象が発生することを防止するためのカバー膜として機能するものである。 This 2ndSiO 2 film 13p serves as a cover film for preventing the occurrence of an acid deactivation phenomenon in a mask layer (not shown) formed on the 2ndSiN film 12p when the 2ndSiN film 12p is patterned into a predetermined shape. It functions.
特に、この２ndSiO2膜13pは、２ndSiN膜12pの表面に対し、酸素原子を含むプラズマとして、酸素とオゾンと二酸化炭素とのうちのいずれか１種類のプラズマを照射する処理を施すことによって、２ndSiN膜12pの表層を変質（酸化）させることによって形成したものである。 In particular, the 2ndSiO 2 film 13p is processed by irradiating the surface of the 2ndSiN film 12p with any one of oxygen, ozone and carbon dioxide as plasma containing oxygen atoms. It is formed by altering (oxidizing) the surface layer of the film 12p.
そのため、この２ndSiO2膜13pは、従来のように２ndSiN膜12pを形成した後に、２ndSiN膜12pの上に形成した酸化膜形成よりも膜厚を薄く形成することができ、しかも、内部に窒素を含んでいる。 Therefore, the 2ndSiO 2 film 13p can be formed thinner than the oxide film formed on the 2ndSiN film 12p after forming the 2ndSiN film 12p as in the prior art. Contains.
このように薄い膜厚の２ndSiO2膜13pを備えているため、２ndSiN膜12pを所定の形状にパターニングする際に、２ndSiN膜12pの端部近傍で２ndSiO2膜13pがヒサシ状にせり出すことがないため、後述する層間絶縁膜18を形成するときにボイド（空隙）ができることがなく、この２ndSiN膜12pの端部近傍に後述するメタルコンタクト17を形成しても、そのメタルコンタクト17が他のメタルコンタクト17との間でショートすることがなくなり、コンタクト不良のない半導体装置１とすることができる。 Since the 2ndSiO 2 film 13p having such a thin film thickness is provided, the 2ndSiO 2 film 13p does not protrude in the form of a scissors near the end of the 2ndSiN film 12p when the 2ndSiN film 12p is patterned into a predetermined shape. Therefore, no void (void) is formed when the interlayer insulating film 18 described later is formed, and even if the metal contact 17 described later is formed in the vicinity of the end portion of the 2nd SiN film 12p, the metal contact 17 is made of another metal. Short circuit with the contact 17 is eliminated, and the semiconductor device 1 without contact failure can be obtained.
なお、図１中の符号14nはnFET３のゲート引出電極、符号15nはnFET３のソース引出電極、符号16nはnFET３のドレイン引出電極であり、符号14pはpFET４のゲート引出電極、符号15pはpFET４のソース引出電極、符号16pはpFET４のドレイン引出電極である。 In FIG. 1, reference numeral 14n is a gate extraction electrode of nFET 3, reference numeral 15n is a source extraction electrode of nFET 3, reference numeral 16n is a drain extraction electrode of nFET 3, reference numeral 14p is a gate extraction electrode of pFET 4, and reference numeral 15p is a source of pFET 4. An extraction electrode 16p is a drain extraction electrode of the pFET 4.
また、符号17は、nFET３及びpFET４の各引出電極14n、14p、15n、15p、16n、16pと、nFET３及びpFET４の各ゲート電極10n、10p、ソース領域６n、６p、ドレイン領域７n、７pとの間をそれぞれ導通させるためのメタルコンタクトであり、符号18は層間絶縁膜であり、メタルコンタクト17とnFET３及びpFET４の各ゲート電極10n、10p、ソース領域６n、６p、ドレイン領域７n、７pとの間のコンタクト抵抗を低減するCoSi（コバルトシリサイド層）であり、符号20は、絶縁性素材により形成したサイドウォールである。 Reference numeral 17 denotes each of the extraction electrodes 14n, 14p, 15n, 15p, 16n, and 16p of the nFET 3 and the pFET 4, and the gate electrodes 10n and 10p, the source regions 6n and 6p, and the drain regions 7n and 7p of the nFET 3 and the pFET 4. Reference numeral 18 denotes an interlayer insulating film, which is electrically connected between the metal contact 17 and the gate electrodes 10n and 10p of the nFET 3 and the pFET 4, source regions 6n and 6p, and drain regions 7n and 7p. CoSi (cobalt silicide layer) for reducing the contact resistance, and reference numeral 20 denotes a sidewall formed of an insulating material.
このように構成した半導体装置１は、以下に記載する製造方法により製造する。 The semiconductor device 1 configured as described above is manufactured by the manufacturing method described below.
まず、図２に示すように、Si（シリコン）基板２を用意し、Si基板２の表面を酸化させることによりSi基板２の表面にゲート酸化膜（SiO2）９n、９pを形成した後、このゲート酸化膜９n、９pの表面にＣＶＤ（Chemical Vapor Deposition）によりSi3N4（窒化シリコン）膜21を形成する。 First, as shown in FIG. 2, after preparing a Si (silicon) substrate 2 and oxidizing the surface of the Si substrate 2 to form gate oxide films (SiO 2 ) 9 n and 9 p on the surface of the Si substrate 2, A Si 3 N 4 (silicon nitride) film 21 is formed on the surfaces of the gate oxide films 9n and 9p by CVD (Chemical Vapor Deposition).
次に、図３に示すように、後に形成するnFET３とpFET４との間となる部分の Si3N4膜21とゲート酸化膜９n、９pとSi基板２とを順次エッチングすることにより、例えば350〜400nmの深さを有するトレンチ22を形成する。 Next, as shown in FIG. 3, the portion between nFET 3 and pFET 4 to be formed later is By sequentially etching the Si 3 N 4 film 21, the gate oxide films 9n and 9p, and the Si substrate 2, a trench 22 having a depth of 350 to 400 nm, for example, is formed.
ここで、トレンチ22を形成した領域は、後にnFET３とpFET４とを電気的に分離する素子分離領域となり、この素子分離領域の両側がnFET３及びpFET４のアクティブ領域となる。 Here, the region in which the trench 22 is formed becomes an element isolation region for electrically isolating the nFET 3 and the pFET 4 later, and both sides of the element isolation region become active regions of the nFET 3 and the pFET 4.
次に、Si3N4膜21とトレンチ22との表面に、高密度プラズマＣＶＤにより650〜700nm程度の厚さを有するフィールド酸化膜11を形成することにより、このフィールド酸化膜11でトレンチ22を埋め、その後、ＣＭＰ（Chemical Mechanical Polish）によりフィールド酸化膜11の表面を研磨することによって平坦化し、図４に示すようにSi3N4膜21の表面を露出させ、素子分離領域となる部分だけにフィールド酸化膜11を残すようにする。 Next, the field oxide film 11 having a thickness of about 650 to 700 nm is formed on the surface of the Si 3 N 4 film 21 and the trench 22 by high-density plasma CVD. Then, the surface of the field oxide film 11 is planarized by polishing by CMP (Chemical Mechanical Polish), and the surface of the Si 3 N 4 film 21 is exposed as shown in FIG. The field oxide film 11 is left.
次に、表面にゲート酸化膜９n、９pの緻密化を図るためにN2やO2やH2/O2などの雰囲気中でアニールを行った後、図５に示すように、リン酸を用いたエッチングによりSi3N4膜21を除去することによりゲート酸化膜９n、９pの表面を露出させ、その後、ゲート酸化膜９n、９pの表面を参加させることにより、ゲート酸化膜９n、９pの厚さを略10nmとなるよう形成する。 Next, annealing is performed in an atmosphere of N 2 , O 2 , H 2 / O 2 or the like in order to make the gate oxide films 9n and 9p dense on the surface, and then phosphoric acid is added as shown in FIG. By removing the Si 3 N 4 film 21 by the etching used, the surfaces of the gate oxide films 9n and 9p are exposed, and then the surfaces of the gate oxide films 9n and 9p are joined to form the gate oxide films 9n and 9p. The thickness is formed to be approximately 10 nm.
そして、nFET３を形成する領域に、このゲート酸化膜９n、９pを介してP型の不純物をイオン注入することによってp−well５nを形成すると共に、pFET４を形成する領域に、ゲート酸化膜９n、９pを介してN型の不純物をイオン注入することによりn−well５pを形成する。 Then, a p-well 5n is formed by ion-implanting a P-type impurity through the gate oxide films 9n and 9p in the region where the nFET 3 is formed, and the gate oxide films 9n and 9p are formed in the region where the pFET 4 is formed. An n-well 5p is formed by ion-implanting N-type impurities through.
次に、前工程のイオン注入により劣化したゲート酸化膜９n、９pを一旦HF（フッ化水素）溶液を用いて剥離した後、この剥離した部分を再度酸化することにより、1.5〜2.0nm程度の厚さのゲート酸化膜９n、９pを形成する。 Next, the gate oxide films 9n and 9p deteriorated by the ion implantation in the previous step are once peeled off using an HF (hydrogen fluoride) solution, and then the peeled portion is oxidized again to obtain about 1.5 to 2.0 nm. Thick gate oxide films 9n and 9p are formed.
その後、SiH4（シラン）ガスを用い、580〜620℃の下でＣＶＤを行うことにより、ゲート酸化膜９n、９pの表面に100〜150nm程の厚さを有するPoly−Si（ポリシリコン）層を形成し、このPoly−Si層にフォトリソグラフィーを用いてパターニングを施した後、レジストをマスクとして異方向性エッチングを行って不用な部分のPoly−Si層とゲート酸化膜９n、９pとを除去することにより、図６に示すように、nFET３のゲート電極10nとpFET４のゲート電極10pとを形成する。 Thereafter, a poly-Si (polysilicon) layer having a thickness of about 100 to 150 nm is formed on the surfaces of the gate oxide films 9n and 9p by performing CVD at 580 to 620 ° C. using SiH 4 (silane) gas. After forming the poly-Si layer by patterning using photolithography, anisotropic etching is performed using the resist as a mask to remove unnecessary portions of the poly-Si layer and the gate oxide films 9n and 9p. Thus, as shown in FIG. 6, the gate electrode 10n of the nFET 3 and the gate electrode 10p of the pFET 4 are formed.
次に、図７に示すように、nFET３のゲート電極10n両側のp−well５n内部にAs（ヒ素）イオンを注入することにより、nFET３のソース領域６nとドレイン領域７nとを形成し、pFET４のゲート電極10p両側のn−well５p内部にBF（フッ化ボロン）イオンを注入することにより、pFET４のソース領域６pとドレイン領域７pとを形成する。 Next, as shown in FIG. 7, As (arsenic) ions are implanted into the p-well 5n on both sides of the gate electrode 10n of the nFET 3, thereby forming the source region 6n and the drain region 7n of the nFET 3, and the gate of the pFET 4 By injecting BF (boron fluoride) ions into the n-well 5p on both sides of the electrode 10p, the source region 6p and the drain region 7p of the pFET 4 are formed.
次に、プラズマＣＶＤによりSi3N4を50〜70nm程の厚さとなるように堆積させた後、プラズマＣＶＤによりSiO2を50〜70nm程の厚さとなるように堆積させ、その後、ゲート電極10n、10pの側面だけにこれらSi3N4及びSiO2が残るように不用な部分のSi3N4及びSiO2を除去することによりサイドウォール20を形成する。 Next, after depositing Si 3 N 4 to a thickness of about 50 to 70 nm by plasma CVD, SiO 2 is deposited to a thickness of about 50 to 70 nm by plasma CVD, and then the gate electrode 10n. The side wall 20 is formed by removing unnecessary portions of Si 3 N 4 and SiO 2 so that these Si 3 N 4 and SiO 2 remain only on the side surface of 10p.
続いてＲＴＡ（Rapid Thermal Annealing）処理を施すことにより、各ソース領域６n、６p及びドレイン領域７n、７pに注入したイオンを活性化させる。 Subsequently, RTA (Rapid Thermal Annealing) treatment is performed to activate ions implanted into the source regions 6n and 6p and the drain regions 7n and 7p.
次に、スパッタ法によりCo（コバルト）を6〜8nm程の厚さとなるように堆積した後、ＲＴＡ処理を施してSi上のCoをシリサイド化させることにより、各ゲート電極10n、10p上と、各ソース領域６n、６p上と、各ドレイン領域７n、７p上とにCoSi（コバルトシリサイド）膜19を形成し、その後、フィールド酸化膜11上の不用なCoを除去する。 Next, after depositing Co (cobalt) so as to have a thickness of about 6 to 8 nm by sputtering, RTA treatment is performed to silicide Co on Si, whereby each gate electrode 10n, 10p is formed. A CoSi (cobalt silicide) film 19 is formed on each source region 6n, 6p and each drain region 7n, 7p, and then unnecessary Co on the field oxide film 11 is removed.
こうして、同一のSi基板２上に第1導電型の電界効果トランジスタであるnFET３と、第2導電型の電界効果トランジスタであるpFET４とを形成する。このようにして形成したnFET３では、p−well５nの表面近傍でゲート電極10nの下方部分がチャネル領域８nとなり、pFET４では、n−well５pの表面近傍でゲート電極10pの下方部分がチャネル領域８pとなる。 Thus, the nFET 3 as the first conductivity type field effect transistor and the pFET 4 as the second conductivity type field effect transistor are formed on the same Si substrate 2. In the nFET 3 formed in this way, the lower part of the gate electrode 10n is near the surface of the p-well 5n and becomes a channel region 8n. In pFET4, the lower part of the gate electrode 10p is near the surface of the n-well 5p and becomes a channel region 8p. .
次に、図８に示すように、nFET３とpFET４とフィールド酸化膜11との上にプラズマＣＶＤにより第1の窒化膜（以下、「１stSiN膜１２n」という。）を50〜100nm程度の厚さとなるように形成し、この１stSiN膜１２nの上に第1の酸化膜（以下「１stSiO2膜１３n」という。）を形成する。 Next, as shown in FIG. 8, a first nitride film (hereinafter referred to as "1stSiN film 12n") is formed on the nFET 3, the pFET 4 and the field oxide film 11 by plasma CVD to a thickness of about 50 to 100 nm. A first oxide film (hereinafter referred to as “1stSiO 2 film 13n”) is formed on the 1stSiN film 12n.
ここで形成する１stSiN膜１２nは、nFET３のチャネル領域８nに対して第1の応力である引っ張り応力を付与するものであり、この引っ張り応力によりnFET３のチャネル領域８nの結晶構造をひずませてキャリアの移動度を向上させるものである。 The 1st SiN film 12n formed here imparts a tensile stress, which is a first stress, to the channel region 8n of the nFET 3, and the tensile structure distorts the crystal structure of the channel region 8n of the nFET 3 to cause carriers. This improves the mobility.
次に、フォトリソグラフィーとエッチングを用いて、図９に示すように、pFET４上の１stSiO2膜１３nと１stSiN膜１２nとを除去する。 Next, using photolithography and etching, as shown in FIG. 9, the 1stSiO 2 film 13n and the 1stSiN film 12n on the pFET 4 are removed.
次に、図10に示すように、１stSiO2膜１３nとpFET４との表面を被覆するように、第２の窒化膜（以下、「２ndSiN膜１２p」という。）を形成する。ここでは、プラズマＣＶＤにより２ndSiN膜１２pを50〜100nm程度の厚さとなるように形成する。 Next, as shown in FIG. 10, a second nitride film (hereinafter referred to as “2nd SiN film 12p”) is formed so as to cover the surfaces of the 1st SiO 2 film 13n and the pFET 4. Here, the 2nd SiN film 12p is formed to a thickness of about 50 to 100 nm by plasma CVD.
ここで形成する２ndSiN膜１２pは、pFET４のチャネル領域８pに対して第２の応力である圧縮応力を付与するものであり、この圧縮応力によりpFET４のチャネル領域８pの結晶構造をひずませてキャリアの移動度を向上させるものである。 The 2nd SiN film 12p formed here imparts a compressive stress, which is a second stress, to the channel region 8p of the pFET 4, and this compressive stress distorts the crystal structure of the channel region 8p of the pFET 4 to cause carriers. This improves the mobility.
続いて、２ndSiN膜１２pの表層を変質させて第２の酸化膜（以下「２ndSiO2膜１３p」という。）を形成する表層変質処理を行う。 Subsequently, a surface layer alteration process is performed in which the surface layer of the 2ndSiN film 12p is altered to form a second oxide film (hereinafter referred to as “2ndSiO 2 film 13p”).
ここで行う表層変質処理は、プラズマ照射処理であり、図11に示すように、２ndSiN膜１２pの表面にO2プラズマを照射することにより、２ndSiN膜１２pの表層を酸化させることによって、従来の堆積により形成した第２の酸化膜よりも膜厚の薄い２ndSiO2膜１３pを形成することができるようにしている。 The surface layer alteration treatment performed here is a plasma irradiation treatment. As shown in FIG. 11, conventional surface deposition is performed by oxidizing the surface layer of the 2ndSiN film 12p by irradiating the surface of the 2ndSiN film 12p with O 2 plasma. Thus, the 2nd SiO 2 film 13p having a thickness smaller than that of the second oxide film formed by the above process can be formed.
また、ここではプラズマ処理として、酸素プラズマを照射する酸素プラズマ処理を行うようにしているが、酸素プラズマに代えて、オゾンプラズマや二酸化炭素プラズマなど、酸素原子を含むプラズマを照射することによっても膜厚が薄い２ndSiO2膜１３pを形成することができる。 Here, as the plasma treatment, oxygen plasma treatment for irradiating oxygen plasma is performed. However, instead of oxygen plasma, the film is also irradiated by irradiating plasma containing oxygen atoms such as ozone plasma and carbon dioxide plasma. A thin 2ndSiO 2 film 13p can be formed.
しかも、ここで形成する２ndSiO2膜１３pは、２ndSiN膜１２pの表面にプラズマを照射することによって形成した膜であるため、窒素を含んだSiO2膜である。 Moreover, since the 2ndSiO 2 film 13p formed here is a film formed by irradiating the surface of the 2ndSiN film 12p with plasma, it is a SiO 2 film containing nitrogen.
ここで形成する２ndSiO2膜１３pは、後に２ndSiN膜１２pを所定形状にパターニングする際、２ndSiO2膜１３p上に形成するレジストマスクに酸失活現象が発生することを防止するためのカバー膜として機能するものである。 The 2ndSiO 2 film 13p formed here functions as a cover film for preventing an acid deactivation phenomenon from occurring in a resist mask formed on the 2ndSiO 2 film 13p when the 2ndSiN film 12p is patterned into a predetermined shape later. To do.
次に、２ndSiN膜１２pに所定のパターニングを施す。ここでは、２段階のエッチングを行うことにより、nFET３上の２ndSiO2膜１３p及び２ndSiN膜１２pを除去する。 Next, predetermined patterning is performed on the 2nd SiN film 12p. Here, the 2nd SiO 2 film 13p and the 2nd SiN film 12p on the nFET 3 are removed by performing two-stage etching.
具体的には、２ndSiO2膜１３p及び２ndSiN膜１２pを残したい部分、すなわち、pFET４上の２ndSiO2膜１３p及び２ndSiN膜１２pだけを覆うようにレジストマスク（図示略。）を形成し、レジストマスクで覆われていない部分の２ndSiO2膜１３pをエッチングにより除去する。 Specifically, a resist mask (not shown) is formed so as to cover only the portions where the 2ndSiO 2 film 13p and the 2ndSiN film 12p are to be left, that is, the 2ndSiO 2 film 13p and the 2ndSiN film 12p on the pFET 4 . The uncovered 2nd SiO 2 film 13p is removed by etching.
ここで、２ndSiN膜１２pは２ndSiO2膜１３pよりもエッチングレートが高いため、まず、２ndSiO2膜１３pをエッチング可能なガスを用いて２ndSiO2膜１３pを除去する。 Here, since the 2nd SiN film 12p has a higher etching rate than the 2ndSiO 2 film 13p, the 2ndSiO 2 film 13p is first removed using a gas capable of etching the 2ndSiO 2 film 13p.
このとき、本実施の形態に係る２ndSiO2膜１３pは、従来の第２の酸化膜よりも極めて薄いため、１回目のエッチングでは、図12に示すように、２ndSiO2膜１３pを除去した後に２ndSiN膜１２pの比較的深い部分までエッチングされることとなる。 At this time, since the 2nd SiO 2 film 13p according to the present embodiment is much thinner than the conventional second oxide film, the 2nd SiO 2 film 13p is removed after the 2nd SiO 2 film 13p is removed in the first etching, as shown in FIG. The relatively deep portion of the film 12p is etched.
また、１回目のエッチングでは、SiN膜とSiO2膜との両方をエッチングする条件であるため、本発明技術での窒素を含む２ndSiO2膜１３pはエッチングされることとなる。 Further, since the first etching is a condition for etching both the SiN film and the SiO 2 film, the 2nd SiO 2 film 13p containing nitrogen in the technique of the present invention is etched.
続いて、２回目のエッチングでは、２ndSiN膜１２pをエッチング可能で、酸化膜をエッチング不可能なガスを用いて２ndSiN膜１２pをエッチングする。そのため、ここでは図13に示すように１stSiO2膜１３nがエッチングストッパとして機能し、nFET３上の２ndSiN膜１２pが除去された時点でエッチングが停止されることとなる。 Subsequently, in the second etching, the 2ndSiN film 12p can be etched using a gas that can etch the 2ndSiN film 12p but cannot etch the oxide film. Therefore, here, as shown in FIG. 13, the 1st SiO 2 film 13n functions as an etching stopper, and the etching is stopped when the 2nd SiN film 12p on the nFET 3 is removed.
このように、１回目のエッチングにより２ndSiN膜１２pを比較的深い部分までエッチングするようにしているため、２回目のエッチングを行う時間が従来よりも短縮され、これにより、この半導体装置１の製造時間を短縮することができる。 As described above, since the 2nd SiN film 12p is etched to a relatively deep portion by the first etching, the time for performing the second etching is shortened as compared with the prior art. Can be shortened.
そのうえ、２回目のエッチング時間が短縮されたことで、２回目のエッチングが１stSiO2膜１３nの表面に達するまでの間に、２ndSiN膜１２pの端面が横方向にエッチングされ難くなり、しかも、上記したように２ndSiO2膜１３pは内部に窒素を含んでいるため、ここで行う２回目エッチングにより２ndSiN膜１２pと共にエッチングされるので、図19に示す従来のように第２の膜113（２ndSiN膜）の端部において第２の酸化膜127（２ndSiO2膜）がヒサシ状にせり出した形状になることがない。 In addition, since the second etching time is shortened, the end surface of the 2nd SiN film 12p is difficult to be etched in the lateral direction until the second etching reaches the surface of the 1stSiO 2 film 13n. As described above, since the 2ndSiO 2 film 13p contains nitrogen inside, it is etched together with the 2ndSiN film 12p by the second etching performed here, so that the second film 113 (2ndSiN film) shown in FIG. The second oxide film 127 (2ndSiO 2 film) does not protrude into a scissors shape at the end.
そのため、後の製造工程において層間絶縁膜18を形成する際に、２ndSiN膜１２pの端部近傍にボイド（空隙）ができることがなく、この２ndSiN膜１２pの端部近傍に後述するメタルコンタクト17などの金属配線を形成しても、他のメタルコンタクト17や配線層などとショートすることがないので、コンタクト不良が原因で廃棄処分になる半導体装置１の数を可及的に減少することができ、製品の歩留まりを向上させることができる。 Therefore, when the interlayer insulating film 18 is formed in a later manufacturing process, no void (void) is formed near the end of the 2nd SiN film 12p, and a metal contact 17 described later is formed near the end of the 2nd SiN film 12p. Even if the metal wiring is formed, it is not short-circuited with other metal contacts 17 or wiring layers, so that the number of semiconductor devices 1 to be discarded due to contact failure can be reduced as much as possible. Product yield can be improved.
次に、図14に示すように、１stSiO2１３n及び２ndSiO2膜１３p上に、ＣＶＤによりSiO2からなる層間絶縁膜18を500〜1500nm程の厚さとなるように形成した後、ＣＭＰにより層間絶縁膜18の表面を研磨して平坦化することにより、層間絶縁膜18の膜厚を300〜1000nm程にする。 Next, as shown in FIG. 14, an interlayer insulating film 18 made of SiO 2 is formed on the 1stSiO 2 13n and 2ndSiO 2 films 13p by CVD so as to have a thickness of about 500 to 1500 nm, and then the interlayer insulation is formed by CMP. By polishing and planarizing the surface of the film 18, the thickness of the interlayer insulating film 18 is set to about 300 to 1000 nm.
次に、図15に示すように、フォトリソグラフィーとエッチングにより、層間絶縁膜18表面の所定位置から、nFET３のソース領域６n、ゲート電極10n、ドレイン領域7n、pFET４のソース６p、ゲート電極10p、ドレイン領域７pの各表面に形成したCoSi膜19まで達するコンタクトホール23を形成する。 Next, as shown in FIG. 15, the source region 6n, the gate electrode 10n, the drain region 7n of the nFET 3, the source 6p of the pFET 4, the gate electrode 10p, and the drain from a predetermined position on the surface of the interlayer insulating film 18 by photolithography and etching. A contact hole 23 reaching the CoSi film 19 formed on each surface of the region 7p is formed.
次に、これら各コンタクトホール23に、ＣＶＤによりTi（チタン）を堆積させてメタルコンタクト17を形成し、これら各メタルコンタクト17上にAl（アルミニウム）の配線層を形成することによりnFET３のソース引出電極15n、ゲート引出電極14n、ドレイン引出電極16nと、pFET４のソース引出電極15p、ゲート引出電極14p、ドレイン引出電極16pとをそれぞれ形成して、図１に示すような半導体装置１を形成する。 Next, Ti (titanium) is deposited on each of these contact holes 23 by CVD to form metal contacts 17, and an Al (aluminum) wiring layer is formed on each of these metal contacts 17, thereby extracting the source of nFET 3. An electrode 15n, a gate extraction electrode 14n, a drain extraction electrode 16n, and a source extraction electrode 15p, a gate extraction electrode 14p, and a drain extraction electrode 16p of the pFET 4 are formed to form the semiconductor device 1 as shown in FIG.
このように、本実施の形態に係る半導体装置の製造方法によれば、コンタクト不良が原因で廃棄処分になる半導体装置１の数を可及的に減少させることによって、製品の歩留まりを向上させることができる。 As described above, according to the method of manufacturing a semiconductor device according to the present embodiment, the yield of products is improved by reducing the number of semiconductor devices 1 to be discarded due to contact failure as much as possible. Can do.
また、本実施の形態では、２ndSiN膜１２pに対して照射するプラズマを酸素プラズマ、オゾンプラズマ、二酸化炭素プラズマのうちのいずれかとしているが、本発明はこれに限定するものではなく、２ndSiN膜１２pの表層を酸化することができるプラズマであれば、任意のプラズマを適用することができる。 In the present embodiment, the plasma irradiated to the 2nd SiN film 12p is any one of oxygen plasma, ozone plasma, and carbon dioxide plasma. However, the present invention is not limited to this, and the 2nd SiN film 12p. Any plasma can be applied as long as the surface layer can be oxidized.
１ 半導体装置
２ Si基板
３ nFET
４ pFET
５n p−well
５p n−well
６n ソース領域
６p ソース領域
７n ドレイン領域
７p ドレイン領域
８n チャネル領域
８p チャネル領域
９n ゲート酸化膜
９p ゲート酸化膜
１０n ゲート電極
１０p ゲート電極
１１ フィールド酸化膜
１２n １stSiN膜
１２p ２ndSiN膜
１３n １stSiO2膜
１３p ２ndSiO2膜
１４n ゲート引出電極
１４p ゲート引出電極
１５n ソース引出電極
１５p ソース引出電極
１６n ドレイン引出電極
１６p ドレイン引出電極
１７ メタルコンタクト
１８ 層間絶縁膜
１９ CoSi膜
２０ サイドウォール
２１ Si3N4膜
２２ トレンチ
２３ コンタクトホール
1 Semiconductor device 2 Si substrate 3 nFET
4 pFET
5n p-well
5p n-well
6n source region 6p source region 7n drain region 7p drain region 8n channel region 8p channel region 9n gate oxide film 9p gate oxide film 10n gate electrode 10p gate electrode 11 field oxide film 12n 1stSiN film 12p 2ndSiN film 13n 1stSiO 2 film 13p 2ndSiO 2 film 14n gate lead electrode 14p gate lead electrode 15n source lead electrode 15p source lead electrode 16n drain lead electrode 16p drain lead electrode 17 metal contact 18 interlayer insulating film 19 CoSi film 20 sidewall 21 Si 3 N 4 film 22 trench 23 contact hole
Claims (4)
前記第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜を形成し、この第１の膜上に第１の酸化膜を形成する工程と、
前記第１の酸化膜と前記第２導電型の電界効果トランジスタとの上に、前記第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、
前記第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、
この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有することを特徴とする半導体装置の製造方法。 Forming a first conductivity type field effect transistor and a second conductivity type field effect transistor on the same substrate;
A first film for applying a first stress to the channel region of the first conductivity type field effect transistor is formed on the first conductivity type field effect transistor, and the first film is formed on the first film. Forming an oxide film of 1;
A second film for applying a second stress to the channel region of the second conductivity type field effect transistor is formed on the first oxide film and the second conductivity type field effect transistor. Process,
Performing a surface alteration process for altering a surface layer of the second film to form a second oxide film;
And a step of performing predetermined patterning on the second film subjected to the surface layer alteration treatment.
前記第１の膜又は前記第２の膜の少なくともいずれか一方の表面をプラズマ処理により変質させて形成した酸化膜を有することを特徴とする半導体装置。
A first conductivity type field effect transistor and a second conductivity type field effect transistor are provided on the same substrate, and the channel region of the first conductivity type transistor is provided on the first conductivity type field effect transistor. A first film for applying a first stress to the channel region of the second conductivity type field effect transistor on the second conductivity type field effect transistor; In the semiconductor device including the second film to be applied,
A semiconductor device comprising an oxide film formed by altering at least one surface of the first film or the second film by plasma treatment.
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