JP2006115667A - Surge voltage suppressor - Google Patents
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Abstract
【課題】 過大なサージ電圧から負荷の絶縁劣化を防ぐことができ、損失が小さく、小型化、軽量化を図ることができるサージ電圧抑制装置を提供する。
【解決手段】 PWMインバータ1で駆動される電動機2の入力端子に3相のダイオードブリッジDB1と平滑用コンデンサC1からなる整流回路11を接続し、この整流回路11の出力の正側にコンデンサC1の放電用抵抗R1を介して電圧制御型トランジスタQ1のドレイン端子を接続し、負側にソース端子を接続するとともに、整流回路11の出力電圧により電圧制御型トランジスタQ1のゲートを駆動するゲート駆動回路12を備える。
【選択図】 図1
PROBLEM TO BE SOLVED: To provide a surge voltage suppressor capable of preventing load insulation deterioration from an excessive surge voltage, reducing loss, reducing size and weight.
A rectifier circuit 11 comprising a three-phase diode bridge DB1 and a smoothing capacitor C1 is connected to an input terminal of an electric motor 2 driven by a PWM inverter 1, and a capacitor C1 is connected to the positive side of the output of the rectifier circuit 11. The gate drive circuit 12 connects the drain terminal of the voltage control transistor Q1 via the discharge resistor R1, connects the source terminal to the negative side, and drives the gate of the voltage control transistor Q1 by the output voltage of the rectifier circuit 11. Is provided.
[Selection] Figure 1
Description
本発明は、PWMインバータで駆動される電動機へのサージ電圧を抑制するサージ電圧抑制装置に関する。 The present invention relates to a surge voltage suppressing device that suppresses a surge voltage to an electric motor driven by a PWM inverter.
電圧型PWM(パルス幅変調)インバータと負荷である電動機とを接続するケーブルが長配線になると、インバータの急峻なパルス電圧変動により負荷端において反射が起こり、過大なサージ電圧が発生する。このサージ電圧が負荷の絶縁耐圧を超えると、短絡事故を起こし、場合によっては火災に至ることがある。 When a cable connecting a voltage type PWM (pulse width modulation) inverter and a motor as a load becomes a long wiring, reflection occurs at the load end due to a steep pulse voltage fluctuation of the inverter, and an excessive surge voltage is generated. If this surge voltage exceeds the withstand voltage of the load, a short circuit accident may occur, and in some cases, a fire may occur.
従来、上記のサージ電圧を抑制するため、例えばインバータと負荷との間にフィルタを接続し、このフィルタによりインバータで発生する急峻なパルス変動を抑制している。
また、抵抗とキャパシタンスで構成されたフィルタ(電圧抑制装置)を負荷の入力端子に接続してサージ電圧を吸収することも提案されている(例えば特許文献1参照)。
It has also been proposed to absorb a surge voltage by connecting a filter (voltage suppression device) composed of a resistor and a capacitance to an input terminal of a load (see, for example, Patent Document 1).
上記のように、インバータと負荷との間にフィルタを接続する場合には、フィルタに大きな負荷電流が流れるので、フィルタの容量が大きくなり、重量や寸法が大きくなってしまうという問題があった。また、負荷の入力端子に抵抗とキャパシタンスで構成されたフィルタを接続した場合には、負荷運転中は放電用の抵抗に常時インバータの直流中間電圧が印加されることになるので、抵抗損失が大きいという問題があった。この抵抗損失を回避するには負荷動力線とは別にエネルギー回生用のケーブルが必要となる。 As described above, when a filter is connected between the inverter and the load, since a large load current flows through the filter, there is a problem that the capacity of the filter increases and the weight and dimensions increase. In addition, when a filter composed of a resistor and a capacitance is connected to the input terminal of the load, the DC intermediate voltage of the inverter is always applied to the discharging resistor during the load operation, resulting in a large resistance loss. There was a problem. In order to avoid this resistance loss, a cable for energy regeneration is required separately from the load power line.
本発明は、このような点に鑑みてなされたものであり、過大なサージ電圧から負荷の絶縁劣化を防ぐことができ、損失が小さく、小型化、軽量化を図ることができるサージ電圧抑制装置を提供することを目的とする。 The present invention has been made in view of the above points, and is a surge voltage suppressing device that can prevent load insulation deterioration from an excessive surge voltage, has a small loss, and can be reduced in size and weight. The purpose is to provide.
本発明では上記課題を解決するために、PWMインバータで駆動される電動機へのサージ電圧を抑制するサージ電圧抑制装置において、前記電動機の入力端子に接続される整流回路と、前記整流回路の出力の正側にドレイン端子が接続され負側にソース端子が接続された電圧制御型トランジスタと、前記整流回路の出力電圧により前記電圧制御型トランジスタのゲートを駆動するゲート駆動回路と、を備えたことを特徴とするサージ電圧抑制装置が提供される。 In the present invention, in order to solve the above-mentioned problem, in a surge voltage suppressing device for suppressing a surge voltage to an electric motor driven by a PWM inverter, a rectifier circuit connected to an input terminal of the electric motor, and an output of the rectifier circuit A voltage-controlled transistor having a drain terminal connected to the positive side and a source terminal connected to the negative side; and a gate drive circuit that drives the gate of the voltage-controlled transistor by the output voltage of the rectifier circuit. A featured surge voltage suppression device is provided.
このようなサージ電圧抑制装置によれば、電動機へのサージ電圧が整流回路により整流されてゲート駆動回路に供給され、このゲート駆動回路により整流回路に接続された電圧制御型トランジスタが導通して回路に電流が流れるだけであるので、損失が小さく、小型化、軽量化を図ることができ、負荷の絶縁劣化を防ぐことができる。 According to such a surge voltage suppression device, the surge voltage to the electric motor is rectified by the rectifier circuit and supplied to the gate drive circuit, and the voltage control type transistor connected to the rectifier circuit is turned on by this gate drive circuit to make the circuit Therefore, the loss is small, the size and the weight can be reduced, and the insulation deterioration of the load can be prevented.
本発明のサージ電圧抑制装置は、電動機の入力端子に接続される整流回路と、整流回路の出力の正側にドレイン端子が接続され負側にソース端子が接続された電圧制御型トランジスタと、整流回路の出力電圧により前記電圧制御型トランジスタのゲートを駆動するゲート駆動回路とを備えたことにより、過大なサージ電圧から負荷の絶縁劣化を防ぐことができ、損失が小さく、小型化、軽量化を図ることができるという利点がある。 The surge voltage suppressor of the present invention includes a rectifier circuit connected to an input terminal of an electric motor, a voltage controlled transistor having a drain terminal connected to the positive side of the output of the rectifier circuit and a source terminal connected to the negative side, and a rectifier By providing a gate drive circuit that drives the gate of the voltage-controlled transistor with the output voltage of the circuit, it is possible to prevent the insulation deterioration of the load from an excessive surge voltage, reducing loss, reducing size and weight. There is an advantage of being able to plan.
以下、本発明の実施の形態を図面を参照して説明する。
図1は本発明の第1の実施の形態のサージ電圧抑制装置の構成を示す回路図である。
同図において、1はPWMインバータで、負荷である3相交流駆動の電動機2と長配線のケーブル3により接続されている。電動機2の入力端子には、PWMインバータ1による過大なサージ電圧を抑制するためのサージ電圧抑制回路10が接続されている。このサージ電圧抑制回路10は3相のダイオードブリッジDB1と平滑用コンデンサC1からなる整流回路11を有し、ダイオードブリッジDB1の交流入力端子に電動機2の入力端子が接続されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing a configuration of a surge voltage suppression device according to a first embodiment of the present invention.
In the figure,
また、整流回路11の出力の正側にコンデンサC1の放電用抵抗R1を介して電圧制御型トランジスタQ1のドレイン端子が接続され、負側は電圧制御型トランジスタQ1のソース端子が接続されている。12は電圧制御型トランジスタQ1のゲートを駆動するゲート駆動回路で、整流回路11の直流出力電圧値に応じて電圧制御型トランジスタQ1のゲート端子にゲート信号を出力する。
Further, the drain terminal of the voltage control type transistor Q1 is connected to the positive side of the output of the
図2は上記構成のサージ電圧抑制回路10の各部の動作波形を示す図であり、電動機端子間電圧である入力電圧(V)、コンデンサC1の端子電圧(V)、電圧制御型トランジスタQ1のゲート電圧(V)及びコンデンサC1の放電電流(A)を示している。
FIG. 2 is a diagram showing operation waveforms of each part of the surge
PWMインバータ1によるサージ電圧によってサージ電圧抑制回路10内のコンデンサC1の電圧が上昇し、時刻t1である閾値を超えると、ゲート駆動回路12にてゲート電圧(ゲート信号)を発生させ、電圧制御型トランジスタQ1のゲートに入力し、電圧制御型トランジスタQ1をオン(ON)させる。これにより、時刻t2でコンデンサC1の放電電流が抵抗R1を通して流れ、コンデンサC1の電圧が低下する。コンデンサC1の電圧がある閾値を下回ると、ゲート駆動回路12のゲート電圧が下がって電圧制御型トランジスタQ1をオフ(OFF)させる。このとき、コンデンサC1の放電も同時に完了となるようにする。
When the voltage of the capacitor C1 in the surge
このようにして電動機2への過大なサージ電圧が抑制され、電動機2の入力電圧は絶縁耐圧以下となり、絶縁劣化を防止することができる。ここで、上記の回路では抵抗R1を通して放電する電力はサージ電圧の吸収分のみであるので、回路の発熱量を低減でき、損失は小さなものとなる。したがって、小型化、軽量化を図ることができる。
In this way, an excessive surge voltage to the
図3は本発明の第2の実施の形態のサージ電圧抑制装置の構成を示す回路図であり、図1と同一符号は同一構成部分を示している。図1の第1の実施の形態では線間電圧でサージ電圧を検出しているが、第2の実施の形態では線間電圧に加えて対アース間のサージ電圧も検出するようにしている。 FIG. 3 is a circuit diagram showing the configuration of the surge voltage suppressor according to the second embodiment of the present invention. The same reference numerals as those in FIG. 1 denote the same components. In the first embodiment of FIG. 1, the surge voltage is detected by the line voltage, but in the second embodiment, the surge voltage between the ground and the ground voltage is also detected in addition to the line voltage.
本実施の形態のサージ電圧抑制回路20は、電動機2の入力端子に接続される3相のダイオードブリッジ(整流素子)と並列に接地端子に接続されるダイオード対(整流素子)を接続した4対構成のダイオードブリッジDB2と、平滑用コンデンサC2を有した整流回路21を備えている。他の構成は図1の第1の実施の形態と同様であり、整流回路21の出力の正側にコンデンサC2の放電用抵抗R2を接続し、この抵抗R2の他方の端子に電圧制御型トランジスタQ2のドレイン端子を接続し、電圧制御型トランジスタQ2のソース端子を整流回路21の負側に接続し、ゲート駆動回路22により整流回路21の直流電圧出力値で電圧制御型トランジスタQ2のゲートを駆動する。
The surge
このような構成であっても、第1の実施の形態と同様、従来のサージ電圧抑制フィルタと比べて損失が小さく、小型化、軽量化を図ることができ、負荷の絶縁劣化を防ぐことができる。 Even with such a configuration, as in the first embodiment, the loss is smaller than that of the conventional surge voltage suppression filter, and the size and weight can be reduced, and the insulation deterioration of the load can be prevented. it can.
図4は本発明の第3の実施の形態のサージ電圧抑制装置のゲート駆動回路の構成を示す回路図である。第3の実施の形態では、第1の実施の形態、第2の実施の形態に対しゲート駆動回路のみが異なり、その他の構成は同じであるので、図1、図3のサージ電圧抑制回路10、20に相当する回路構成のみを示す。
FIG. 4 is a circuit diagram showing the configuration of the gate drive circuit of the surge voltage suppressor according to the third embodiment of the present invention. In the third embodiment, only the gate drive circuit is different from the first embodiment and the second embodiment, and the other configurations are the same. Therefore, the surge
この回路は、上述の整流回路の出力の正側と負側間に接続された二つのツェナーダイオードの直列回路を有し、この二つのツェナーダイオードの接続点の電圧により電圧制御型トランジスタのゲートを駆動するものである。 This circuit has a series circuit of two Zener diodes connected between the positive side and the negative side of the output of the rectifier circuit described above, and the gate of the voltage control type transistor is controlled by the voltage at the connection point of the two Zener diodes. To drive.
すなわち、整流回路の出力の正側に電流制限用抵抗R11を介してサージ電圧抑制動作用ツェナーダイオードZD1のカソード端子を接続し、このツェナーダイオードZD1の他方のアノード端子をゲート電圧発生用ツェナーダイオードZD2のカソード端子と接続し、ゲート電圧発生用ツェナーダイオードZD2のアノード端子を整流回路の負側に接続し、ゲート電圧発生用ツェナーダイオードZD2で電圧制御型トランジスタのゲートを駆動するようにしている。図4中、R12はゲート電位安定化用抵抗、T1は正側入力端子、T2は負側入力端子、T3はゲート信号出力端子である。 That is, the cathode terminal of the surge voltage suppressing operation Zener diode ZD1 is connected to the positive side of the output of the rectifier circuit via the current limiting resistor R11, and the other anode terminal of the Zener diode ZD1 is connected to the Zener diode ZD2 for generating gate voltage. And the anode terminal of the gate voltage generating Zener diode ZD2 is connected to the negative side of the rectifier circuit, and the gate of the voltage controlled transistor is driven by the gate voltage generating Zener diode ZD2. In FIG. 4, R12 is a gate potential stabilization resistor, T1 is a positive input terminal, T2 is a negative input terminal, and T3 is a gate signal output terminal.
上記サージ電圧抑制動作用ツェナーダイオードZD1のツェナー電圧はサージ電圧抑制動作閾値(例えば1200V)とし、ゲート電圧発生用ツェナーダイオードZD2のツェナー電圧は電圧制御型トランジスタのゲート電圧(例えば15V)と選定する。 The Zener voltage of the surge voltage suppressing operation Zener diode ZD1 is set to a surge voltage suppressing operation threshold (for example, 1200 V), and the Zener voltage of the gate voltage generating Zener diode ZD2 is selected to be the gate voltage (for example, 15 V) of the voltage controlled transistor.
正側入力端子T1と負側入力端子T2間の電圧がサージ電圧抑制動作閾値を超えると、ツェナーダイオードZD1が導通するので、そのツェナー電圧よりも低いツェナーダイオードZD2も導通し、ゲート信号出力端子T3にゲート電圧が発生し、電圧制御型トランジスタがオンとなって、コンデンサの放電電流が流れる。 When the voltage between the positive side input terminal T1 and the negative side input terminal T2 exceeds the surge voltage suppression operation threshold value, the Zener diode ZD1 is turned on. Therefore, the Zener diode ZD2 lower than the Zener voltage is also turned on, and the gate signal output terminal T3. A gate voltage is generated at this time, the voltage control type transistor is turned on, and a discharge current of the capacitor flows.
正側入力端子T1と負側入力端子T2間の電圧がサージ電圧抑制動作閾値を下回ると、ツェナーダイオードZD1が導通しなくなり、正側入力端子T1と負側入力端子T2間の電圧は全てツェナーダイオードZD1にかかる。その結果、ツェナーダイオードZD2のアノードとカソード間の電圧は抵抗R12により零となり、ゲート信号出力端子T3のゲート電圧も零となり、電圧制御型トランジスタはオフとなって、コンデンサの放電も終了する。 When the voltage between the positive side input terminal T1 and the negative side input terminal T2 falls below the surge voltage suppression operation threshold, the Zener diode ZD1 does not conduct, and all the voltages between the positive side input terminal T1 and the negative side input terminal T2 are Zener diodes. Take on ZD1. As a result, the voltage between the anode and the cathode of the Zener diode ZD2 becomes zero by the resistor R12, the gate voltage of the gate signal output terminal T3 also becomes zero, the voltage control type transistor is turned off, and the discharge of the capacitor is ended.
このような構成のゲート駆動回路は、図1の回路に対してサージ電圧を抑制するのに有効であり、また図3の回路に対しても有効である。 The gate drive circuit having such a configuration is effective for suppressing the surge voltage with respect to the circuit of FIG. 1, and is also effective for the circuit of FIG.
1 PWMインバータ
2 電動機
3 ケーブル
10,20 サージ電圧抑制回路
11,21 整流回路
12,22 ゲート駆動回路
C1,C2 平滑用コンデンサ
DB1,DB2 ダイオードブリッジ
Q1,Q2 電圧制御型トランジスタ
R1,R2 放電用抵抗
R11 電流制限用抵抗
R12 ゲート電位安定化用抵抗
T1 正側入力端子
T2 負側入力端子
T3 ゲート信号出力端子
ZD1 サージ電圧抑制動作用ツェナーダイオード
ZD2 ゲート電圧発生用ツェナーダイオード
DESCRIPTION OF
Claims (3)
前記電動機の入力端子に接続される整流回路と、
前記整流回路の出力の正側にドレイン端子が接続され負側にソース端子が接続された電圧制御型トランジスタと、
前記整流回路の出力電圧により前記電圧制御型トランジスタのゲートを駆動するゲート駆動回路と、
を備えたことを特徴とするサージ電圧抑制装置。 In the surge voltage suppression device that suppresses the surge voltage to the motor driven by the PWM inverter,
A rectifier circuit connected to the input terminal of the motor;
A voltage controlled transistor having a drain terminal connected to the positive side of the output of the rectifier circuit and a source terminal connected to the negative side;
A gate drive circuit for driving the gate of the voltage-controlled transistor by the output voltage of the rectifier circuit;
A surge voltage suppression device comprising:
前記電動機の入力端子に接続される整流素子と並列に接地端子に接続される整流素子が接続されていることを特徴とする請求項1記載のサージ電圧抑制装置。 The rectifier circuit is
The surge voltage suppressing device according to claim 1, wherein a rectifying element connected to the ground terminal is connected in parallel with the rectifying element connected to the input terminal of the electric motor.
前記整流回路の出力の正側と負側間に接続された二つのツェナーダイオードの直列回路を有し、
前記二つのツェナーダイオードの接続点の電圧により前記電圧制御型トランジスタのゲートを駆動することを特徴とする請求項1記載のサージ電圧抑制装置。
The gate driving circuit includes:
A series circuit of two Zener diodes connected between the positive side and the negative side of the output of the rectifier circuit;
2. The surge voltage suppressor according to claim 1, wherein a gate of the voltage controlled transistor is driven by a voltage at a connection point of the two Zener diodes.
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101005 |