JP2006114591A

JP2006114591A - Method for manufacturing semiconductor device

Info

Publication number: JP2006114591A
Application number: JP2004298553A
Authority: JP
Inventors: Satoru Shimizu; 悟清水; Takaaki Tsunomura; 貴昭角村
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-10-13
Filing date: 2004-10-13
Publication date: 2006-04-27

Abstract

<P>PROBLEM TO BE SOLVED: To suppress the oxidization of the surface of a metal film at the bottom surface of a contact hole formed on a gate electrode. <P>SOLUTION: After forming contact holes 19a, 19b on a substrate and a contact hole 19c on a gate electrode in which a metal film 7a is exposed to the bottom surface are formed, impurities are injected to a silicon substrate 1 exposed on the bottom surface of the contact holes 19a, 19b on the substrate, thus forming an n-type ion injection layer 21 and a p-type ion injection layer 23. Then, a metal oxidation prevention film 24 is formed on the inner surface of the contact holes with a film thickness so that the contact holes 19a, 19b on the substrate and the contact hole 19c on the gate electrode are not embedded. Then, after activating impurities by heat treatment, the metal oxidation prevention film 24 is removed on the bottom surface of each contact hole, thus suppressing the oxidation of the surface of the metal film 7a by the heat treatment. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体装置の製造方法に関し、特にコンタクトホールの形成方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a contact hole.

トランジスタのゲート電極の抵抗を低くするため、多結晶シリコン膜の上に金属膜を積層した構造のゲート電極が広く用いられている。以下、このゲート電極をシリコン基板上に形成した後に、シリコン基板上およびゲート電極上にコンタクトホールを形成する例を説明する。 In order to reduce the resistance of the gate electrode of a transistor, a gate electrode having a structure in which a metal film is stacked on a polycrystalline silicon film is widely used. Hereinafter, an example in which contact holes are formed on the silicon substrate and the gate electrode after the gate electrode is formed on the silicon substrate will be described.

まず、シリコン基板上に多結晶シリコン膜および金属膜を積層したゲート電極を形成する。次に、このゲート電極をマスクとしてシリコン基板の表面に拡散層を形成する。そして、シリコン基板上およびゲート電極上に層間絶縁膜を形成する。
次に、層間絶縁膜を選択的にエッチングして、底面にシリコン基板を露出させた基板上コンタクトホールと、底面に金属膜を露出させたゲート電極上コンタクトホールとを形成する。 First, a gate electrode in which a polycrystalline silicon film and a metal film are stacked on a silicon substrate is formed. Next, a diffusion layer is formed on the surface of the silicon substrate using this gate electrode as a mask. Then, an interlayer insulating film is formed on the silicon substrate and the gate electrode.
Next, the interlayer insulating film is selectively etched to form a contact hole on the substrate with the silicon substrate exposed on the bottom surface and a contact hole on the gate electrode with the metal film exposed on the bottom surface.

次に、基板上コンタクトホールと、これと隣接するゲート電極との間の絶縁性を確保するため、基板上コンタクトホールおよびゲート電極上コンタクトホールの側面に、シリコン窒化膜などからなるサイドウォールを形成する。
そして、基板上コンタクトホールの底面に露出したシリコン基板に不純物を注入した後に、熱処理を行って不純物を活性化させる（例えば、特許文献１参照）。 Next, in order to ensure insulation between the contact hole on the substrate and the adjacent gate electrode, sidewalls made of a silicon nitride film or the like are formed on the side surfaces of the contact hole on the substrate and the contact hole on the gate electrode. To do.
And after inject | pouring an impurity into the silicon substrate exposed to the bottom face of the contact hole on a board | substrate, heat processing is performed and an impurity is activated (for example, refer patent document 1).

特開平９−２１３８０２号公報JP-A-9-213802

上記従来技術の不純物を活性化させる熱処理において、ゲート電極上コンタクトホールの底面に露出した金属膜の表面が酸化されて金属酸化物が形成され、ゲート電極上コンタクトの導通不良を引き起こしてしまうという問題があった。
また、上記の金属酸化物形成を避けるため基板上コンタクトホールのみを形成した後に、その底面に露出したシリコン基板に不純物を注入して熱処理を行い、その後にゲート電極上コンタクトホールを形成するという方法では、コンタクトホールを形成するためのリソグラフィおよびエッチングの工程数が増加してしまうという問題があった。 In the above-described heat treatment for activating the impurities in the prior art, the surface of the metal film exposed at the bottom of the contact hole on the gate electrode is oxidized to form a metal oxide, which causes a conduction failure of the contact on the gate electrode. was there.
In addition, after forming only the contact hole on the substrate in order to avoid the formation of the metal oxide, a method of injecting impurities into the silicon substrate exposed on the bottom surface and performing heat treatment, and then forming the contact hole on the gate electrode However, there has been a problem that the number of lithography and etching steps for forming contact holes is increased.

本発明は上記課題を解決するためになされたもので、コンタクトホールを形成するための工程数増加を抑え、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した半導体装置の製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problem, and suppresses an increase in the number of steps for forming a contact hole and suppresses oxidation of the surface of the metal film on the bottom surface of the contact hole on the gate electrode. It aims at providing the manufacturing method of.

本発明に係る半導体装置の製造方法は、基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、前記基板上コンタクトホールの底面に露出した前記基板に不純物を注入する工程と、前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、前記基板に注入した前記不純物を熱処理して活性化させる工程と、前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程とを含むことを特徴とする。 The method of manufacturing a semiconductor device according to the present invention includes a step of forming a gate electrode in which an electrode film and a metal film are sequentially stacked on a substrate, a step of forming an interlayer insulating film on the substrate and the gate electrode, Forming a contact hole on the substrate with the substrate exposed on the bottom surface and a contact hole on the gate electrode with the metal film exposed on the bottom surface in the interlayer insulating film; and on the bottom surface of the contact hole on the substrate Implanting impurities into the exposed substrate, and forming a metal antioxidant film on the side and bottom surfaces of each contact hole with a predetermined thickness that does not fill the contact hole on the substrate and the contact hole on the gate electrode A step of heat-treating the impurity implanted into the substrate by heat treatment, and forming on the bottom surface of each contact hole Characterized in that it comprises a step of removing the metal oxide barrier layer was.

また、本発明に係る半導体装置の製造方法は、基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、前記基板上コンタクトホールの底面に形成した前記金属酸化防止膜を介して前記基板に不純物を注入する工程と、前記基板に注入した前記不純物を熱処理して活性化させる工程と、前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。 The method for manufacturing a semiconductor device according to the present invention includes a step of forming a gate electrode in which an electrode film and a metal film are sequentially stacked on a substrate, and a step of forming an interlayer insulating film on the substrate and the gate electrode. Forming a contact hole on the substrate with the substrate exposed on the bottom surface and a contact hole on the gate electrode with the metal film exposed on the bottom surface in the interlayer insulating film; and the contact hole on the substrate and Forming a metal antioxidant film on a side surface and a bottom surface of each contact hole with a predetermined film thickness in which the contact hole on the gate electrode is not embedded; and the metal antioxidant film formed on a bottom surface of the contact hole on the substrate A step of implanting impurities into the substrate through a heat treatment, a step of heat-treating and activating the impurities implanted into the substrate, and Characterized in that it comprises a step of removing the metal oxide barrier layer formed on the bottom surface of the contact hole.
Other features of the present invention are described in detail below.

本発明によれば、コンタクトホールを形成するための工程数増加を抑え、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した半導体装置の製造方法を得ることができる。 According to the present invention, it is possible to obtain a method for manufacturing a semiconductor device that suppresses an increase in the number of steps for forming a contact hole and suppresses oxidation of the surface of the metal film on the bottom surface of the contact hole on the gate electrode.

以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof is simplified or omitted.

実施の形態１．
本実施の形態では、シリコン基板上にＮ型の金属酸化膜半導体（Metal Oxide Semiconductor；以下、「ＭＯＳ」という）トランジスタおよびＰ型のＭＯＳトランジスタを形成した後に、全面に層間絶縁膜を形成して、シリコン基板上とトランジスタのゲート電極上とにコンタクトホールを形成する半導体装置の製造方法について説明する（以下、Ｎ型のＭＯＳ、Ｐ型のＭＯＳをそれぞれ「ＮＭＯＳ」、「ＰＭＯＳ」という）。 Embodiment 1 FIG.
In this embodiment, after forming an N-type metal oxide semiconductor (hereinafter referred to as “MOS”) transistor and a P-type MOS transistor on a silicon substrate, an interlayer insulating film is formed on the entire surface. A method for manufacturing a semiconductor device in which contact holes are formed on a silicon substrate and on a gate electrode of a transistor will be described (hereinafter, an N-type MOS and a P-type MOS are referred to as “NMOS” and “PMOS”, respectively).

ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成する工程は、不純物の導電型（Ｎ型またはＰ型）以外は共通であるため、ＮＭＯＳトランジスタを形成する工程を中心に説明する。 Since the process of forming the NMOS transistor and the PMOS transistor is common except for the conductivity type (N-type or P-type) of the impurity, the process of forming the NMOS transistor will be mainly described.

まず、図１に示すように、シリコン基板１の主面に素子分離２を形成する。次に、シリコン基板１の表面にゲート絶縁膜３、多結晶シリコン膜４、および窒化タングステン膜５を順次形成する（以下、多結晶シリコン膜４および窒化タングステン膜５を全体として「電極膜６」という）。 First, as shown in FIG. 1, element isolation 2 is formed on the main surface of the silicon substrate 1. Next, a gate insulating film 3, a polycrystalline silicon film 4, and a tungsten nitride film 5 are sequentially formed on the surface of the silicon substrate 1 (hereinafter, the polycrystalline silicon film 4 and the tungsten nitride film 5 are collectively referred to as an “electrode film 6”. Called).

次に、電極膜６の上に金属膜７を形成する（以下、電極膜６および金属膜７を全体として「ゲート電極膜８」という）。
このとき、金属膜７としてタングステン膜を用いるようにすると好適である。タングステン膜は、多結晶シリコン膜よりも抵抗が低いため最終的に形成されるゲート電極の抵抗を低くすることができる。 Next, a metal film 7 is formed on the electrode film 6 (hereinafter, the electrode film 6 and the metal film 7 are collectively referred to as “gate electrode film 8”).
At this time, it is preferable to use a tungsten film as the metal film 7. Since the tungsten film has a lower resistance than the polycrystalline silicon film, the resistance of the gate electrode finally formed can be lowered.

さらに、ゲート電極膜８の上に、シリコン窒化膜などのハードマスク膜９を形成する。そして、ハードマスク膜９の上に、リソグラフィによりレジストパターン１０を形成する。 Further, a hard mask film 9 such as a silicon nitride film is formed on the gate electrode film 8. Then, a resist pattern 10 is formed on the hard mask film 9 by lithography.

次に、図１に示したレジストパターン１０をマスクとしてハードマスク膜９、ゲート電極膜８、ゲート絶縁膜３をエッチングして、図２に示すように、ハードマスク９ａ、ゲート電極８ａ（電極膜６ａと金属膜７ａの積層膜）、およびゲート絶縁膜３ａを形成する。このようにして、シリコン基板１の上に電極膜６ａおよび金属膜７ａを順次積層したゲート電極８ａを形成する。
そして、ハードマスク９ａをマスクとしてリンなどのＮ型不純物のイオン注入を行い、シリコン基板１の表面に低濃度拡散層領域１１ａを形成する。 Next, the hard mask film 9, the gate electrode film 8, and the gate insulating film 3 are etched using the resist pattern 10 shown in FIG. 1 as a mask, and as shown in FIG. 2, the hard mask 9a and the gate electrode 8a (electrode film) are etched. 6a and the metal film 7a) and the gate insulating film 3a are formed. In this way, the gate electrode 8a in which the electrode film 6a and the metal film 7a are sequentially laminated on the silicon substrate 1 is formed.
Then, ion implantation of N-type impurities such as phosphorus is performed using the hard mask 9a as a mask to form a low concentration diffusion layer region 11a on the surface of the silicon substrate 1.

次に、図３に示すように、ハードマスク９ａ、ゲート電極８ａ、およびゲート絶縁膜３ａの側面にシリコン窒化膜などのサイドウォール１２を形成する。
そして、サイドウォール１２およびハードマスク９ａをマスクとして、砒素などのＮ型不純物のイオン注入を行い、シリコン基板１の表面に高濃度拡散層領域１３ａを形成する。
その後、低濃度拡散層領域１１ａおよび高濃度拡散層領域１３ａに注入された不純物を熱処理して活性化させる。
以上の方法により、ＮＭＯＳトランジスタを形成する。 Next, as shown in FIG. 3, sidewalls 12 such as silicon nitride films are formed on the side surfaces of the hard mask 9a, the gate electrode 8a, and the gate insulating film 3a.
Then, using the sidewall 12 and the hard mask 9a as a mask, ion implantation of N-type impurities such as arsenic is performed to form a high concentration diffusion layer region 13a on the surface of the silicon substrate 1.
Thereafter, the impurities implanted into the low concentration diffusion layer region 11a and the high concentration diffusion layer region 13a are activated by heat treatment.
An NMOS transistor is formed by the above method.

次に、ＰＭＯＳトランジスタの形成方法について説明する。
上述したシリコン基板１の主面に素子分離を形成する工程（図１参照）からゲート電極８ａを形成するまでの工程（図２参照）をＮＭＯＳの形成と同時に行った後、ＮＭＯＳトランジスタの低濃度拡散層領域１１ａを形成する工程に置き換えて、二弗化硼素（ＢＦ_２）などのＰ型不純物をイオン注入して、ＰＭＯＳトランジスタの低濃度拡散層領域１１ｂ（図示しない）を形成する。さらに、ＮＭＯＳトランジスタの高濃度拡散層領域１３ａを形成する工程（図３参照）に置き換えて、硼素（Ｂ）などのＰ型不純物をイオン注入して、ＰＭＯＳトランジスタの高濃度拡散層領域１３ｂ（図示しない）を形成する。
その他の工程については、ＮＭＯＳトランジスタの形成方法と同一とする。
以上の方法により、ＰＭＯＳトランジスタを形成する。 Next, a method for forming a PMOS transistor will be described.
After performing the above-described steps (see FIG. 2) from forming the element isolation on the main surface of the silicon substrate 1 (see FIG. 1) to forming the gate electrode 8a (see FIG. 2) simultaneously with the formation of the NMOS, the low concentration of the NMOS transistor In place of the step of forming the diffusion layer region 11a, a P-type impurity such as boron difluoride (BF ₂ ) is ion-implanted to form a low concentration diffusion layer region 11b (not shown) of the PMOS transistor. Further, in place of the step of forming the high concentration diffusion layer region 13a of the NMOS transistor (see FIG. 3), P type impurities such as boron (B) are ion-implanted to form the high concentration diffusion layer region 13b (illustrated) of the PMOS transistor. Not).
The other steps are the same as the method for forming the NMOS transistor.
A PMOS transistor is formed by the above method.

図４は、上述した方法によりＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成した後の半導体装置の平面図である。また、図５（ａ）、（ｂ）、（ｃ）は、それぞれ図４のＡ−Ａ’方向、Ｂ−Ｂ’方向、Ｃ−Ｃ’方向の断面図である。
図４および図５に示すように、ＮＭＯＳ領域１４、ＰＭＯＳ領域１５、素子分離領域１６の上を横切るようにゲート絶縁膜３ａ、ゲート電極８ａ、ハードマスク９ａの積層膜が形成され、この積層膜の側面にサイドウォール１２が形成されている。そして、ＮＭＯＳ領域１４およびＰＭＯＳ領域１５にそれぞれＮＭＯＳトランジスタ、ＰＭＯＳトランジスタが形成されている。 FIG. 4 is a plan view of the semiconductor device after the NMOS transistor and the PMOS transistor are formed by the method described above. FIGS. 5A, 5B, and 5C are cross-sectional views taken along the lines AA ′, BB ′, and CC ′ of FIG. 4, respectively.
As shown in FIGS. 4 and 5, a laminated film of a gate insulating film 3a, a gate electrode 8a, and a hard mask 9a is formed so as to cross over the NMOS region 14, the PMOS region 15, and the element isolation region 16, and this laminated film Sidewalls 12 are formed on the side surfaces. An NMOS transistor and a PMOS transistor are formed in the NMOS region 14 and the PMOS region 15, respectively.

次に、図６（図４に対応する平面図）および図７（図５に対応する断面図）に示すように、シリコン基板１上およびゲート電極８ａ上に層間絶縁膜１７を形成する。そして、その上にリソグラフィによりレジストパターン１８を形成して、これをマスクとして層間絶縁膜１７を選択的にエッチングする。
これにより、ＮＭＯＳ領域１４の層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ａを形成する。同様に、ＰＭＯＳ領域１５の層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ｂを形成する。また、素子分離領域１６の層間絶縁膜１７の中で、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃを形成する。
このとき、それぞれのコンタクトホールのホール径は、例えば１８０〜２２０ｎｍ程度となるように形成する。
（なお、これ以降の工程についての平面図は図６とほぼ同一であるので、図６の平面図を適宜参照して、半導体装置の断面図のみにより説明する。） Next, as shown in FIG. 6 (plan view corresponding to FIG. 4) and FIG. 7 (cross-sectional view corresponding to FIG. 5), an interlayer insulating film 17 is formed on the silicon substrate 1 and the gate electrode 8a. Then, a resist pattern 18 is formed thereon by lithography, and the interlayer insulating film 17 is selectively etched using this as a mask.
As a result, a contact hole 19a on the substrate in which the silicon substrate 1 is exposed on the bottom surface in the interlayer insulating film 17 in the NMOS region 14 is formed. Similarly, in the interlayer insulating film 17 in the PMOS region 15, a substrate contact hole 19 b in which the silicon substrate 1 is exposed is formed on the bottom surface. In addition, in the interlayer insulating film 17 in the element isolation region 16, a contact hole 19c on the gate electrode in which the metal film 7a is exposed on the bottom surface is formed.
At this time, each contact hole is formed to have a hole diameter of, for example, about 180 to 220 nm.
(The plan view of the subsequent steps is almost the same as that of FIG. 6, so that only the cross-sectional view of the semiconductor device will be described with reference to the plan view of FIG. 6 as appropriate.)

次に、図８に示すように、層間絶縁膜１７の上にリソグラフィによりレジストパターン２０を形成する。これをマスクとしてＮＭＯＳ領域１４（図６参照）に形成した基板上コンタクトホール１９ａの底面に露出したシリコン基板１に不純物を注入する。
例えば、リン（Ｐ）を５〜５０ｋｅＶ程度の加速エネルギー、１×１０^１３〜１×１０^１５／ｃｍ^２程度の打ち込み量でイオン注入して、基板上コンタクトホール１９ａの底面に露出したシリコン基板１にＮ型イオン注入層２１を形成する。
これにより、後に基板上コンタクトホール１９ａの内部に金属膜を埋め込んで形成するビアとシリコン基板１との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン２０を除去する。 Next, as shown in FIG. 8, a resist pattern 20 is formed on the interlayer insulating film 17 by lithography. Using this as a mask, impurities are implanted into the silicon substrate 1 exposed at the bottom surface of the contact hole 19a on the substrate formed in the NMOS region 14 (see FIG. 6).
For example, phosphorus (P) is ion-implanted with an acceleration energy of about 5 to 50 keV and an implantation amount of about 1 × 10 ¹³ to 1 × 10 ¹⁵ / cm ² to expose the silicon substrate 1 exposed on the bottom surface of the on-substrate contact hole 19a. An N-type ion implantation layer 21 is formed.
As a result, the contact resistance between the via and the silicon substrate 1 formed by embedding a metal film in the contact hole 19a on the substrate and the junction leakage current can be reduced.
Thereafter, although not shown, the resist pattern 20 is removed.

次に、図９に示すように、層間絶縁膜１７の上にリソグラフィによりレジストパターン２２を形成する。これをマスクとしてＰＭＯＳ領域１５（図６参照）に形成した基板上コンタクトホール１９ｂの底面に露出したシリコン基板１に不純物を注入する。
例えば、二弗化硼素（ＢＦ_２）を５〜１００ｋｅＶ程度の加速エネルギー、１×１０^１３〜１×１０^１５／ｃｍ^２程度の打ち込み量でイオン注入して、基板上コンタクトホール１９ｂの底面に露出したシリコン基板１にＰ型イオン注入層２３を形成する。
これにより、後に基板上コンタクトホール１９ｂの内部に金属膜を埋め込んで形成するビアとシリコン基板１との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン２２を除去する。 Next, as shown in FIG. 9, a resist pattern 22 is formed on the interlayer insulating film 17 by lithography. Using this as a mask, impurities are implanted into the silicon substrate 1 exposed at the bottom surface of the contact hole 19b on the substrate formed in the PMOS region 15 (see FIG. 6).
For example, boron difluoride (BF ₂ ) is ion-implanted with an acceleration energy of about 5 to 100 keV and an implantation amount of about 1 × 10 ¹³ to 1 × 10 ¹⁵ / cm ² and exposed to the bottom surface of the contact hole 19b on the substrate. A P-type ion implantation layer 23 is formed on the silicon substrate 1.
As a result, the contact resistance between the via and the silicon substrate 1 formed by embedding a metal film in the substrate contact hole 19b later and the junction leakage current can be reduced.
Thereafter, although not shown, the resist pattern 22 is removed.

次に、図１０に示すように、基板上コンタクトホール１９ａ、１９ｂ、およびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成する。
例えば、プラズマ化学気相成長（Chemical Vapor Deposition;以下、「ＣＶＤ」という）法などにより、酸素を遮断した条件下でシリコン窒化膜を形成する。 Next, as shown in FIG. 10, a metal antioxidant film 24 is formed on the side and bottom surfaces of each contact hole with a predetermined thickness that does not fill the contact holes 19a, 19b on the substrate and the contact hole 19c on the gate electrode. To do.
For example, a silicon nitride film is formed under a condition in which oxygen is shut off by plasma chemical vapor deposition (hereinafter referred to as “CVD”).

このように金属酸化防止膜２４としてシリコン窒化膜を用いることにより、後に行うＮ型イオン注入層２１およびＰ型イオン注入層２３を熱処理する工程において、ゲート電極上コンタクトホール１９ｃの底面の金属膜７ａの表面が酸化されるのを抑制することができる。 In this way, by using the silicon nitride film as the metal antioxidant film 24, the metal film 7a on the bottom surface of the contact hole 19c on the gate electrode is formed in the subsequent heat treatment of the N-type ion implantation layer 21 and the P-type ion implantation layer 23. It can suppress that the surface of this is oxidized.

また、それぞれのコンタクトホール径は前述したように、例えば１８０〜２２０ｎｍ程度に形成されているので、金属酸化防止膜２４を、これらのコンタクトホールが埋め込まれないような薄い膜厚、例えば５〜５０ｎｍ程度の膜厚で形成する。
なお、金属酸化防止膜２４として、シリコン窒化膜（ＳｉＮ膜）に置き換えてＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＮ膜などの膜を形成しても良い。 Further, as described above, since the diameter of each contact hole is formed to about 180 to 220 nm, for example, the metal oxidation preventive film 24 is thin so as not to fill these contact holes, for example, 5 to 50 nm. It is formed with a film thickness of about.
Note that a film such as a SiON film, a SiC film, a SiCN film, or the like may be formed as the metal antioxidant film 24 in place of a silicon nitride film (SiN film).

次に、コンタクトホール１９ａ、１９ｂの底面（図８および図９参照）に露出したシリコン基板１に注入した不純物を熱処理して活性化させる。
例えば、窒素雰囲気中で７００〜１０００℃の温度で炉アニールなどの熱処理を行う。または、炉アニールに置き換えてランプアニールなどにより熱処理を行っても良い。 Next, the impurities implanted into the silicon substrate 1 exposed on the bottom surfaces of the contact holes 19a and 19b (see FIGS. 8 and 9) are activated by heat treatment.
For example, heat treatment such as furnace annealing is performed at a temperature of 700 to 1000 ° C. in a nitrogen atmosphere. Alternatively, heat treatment may be performed by lamp annealing instead of furnace annealing.

上記の温度（７００〜１０００℃）で熱処理を行うことにより、Ｎ型イオン注入層２１およびＰ型イオン注入層２３に注入した不純物を活性化させ、これらのイオン注入層に導電性をもたせることができる。また、ゲート電極上コンタクトホール１９ｃの底面の金属膜７ａの表面が酸化されるのを抑制することができる。 By performing the heat treatment at the above temperature (700 to 1000 ° C.), the impurities implanted into the N-type ion implantation layer 21 and the P-type ion implantation layer 23 are activated, and these ion implantation layers can be made conductive. it can. Further, it is possible to suppress the surface of the metal film 7a on the bottom surface of the contact hole 19c on the gate electrode from being oxidized.

また、ゲート電極上コンタクトホール１９ｃの底面の金属膜７ａの表面は金属酸化防止膜２４により覆われているため、上記熱処理で巻き込み酸化があっても金属酸化７ａの表面が酸化されるのを効果的に抑制することができる。 In addition, since the surface of the metal film 7a on the bottom surface of the contact hole 19c on the gate electrode is covered with the metal oxidation preventing film 24, the surface of the metal oxide 7a is oxidized even if there is entanglement oxidation by the heat treatment. Can be suppressed.

次に、図１０に示した金属酸化防止膜２４をエッチバックして、図１１に示すように、それぞれのコンタクトホールの底面に形成した金属酸化防止膜を除去する。これにより、基板上コンタクトホール１９ａ、１９ｂ、およびゲート電極上コンタクトホール１９ｃの側面にそれぞれ金属酸化防止膜２４ａを形成する。 Next, the metal antioxidant film 24 shown in FIG. 10 is etched back, and the metal antioxidant film formed on the bottom surface of each contact hole is removed as shown in FIG. As a result, metal antioxidant films 24a are formed on the side surfaces of the substrate contact holes 19a and 19b and the gate electrode contact hole 19c, respectively.

このとき、前述したようにそれぞれのコンタクトホールが埋め込まれない所定膜厚でそれぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成した（図１０参照）ので、基板上コンタクトホール１９ａ、１９ｂの底面にシリコン基板１を露出させることができ、ゲート電極上コンタクトホール１９ｃの底面に金属膜７ａを露出させることができる。
これにより、後の工程でそれぞれのコンタクトホールの底面を金属膜で被覆することができ、最終的に形成されるビアの導通不良を抑制することができる。 At this time, as described above, the metal oxidation prevention film 24 is formed on the side surface and the bottom surface of each contact hole with a predetermined film thickness that does not bury each contact hole (see FIG. 10), so the contact holes 19a, 19b on the substrate. The silicon substrate 1 can be exposed on the bottom surface of the metal film, and the metal film 7a can be exposed on the bottom surface of the contact hole 19c on the gate electrode.
As a result, the bottom surface of each contact hole can be covered with the metal film in a later step, and conduction failure of the finally formed via can be suppressed.

次に、図１２に示すように、基板上コンタクトホール１９ａ、１９ｂ、およびゲート電極上コンタクトホール１９ｃの内面にＴｉ／ＴｉＮ膜（Ｔｉ膜およびＴｉＮ膜の積層膜）２５をＣＶＤ法などにより形成する。さらに、それぞれのコンタクトホールの内面のＴｉ／ＴｉＮ膜２５により形成された窪みを埋め込むように、タングステンなどの埋め込み金属膜２６をＣＶＤ法などにより形成する。 Next, as shown in FIG. 12, a Ti / TiN film (a laminated film of a Ti film and a TiN film) 25 is formed on the inner surfaces of the substrate contact holes 19a and 19b and the gate electrode contact hole 19c by a CVD method or the like. . Further, a buried metal film 26 of tungsten or the like is formed by a CVD method or the like so as to fill the recess formed by the Ti / TiN film 25 on the inner surface of each contact hole.

次に、図１２に示した基板上コンタクトホール１９ａ、１９ｂ、およびゲート電極上コンタクトホール１９ｃの外部に形成されたＴｉ／ＴｉＮ膜２５および埋め込み金属膜２６を化学機械研磨（Chemical Mechanical Polishing；以下、「ＣＭＰ」という）またはエッチバックなどにより除去する。これにより図１３に示すように、基板上コンタクトホール１９ａ、１９ｂ、ゲート電極上コンタクトホール１９ｃの中に、それぞれＴｉ／ＴｉＮ膜２５ａおよび埋め込み金属膜２６ａからなるビア２７ａを形成する。 Next, the Ti / TiN film 25 and the buried metal film 26 formed outside the contact holes 19a and 19b on the substrate and the contact hole 19c on the gate electrode shown in FIG. It is removed by “CMP”) or etch back. As a result, as shown in FIG. 13, vias 27a made of a Ti / TiN film 25a and a buried metal film 26a are formed in the contact holes 19a, 19b on the substrate and the contact hole 19c on the gate electrode, respectively.

次に、図示しないが、前述したそれぞれのコンタクトホールの中に形成したビア２７ａおよび層間絶縁膜１７の上にアルミニウム膜を形成し、その上にリソグラフィによりレジストパターンを形成する。これをマスクとしてアルミニウム膜をエッチングして、図１４に示すように、それぞれのコンタクトホールの中に形成されたビア２７ａの上に、それぞれアルミニウム配線２８を形成する。 Next, although not shown, an aluminum film is formed on the via 27a and the interlayer insulating film 17 formed in each of the contact holes described above, and a resist pattern is formed thereon by lithography. Using this as a mask, the aluminum film is etched to form aluminum wirings 28 on the vias 27a formed in the respective contact holes as shown in FIG.

以上説明したように、本実施の形態に係る半導体装置の製造方法は、まずシリコン基板１上に電極膜６ａおよび金属膜７ａを順次積層したゲート電極８ａを形成して、シリコン基板１上およびゲート電極８ａ上に層間絶縁膜１７を形成するようにした。
次に層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ａおよび１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成し、基板上コンタクトホール１９ａおよび１９ｂの底面に露出したシリコン基板１に不純物を注入するようにした。
さらに、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成するようにした。
そして、シリコン基板１に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜２４を除去するようにした。 As described above, in the method of manufacturing the semiconductor device according to the present embodiment, first, the gate electrode 8a in which the electrode film 6a and the metal film 7a are sequentially stacked is formed on the silicon substrate 1, and then the silicon substrate 1 and the gate are formed. An interlayer insulating film 17 is formed on the electrode 8a.
Next, in the interlayer insulating film 17, substrate contact holes 19a and 19b with the silicon substrate 1 exposed on the bottom surface and gate electrode contact holes 19c with the metal film 7a exposed on the bottom surface are formed. Impurities are implanted into the silicon substrate 1 exposed at the bottom surfaces of the contact holes 19a and 19b.
Further, the metal antioxidant film 24 is formed on the side surface and the bottom surface of each contact hole with a predetermined film thickness in which the substrate contact holes 19a and 19b and the gate electrode contact hole 19c are not embedded.
Then, the impurities implanted into the silicon substrate 1 are activated by heat treatment, and the metal antioxidant film 24 formed on the bottom surface of each contact hole is removed.

このように形成することにより、基板上コンタクトホール１９ａ、１９ｂと、ゲート電極上コンタクトホール１９ｃとを同時に形成することができ、ゲート電極上コンタクトホール１９ｃの底面の金属膜７ａの表面が酸化されるのを抑制することができる。
従って、コンタクトホールを形成する工程数増加を抑えて、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した、優れた半導体装置の製造方法を得ることができる。 By forming in this way, the substrate contact holes 19a and 19b and the gate electrode contact hole 19c can be formed simultaneously, and the surface of the metal film 7a on the bottom surface of the gate electrode contact hole 19c is oxidized. Can be suppressed.
Therefore, it is possible to obtain an excellent method for manufacturing a semiconductor device in which an increase in the number of steps for forming a contact hole is suppressed and oxidation of the surface of the metal film on the bottom surface of the contact hole on the gate electrode is suppressed.

実施の形態２．
まず、シリコン基板１上にＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成する工程から、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃを形成するまでの工程（図１〜図７）を、実施の形態１と同様にして行う。 Embodiment 2. FIG.
First, the steps (FIGS. 1 to 7) from the step of forming the NMOS transistor and the PMOS transistor on the silicon substrate 1 to the step of forming the contact holes 19a, 19b on the substrate and the contact hole 19c on the gate electrode are described in the embodiment. Performed in the same manner as 1.

その後、図１５に示すように、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成する。
この金属酸化防止膜２４の形成方法、膜厚などについては、実施の形態１で示した方法と同様とする。 After that, as shown in FIG. 15, a metal antioxidant film 24 is formed on the side and bottom surfaces of each contact hole with a predetermined film thickness that does not fill the contact holes 19a, 19b on the substrate and the contact hole 19c on the gate electrode.
The formation method, film thickness, and the like of the metal antioxidant film 24 are the same as the method described in the first embodiment.

次に、図１６に示すように、金属酸化防止膜２４の上に、リソグラフィによりレジストパターン２０を形成する。これをマスクとしてＮＭＯＳ領域１４（図６参照）の基板上コンタクトホール１９ａの底面に形成した金属酸化防止膜２４を介してシリコン基板１に不純物を注入する。
例えば、リン（Ｐ）を２５〜７０ｋｅＶ程度の加速エネルギー、１×１０^１３〜１×１０^１５／ｃｍ^２程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール１９ａの底面に形成した金属酸化膜２４を介してシリコン基板１にＮ型イオン注入層２１を形成する。 Next, as shown in FIG. 16, a resist pattern 20 is formed on the metal antioxidant film 24 by lithography. Using this as a mask, impurities are implanted into the silicon substrate 1 through a metal antioxidant film 24 formed on the bottom surface of the contact hole 19a on the substrate in the NMOS region 14 (see FIG. 6).
For example, phosphorus (P) is ion-implanted with an acceleration energy of about 25 to 70 keV and an implantation amount of about 1 × 10 ¹³ to 1 × 10 ¹⁵ / cm ² . Thus, the N-type ion implantation layer 21 is formed on the silicon substrate 1 through the metal oxide film 24 formed on the bottom surface of the substrate contact hole 19a.

このとき、実施の形態１で示した加速エネルギーで金属酸化防止膜２４を介して不純物を注入すると、シリコン基板１への注入深さが浅くなる。この注入深さを実施の形態１と同等とするため、図８で示したＮ型イオン注入層２１を形成する工程よりも、加速エネルギーをやや大きくする。
この後、図示しないが、レジストパターン２０を除去する。 At this time, if impurities are implanted through the metal antioxidant film 24 with the acceleration energy shown in the first embodiment, the implantation depth into the silicon substrate 1 becomes shallow. In order to make this implantation depth equivalent to that of the first embodiment, acceleration energy is made slightly larger than the step of forming the N-type ion implantation layer 21 shown in FIG.
Thereafter, although not shown, the resist pattern 20 is removed.

次に、図１７に示すように、金属酸化防止膜２４の上に、リソグラフィによりレジストパターン２２を形成する。これをマスクとしてＰＭＯＳ領域１５（図６参照）の基板上コンタクトホール１９ｂの底面に形成した金属酸化防止膜２４を介してシリコン基板１に不純物を注入する。
例えば、二弗化硼素（ＢＦ_２）を２５〜１５０ｋｅＶ程度の加速エネルギー、１×１０^１３〜１×１０^１５／ｃｍ^２程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール１９ｂの底面に形成した金属酸化膜２４を介してシリコン基板１にＰ型イオン注入層２３を形成する。 Next, as shown in FIG. 17, a resist pattern 22 is formed on the metal antioxidant film 24 by lithography. Using this as a mask, impurities are implanted into the silicon substrate 1 through the metal antioxidant film 24 formed on the bottom surface of the contact hole 19b on the substrate in the PMOS region 15 (see FIG. 6).
For example, boron difluoride (BF ₂ ) is ion-implanted with an acceleration energy of about 25 to 150 keV and an implantation amount of about 1 × 10 ¹³ to 1 × 10 ¹⁵ / cm ² . Thereby, the P-type ion implantation layer 23 is formed on the silicon substrate 1 via the metal oxide film 24 formed on the bottom surface of the contact hole 19b on the substrate.

このとき、実施の形態１で示した加速エネルギーで金属酸化防止膜２４を介して不純物を注入すると、シリコン基板１への注入深さが浅くなる。この注入深さを実施の形態１と同等とするため、図９で示したＰ型イオン注入層２３を形成する工程よりも、加速エネルギーをやや大きくする。
この後、図示しないが、レジストパターン２２を除去する。 At this time, if impurities are implanted through the metal antioxidant film 24 with the acceleration energy shown in the first embodiment, the implantation depth into the silicon substrate 1 becomes shallow. In order to make this implantation depth equal to that of the first embodiment, acceleration energy is made slightly larger than the step of forming the P-type ion implantation layer 23 shown in FIG.
Thereafter, although not shown, the resist pattern 22 is removed.

このように、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃの側面および底面に金属酸化防止膜２４を形成した後に、これを介してコンタクトホール１９ａ、１９ｂの底面に形成した金属酸化膜２４を介してシリコン基板１にイオン注入を行うようにした。これにより、イオン注入のチャネリングによる寄生リーク電流を抑制することができる。すなわち、Ｎ型イオン注入層２１とシリコン基板１との間の寄生リーク電流を抑制することができる。同様に、Ｐ型イオン注入層２３とシリコン基板１との間の寄生リーク電流を抑制することができる。 Thus, after forming the metal oxidation prevention film 24 on the side and bottom surfaces of the contact holes 19a and 19b on the substrate and the contact hole 19c on the gate electrode, the metal oxide film formed on the bottom surfaces of the contact holes 19a and 19b via the metal oxidation prevention film 24 Ion implantation was performed on the silicon substrate 1 via the line 24. As a result, parasitic leakage current due to channeling of ion implantation can be suppressed. That is, parasitic leakage current between the N-type ion implantation layer 21 and the silicon substrate 1 can be suppressed. Similarly, the parasitic leakage current between the P-type ion implantation layer 23 and the silicon substrate 1 can be suppressed.

この後、シリコン基板１に注入した不純物を熱処理して活性化させ、上述したそれぞれのコンタクトホールの底面に形成した金属酸化防止膜２４を除去する工程を、実施の形態１と同様にして行う。
それ以降の工程についても、実施の形態１と同様に行う。 Thereafter, the impurity implanted into the silicon substrate 1 is activated by heat treatment, and the step of removing the metal antioxidant film 24 formed on the bottom surface of each contact hole is performed in the same manner as in the first embodiment.
Subsequent steps are performed in the same manner as in the first embodiment.

以上説明したように、本実施の形態に係る半導体装置の製造方法は、まずシリコン基板１上に電極膜６ａおよび金属膜７ａを順次積層したゲート電極８ａを形成して、シリコン基板１上およびゲート電極８ａ上に層間絶縁膜１７を形成するようにした。
次に層間絶縁膜１７の中で、底面にシリコン基板１を露出させた基板上コンタクトホール１９ａおよび１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成し、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜２４を形成するようにした。
さらに、基板上コンタクトホール１９ａおよび１９ｂの底面に形成された金属酸化防止膜２４を介してシリコン基板１に不純物を注入するようにした。
そして、シリコン基板１に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜２４を除去するようにした。 As described above, in the method of manufacturing the semiconductor device according to the present embodiment, first, the gate electrode 8a in which the electrode film 6a and the metal film 7a are sequentially stacked is formed on the silicon substrate 1, and then the silicon substrate 1 and the gate are formed. An interlayer insulating film 17 is formed on the electrode 8a.
Next, in the interlayer insulating film 17, substrate contact holes 19a and 19b with the silicon substrate 1 exposed on the bottom surface and gate electrode contact holes 19c with the metal film 7a exposed on the bottom surface are formed. The metal antioxidant film 24 is formed on the side and bottom surfaces of each contact hole with a predetermined film thickness that does not fill the contact holes 19a and 19b and the contact hole 19c on the gate electrode.
Further, impurities are implanted into the silicon substrate 1 through the metal antioxidant film 24 formed on the bottom surfaces of the contact holes 19a and 19b on the substrate.
Then, the impurities implanted into the silicon substrate 1 are activated by heat treatment, and the metal antioxidant film 24 formed on the bottom surface of each contact hole is removed.

このように形成することにより、実施の形態１の効果に加えて、Ｎ型イオン注入層２１およびＰ型イオン注入層２３を形成するイオン注入においてチャネリングを防止することができる。これにより、これらのイオン注入層と基板との間の寄生リーク電流を抑制することができる。 By forming in this way, in addition to the effects of the first embodiment, channeling can be prevented in ion implantation for forming the N-type ion implantation layer 21 and the P-type ion implantation layer 23. Thereby, the parasitic leakage current between these ion implantation layers and the substrate can be suppressed.

本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention.

Explanation of symbols

１シリコン基板、２素子分離、３ゲート絶縁膜、６ａ電極膜、７ａ金属膜、８ａゲート電極、９ａハードマスク、１２サイドウォール、１４ＮＭＯＳ領域、１５ＰＭＯＳ領域、１６素子分離領域、１７層間絶縁膜、１９ａ、１９ｂ基板上コンタクトホール、１９ｃゲート電極上コンタクトホール、２１Ｎ型イオン注入層、２３Ｐ型イオン注入層、２４金属酸化防止膜。 1 silicon substrate, 2 element isolation, 3 gate insulating film, 6a electrode film, 7a metal film, 8a gate electrode, 9a hard mask, 12 sidewall, 14 NMOS region, 15 PMOS region, 16 element isolation region, 17 interlayer insulating film 19a, 19b Contact hole on substrate, 19c Contact hole on gate electrode, 21 N-type ion implantation layer, 23 P-type ion implantation layer, 24 Metal antioxidant film.

Claims

Forming a gate electrode in which an electrode film and a metal film are sequentially laminated on a substrate;
Forming an interlayer insulating film on the substrate and the gate electrode;
Forming a contact hole on the substrate in which the substrate is exposed on the bottom surface and a contact hole on the gate electrode in which the metal film is exposed on the bottom surface in the interlayer insulating film;
Implanting impurities into the substrate exposed at the bottom of the contact hole on the substrate;
Forming a metal antioxidant film on a side surface and a bottom surface of each contact hole with a predetermined film thickness in which the contact hole on the substrate and the contact hole on the gate electrode are not embedded;
Heat-treating and activating the impurities implanted into the substrate;
Removing the metal antioxidant film formed on the bottom surface of each contact hole;
A method for manufacturing a semiconductor device, comprising:

Forming a gate electrode in which an electrode film and a metal film are sequentially laminated on a substrate;
Forming an interlayer insulating film on the substrate and the gate electrode;
Forming a contact hole on the substrate in which the substrate is exposed on the bottom surface and a contact hole on the gate electrode in which the metal film is exposed on the bottom surface in the interlayer insulating film;
Forming a metal antioxidant film on a side surface and a bottom surface of each contact hole with a predetermined film thickness in which the contact hole on the substrate and the contact hole on the gate electrode are not embedded;
Implanting impurities into the substrate through the metal antioxidant film formed on the bottom surface of the contact hole on the substrate;
Heat-treating and activating the impurities implanted into the substrate;
Removing the metal antioxidant film formed on the bottom surface of each contact hole;
A method for manufacturing a semiconductor device, comprising:

The method of manufacturing a semiconductor device according to claim 1, wherein a tungsten film is used as the metal film.

The method of manufacturing a semiconductor device according to claim 1, wherein a silicon nitride film is used as the metal antioxidant film.

5. The method of manufacturing a semiconductor device according to claim 1, wherein the step of activating the impurities by heat treatment is performed at a temperature of 700 to 1000 ° C. 6.