JP2006108423A - 素子分離構造部の製造方法 - Google Patents

Abstract

【課題】ディボットの発生を効果的に防止する。
【解決手段】素子分離構造部１１を製造するに当たり、基板１２に、第１熱酸化膜を形成する。この第１熱酸化膜上にシリコン窒化膜を形成する。素子分離構造部形成領域１０ａの、シリコン窒化膜及び第１熱酸化膜を除去し、かつ素子分離構造部形成領域である基板の表面から基板内に至る溝部１４を形成する。溝部内を覆う溝部酸化膜１６を形成する。溝部内を埋込む、前駆埋込み酸化膜を形成する。前駆埋込み酸化膜を、シリコン窒化膜と同一の高さに揃うまで除去する。前駆埋込み酸化膜を、第１熱酸化膜と同一の高さに揃うまで除去する。前駆埋込み酸化膜の露出面を覆うレジスト層を形成する。素子分離構造部形成領域のみを覆うレジストマスクを形成する。レジストマスクから露出するシリコン窒化膜及び第１熱酸化膜を順次に除去し、レジストマスクを除去する。基板の露出面上に、第２熱酸化膜を形成する。第２熱酸化膜を除去し、かつ前駆埋込み酸化膜を、基板露出面と同一の高さとして、埋込み部１８を形成する。
【選択図】図１

Description

この発明は、半導体基板に作り込まれる複数の素子を、互いに素子分離する素子分離構造部、特にいわゆるシャロ−・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、以下単にＳＴＩと称する。）の製造方法に関する。

半導体微細加工技術の進展に伴い、従来のＬＯＣＯＳ法による素子分離方法では、素子が形成される素子形成領域（以下、単にアクティブ領域とも称する。）を、より細幅でかつ精度よく作り込むことが困難になってきている。このような問題を解決するために、半導体基板に浅い溝を形成し、この溝をシリコン酸化膜で埋め込んだＳＴＩによる素子分離が行われている。

しかしながら、ＳＴＩの製造方法における膜構造の除去工程では、一般的に、ウェットエッチング工程が行われることが多く、このウェットエッチングに起因して、ＳＴＩとアクティブ領域との境界付近に、ディボットと呼ばれる、不所望な窪みが発生してしまうことが多々ある。

ＳＴＩにディボットが発生すると、このディボット内に、例えば、ゲート電極作成工程において形成されるポリシリコン膜の膜材料が、残存してしまう。すると、アクティブ領域に形成される素子の電気的特性が悪化してしまうおそれがある。

また、ディボット内に残存する膜材料を除去しようとすれば、いわゆるオーバーエッチングを行うこととなるが、かかるオーバーエッチングにより、例えば、アクティブ領域に形成されているゲート酸化膜が損傷して、素子の電気的特性が悪化してしまうおそれがある。

このようなＳＴＩのディボットにかかる問題点を解決するために、種々のＳＴＩの製造方法が提案されている。

例えば、半導体基板に形成された溝部の形成後に、シリコン窒化膜等の酸化防止膜の選択的かつ等方的なエッチングを行っておいて、オーバーハングを有する素子分離酸化膜を形成するＳＴＩの製造方法が知られている（例えば、特許文献１参照。）。

また、トレンチ内を埋め込む酸化膜に加わる応力を低減することにより、ディボットの発生を抑制することを目的として、トレンチ側壁酸化膜を、酸窒化して形成する工程が知られている（例えば、特許文献２参照。）。

さらに、基板の表面上に酸化物層、ポリシリコン層及び窒化物層を形成し、基板中に至るトレンチを形成し、このトレンチ、酸化物層及びポリシリコン層それぞれの側壁上に、コンフォーマルな酸化物層を熱成長させ、トレンチ内をトレンチ誘電体材料で充填し、基板の表面まで平坦化するＳＴＩの製造方法が知られている（例えば、特許文献３参照。）。

さらにまた、シリコン基板の表面に熱酸化膜を形成し、この熱酸化膜上に窒化シリコン膜のマスクパターンを形成し、このマスクパターンをマスクとしてトレンチを形成し、第１の酸化シリコンの膜を成膜してトレンチを埋め込み、窒化シリコン膜の表面が露出するまで第１の酸化シリコン膜を除去し、さらに第２の酸化シリコン膜を形成することで、いわゆるマイクロスクラッチを修復する工程を含むＳＴＩの製造方法が知られている（例えば、特許文献４参照。）。
特開２０００−３２３５６３号公報 特開２００１−１３５７２０号公報 特開２００１−２６７４１３号公報 特開２００１−２６７４１１号公報

例えば、上述の特許文献１に記載のＳＴＩの製造方法では、窒化膜が広く除去されてしまうため、アクティブ領域のさらなる微細化に対応することが困難である。

また、特許文献２に記載の構成のように、トレンチ側壁酸化膜を窒素を含む酸化膜とすれば、トレンチの底部に、いわゆるファセットが発生してしまうおそれがある。そして、このファセットの発生により、接合リークが誘発されるおそれがある。

さらに特許文献３及び４に記載の素子分離構造部の製造方法によれば、いわゆる面内均一性が悪化してしまうおそれがある。

このように、アクティブ領域に形成される素子の電気的特性を損なうことなくディボットの発生を防止しつつ良好な面内均一性を確保することができ、かつ微細加工技術の進展に対応できる素子分離構造部を提供するための技術が嘱望されている。

この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の素子分離構造部の製造方法は、以下のような工程を含んでいる。すなわち、素子分離構造部を製造するに当たり、表面及びこの表面と対向する下面を有する基板に、複数の素子形成領域及びこれら複数の素子形成領域同士を互いに離間する素子分離構造部形成領域を設定する。

次いで、基板の表面に、第１熱酸化膜を形成する。次に、この第１熱酸化膜上にシリコン窒化膜を形成する。

素子分離構造部形成領域の、シリコン窒化膜及び第１熱酸化膜を除去し、かつ素子分離構造部形成領域である基板の表面から基板内に至る溝部を形成する。次に、溝部内を覆う溝部酸化膜を形成する。

さらに、溝部酸化膜で覆われている溝部内を埋込み、かつシリコン窒化膜及び第１熱酸化膜の露出面を覆う前駆埋込み酸化膜を形成する。

次いで、前駆埋込み酸化膜を、シリコン窒化膜が露出し、かつ素子分離構造部形成領域内にあってはシリコン窒化膜と同一の高さに揃うまで除去する。

次に、シリコン窒化膜と同一の高さとされた前駆埋込み酸化膜を、第１熱酸化膜と同一の高さに揃うまで除去する。

シリコン窒化膜の露出面及び前駆埋込み酸化膜の露出面を覆うレジスト層を形成する。

次に、レジスト層をパターニングして、素子形成領域を開口し、かつ素子分離構造部形成領域を覆うレジストマスクを形成する。

次いで、レジストマスクから露出するシリコン窒化膜及び第１熱酸化膜を順次に除去する。然る後、レジストマスクを除去する。

さらに、第１熱酸化膜が除去された基板の露出面上に、第２熱酸化膜を形成する。

然る後、第２熱酸化膜を除去し、かつ前駆埋込み酸化膜を、第２熱酸化膜が除去された基板露出面と同一の高さとして、埋込み部を形成する。

この発明の素子分離構造部、すなわち、ＳＴＩの製造方法によれば、ディボットの発生が懸念される素子分離構造部形成領域（以下、単にフィールド領域とも称する。）上をレジストマスクにより覆った状態で、上述した第１熱酸化膜を除去する工程を行う。結果として、ディボットの発生を効果的に防止しつつ良好な面内均一性を確保することができる。従って、かかるＳＴＩにより素子分離される素子の電気的特性の劣化を防止することができる。

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は、特に図示例にのみ限定されるものではない。

また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は、何らこれら好適例に限定されるものではない。

さらに、以下の説明に用いる各図において、同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。

（素子分離構造部の構成）
まず、図１を参照して、この発明の素子分離構造部の構成例につき説明する。

図１は、この発明の素子分離構造部を含む半導体装置を、切断した切り口で示す模式的な要部断面図である。

例えば半導体メモリである半導体装置は、例えば、シリコン基板のような基板に作り込まれたトランジスタ等の多数の素子を有している。

図１に示すように、このように複数の素子をいわゆる素子分離するために、基板１２には、複数の素子形成領域（以下、第１領域とも称する。）１０ａと、これらの素子形成領域１０ａを互いに電気的に分離する素子分離構造部形成領域（以下、第２領域とも称する。）１０ｂが区画されている。第１領域１０ａは、従来公知のウェハプロセスにより、素子が作り込まれる領域である。第２領域１０ｂは、素子同士を素子分離する素子分離構造部１１が作り込まれる領域である。

素子分離構造部１１は、基板１２に作り込まれている。基板１２は、表面１２ａと、この表面１２ａと対向する下面１２ｂとを有している。

素子分離構造部１１は、溝部（以下、単にトレンチとも称する。）１４を有している。溝部１４は、基板１２の表面１２ａから基板１２の厚みの中途、すなわち基板１２内に至る深さとして設けられている。溝部１４の深さ、幅、断面形状及び平面的な延在パターンについては、半導体装置１０の機能、作り込まれる素子に求められる電気的特性等を考慮して、任意好適なものとすればよい。

この溝部１４内には、溝部酸化膜１６が設けられている。溝部酸化膜１６は、溝部１４の露出面全面、すなわち、溝部１４の側面及び底面を覆う薄膜として設けられている。このとき、溝部酸化膜１６は、後に説明するシリコン窒化膜３０の露出面、及び第１熱酸化膜２０の露出面には設けられていない。

溝部酸化膜１６の膜厚は、任意好適なものとすることができるが、好ましくは、例えば１ｎｍ〜３ｎｍとするのがよい。

溝部酸化膜１６に覆われている溝部１４内には、埋め込み部１８が設けられている。埋め込み部１８は、例えば、酸化シリコンといった絶縁性の埋込み材料により構成されている。この埋め込み部１８の露出面は、平坦面とされる。

かかる構造を有する素子分離構造部１１により、基板１２の第１領域１０ａに作り込まれる複数の素子は、素子分離される。

（素子分離構造部の製造方法）
以下、図２〜図７を参照して、この発明の素子分離構造部の具体的な製造工程につき説明する。

図２（Ａ）、（Ｂ）及び（Ｃ）は、製造途中の素子分離構造部を含む半導体装置を切り口で示す概略的な要部断面図である。

図３（Ａ）、（Ｂ）及び（Ｃ）は、図２から続く模式的な説明図である。

図４（Ａ）、（Ｂ）及び（Ｃ）は、図３から続く模式的な説明図である。

図５（Ａ）、（Ｂ）及び（Ｃ）は、図４から続く模式的な説明図である。

図６（Ａ）、（Ｂ）及び（Ｃ）は、図５から続く模式的な説明図である。

はじめに、基板１２を準備する。基板１２には、目的とする半導体装置１０の設計に従って、複数の素子形成領域、すなわち第１領域１０ａ及びこれら第１領域１０ａを囲む素子分離構造部形成領域、すなわち、第２領域１０ｂを設定する。

次いで、図２（Ｂ）に示すように、基板１２の表面１２ａに、第１熱酸化膜２０を形成する。第１熱酸化膜２０は、従来公知のいわゆる熱酸化工程により形成する。かかる熱酸化工程は、例えば、好ましくは、温度８５０℃でのウェット酸化工程で形成すればよい。

図２（Ｃ）に示すように、次に、第１熱酸化膜２０上にシリコン窒化膜３０を形成する。かかるシリコン窒化膜３０は、例えば、減圧ＣＶＤ法により、形成することができる。このシリコン窒化膜３０は、その膜厚を、例えば、好ましくは１５０ｎｍ程度として形成すればよい。

図３（Ａ）に示すように、第２領域１０ｂの、シリコン窒化膜３０及び第１熱酸化膜２０を除去する。この除去工程は、従来公知のホトリソグラフィ工程及びエッチング工程を、常法に従って、行えばよい。

上述の除去工程により第２領域１０ｂに露出した基板面１２ａに対して、さらにエッチングを行って、基板１２の表面１２ａから基板内に至る溝部１４を形成する。

次に、図３（Ｂ）に示すように、溝部酸化膜１６を形成する。溝部酸化膜１６は、溝部１４内を覆う熱酸化膜である。溝部酸化膜１６は、所定の半導体装置に好適な条件で、従来公知の熱酸化工程により形成される。

次いで、図３（Ｃ）に示すように、前駆埋込み酸化膜１８Ｘを形成する。この前駆埋込み酸化膜１８Ｘは、溝部酸化膜１６で覆われている溝部１４内を埋込んで形成する。そして、前駆埋込み酸化膜１８Ｘは、シリコン窒化膜３０及び第１熱酸化膜２０の露出面をも覆うように形成する。この前駆埋込み酸化膜１８Ｘは、例えば、シリコン酸化膜として、好ましくは高密度プラズマＣＶＤ法により、常法に従って形成することができる。前駆埋込み酸化膜１８Ｘの膜厚は、例えば、好ましくは、５５０ｎｍ〜７００ｎｍ程度とするのがよい。

さらに、図４（Ａ）に示すように、前駆埋込み酸化膜１８Ｘを、第１領域１０ａにあっては、シリコン窒化膜３０が露出するように、かつ第２領域１０ｂ内にあってはシリコン窒化膜３０と同一の高さに揃うまで除去する。

この工程は、好ましくは、シリコン窒化膜３０をストッパ膜として用いる、従来公知の化学的機械研磨（ＣＭＰ）法により行うのがよい。この工程により、前駆埋込み酸化膜１８Ｘは、シリコン窒化膜３０の露出面と同一の高さとされる。

次に、図４（Ｂ）に示すように、前駆埋込み酸化膜１８Ｘを、第１熱酸化膜２０の高さと同一の高さに揃うまで除去する。この除去工程は、従来公知のフッ酸（ＨＦ）処理により行えばよい。このフッ酸処理は、フッ酸濃度を、好ましくは、例えば５重量％として行うのがよい。処理時間は、上述したシリコン窒化膜３０及び第１熱酸化膜２０の膜厚を勘案して、第１熱酸化膜２０の高さと同一の高さに揃えることができる、任意好適な時間とすればよい。

然る後、図４（Ｃ）に示すように、常法に従って、任意好適なレジスト材料により、レジスト層４０Ｘを形成する。レジスト層４０Ｘは、シリコン窒化膜３０の露出面及び前駆埋込み酸化膜１８Ｘの露出面を覆うように形成する。

次に、図５（Ａ）に示すように、レジスト層４０Ｘを、パターニングする。このパターニング工程により、レジストマスク４０を形成する。レジストマスク４０は、第１領域１０ａを開口し、すなわち覆うことなく、かつ第２領域１０ｂを覆うパターンとして形成する。

このレジストマスク４０の形成工程としては、好ましくは、以下の３通りのパターニング工程を適用することができる。

（１）ホトリソグラフィ工程を用いて、パターニングする。
具体的には、使用されるレジスト材料に応じた従来公知の露光工程等の任意好適な処理により、第１領域１０ａのレジスト層４０Ｘを除去する。この場合には、図５（Ａ）に示すように、レジストマスク４０の高さは、シリコン窒化膜３０の高さよりも高くなる。

（２）レジスト層４０Ｘの上面４０Ｘａ側から、その全面を、例えば、従来公知のＣＭＰ工程により削ってパターニングする。
この場合には、かかるＣＭＰ工程は、シリコン窒化膜３０をストッパ膜として行われる。従って、第２領域１０ｂに形成されるレジストマスク４０の高さは、シリコン窒化膜３０の高さと等しくなる（図示せず。）。

（３）レジスト層４０Ｘを、エッチング工程により、パターニングする。
具体的には、形成されたレジスト層４０Ｘの上面４０Ｘａ全面に対して、適用されたレジスト材料に応じたエッチャントを用いて、任意好適なエッチングレートになるような条件を設定して、シリコン窒化膜３０が露出するまで、ウェットエッチング工程を行えばよい。

この場合には、レジストマスク４０の特に上面４０Ｘａの形状は、シリコン窒化膜３０の高さよりも窪んだ形状となる（図示せず。）。

上述した３通りのパターニング工程では、レジストマスク４０の、特に上面４０Ｘａ側の形状は、それぞれ異なる形状となるが、レジストマスク４０が第２領域１０ｂを覆っている限り、その上面の形状の違いは特に問題とはならない。

次いで、図５（Ｂ）に示すように、レジストマスク４０から露出するシリコン窒化膜３０を除去する。この除去工程は、任意好適な条件で、好ましくは、例えばドライエッチング工程により、行うのがよい。

このドライエッチング工程の好適な条件として、例えば、使用ガスをＣＨＦ₃／Ａｒ／Ｏ₂とし、圧力を６０ｍＴｏｒｒ＝８Ｐａ（パスカル）とし、及びバイアスパワーを４００Ｗ（ワット）としておこなうのがよい。

このように、シリコン窒化膜３０を、ドライエッチング工程により除去するので、レジストマスク４０が第２領域１０ｂから剥離してしまうおそれがなくなる。

次に、図５（Ｃ）に示すように、レジストマスク４０から露出する第１熱酸化膜２０を除去する。この除去工程は、任意好適な条件で、好ましくは上述と同様のフッ酸処理により行うのがよい。

然る後、図６（Ａ）に示すように、レジストマスク４０を除去する。この除去工程は、使用されたレジストマスク４０の材料に応じた、任意好適な条件で、除去すればよい。

さらに、図６（Ｂ）に示すように、第１熱酸化膜２０が除去された基板１２の露出面、すなわち第１領域１２ａ上に、第２熱酸化膜５０を形成する。この熱酸化工程は、基板表面の清浄化を目的としている。従って、常法に従って、熱酸化工程を行えばよい。

然る後、図６（Ｃ）に示すように、第２熱酸化膜５０を除去する。この除去工程は、上述したフッ酸処理と同様の工程により行えばよい。具体的には、好ましくは、例えば、任意好適な条件でフッ酸処理を行った後、水洗を行い、従来公知の塩酸過酸化水素溶液（ＨＰＭ）による処理を、例えばその溶液温度を７０℃として行う。その後、基板に対してスピンドライ乾燥を行う。

上述した第２熱酸化膜５０を形成するための熱酸化工程により、前駆埋込み酸化膜１８Ｘのフッ酸に対するエッチングレートは、第２熱酸化膜５０のエッチングレートとほぼ等しくなる。

従って、この除去工程により、前駆埋込み酸化膜１８Ｘは、第２熱酸化膜５０が除去された基板の露出面とほぼ同一の高さとなり、埋込み部１８が完成する。

図６（Ｃ）に示すように、以上の工程により、この発明の素子分離構造部１１が完成する。

以下、常法に従うウェハプロセスを行って、所望の半導体装置を製造すればよい。

この発明の素子分離構造部、すなわち、ＳＴＩの製造方法によれば、ディボットの発生が懸念されるフィールド領域上をレジストマスクにより覆った状態で、上述した第１熱酸化膜を除去する工程を行う。すなわち、かかる除去工程に際しては、素子分離構造部はレジストマスクにより保護されている。

結果として、この発明の製造方法によれば、ディボットの発生を効果的に防止しつつ良好な面内均一性を確保することができる。従って、かかるＳＴＩにより素子分離される素子の電気的特性の劣化を防止することができる。

この発明の素子分離構造部を含む半導体装置を、切断した切り口を示す模式的な要部断面図である。 （Ａ）、（Ｂ）及び（Ｃ）は、製造途中の素子分離構造部を含む半導体装置を切り口で示す概略的な要部断面図である。 （Ａ）、（Ｂ）及び（Ｃ）は、図２から続く模式的な説明図である。 （Ａ）、（Ｂ）及び（Ｃ）は、図３から続く模式的な説明図である。 （Ａ）、（Ｂ）及び（Ｃ）は、図４から続く模式的な説明図である。 （Ａ）、（Ｂ）及び（Ｃ）は、図５から続く模式的な説明図である。

符号の説明

１０：半導体装置
１０ａ：第１領域、素子形成領域（アクティブ領域）
１０ｂ：第２領域、素子分離構造部形成領域（フィールド領域）
１１：素子分離構造部
１２：基板
１２ａ：表面
１２ｂ：下面
１４：溝部（トレンチ）
１６：溝部酸化膜
１８：埋込み部
１８Ｘ：前駆埋込み酸化膜
２０：第１熱酸化膜
３０：シリコン窒化膜
４０：レジストマスク
４０Ｘ：レジスト層
４０Ｘａ：上面
５０：第２熱酸化膜

Claims (4)

1. 表面及び当該表面と対向する下面を有する基板に、複数の素子形成領域及び当該複数の素子形成領域同士を互いに離間する素子分離構造部形成領域を設定する工程と、
   前記基板の前記表面に、第１熱酸化膜を形成する工程と、
   前記第１熱酸化膜上にシリコン窒化膜を形成する工程と、
   前記素子分離構造部形成領域の前記シリコン窒化膜及び前記第１熱酸化膜を除去し、かつ前記素子分離構造部形成領域である前記基板の前記表面から当該基板の内に至る溝部を形成する工程と、
   前記溝部内を覆う溝部酸化膜を形成する工程と、
   前記溝部酸化膜で覆われている前記溝部内を埋込み、かつ前記シリコン窒化膜及び前記第１熱酸化膜の露出面を覆う前駆埋込み酸化膜を形成する工程と、
   前記前駆埋込み酸化膜を、前記シリコン窒化膜が露出し、かつ前記素子分離構造部形成領域内にあっては前記シリコン窒化膜と同一の高さに揃うまで除去する工程と、
   前記シリコン窒化膜と同一の高さとされた前記前駆埋込み酸化膜を、前記第１熱酸化膜と同一の高さに揃うまで除去する工程と、
   前記シリコン窒化膜の露出面及び前記前駆埋込み酸化膜の露出面を覆うレジスト層を形成する工程と、
   前記レジスト層をパターニングして、前記素子形成領域を開口し、かつ前記素子分離構造部形成領域を覆うレジストマスクを形成する工程と、
   前記レジストマスクから露出する前記シリコン窒化膜を除去する工程と、
   前記レジストマスクから露出する前記第１熱酸化膜を除去する工程と、
   前記レジストマスクを除去する工程と、
   前記第１熱酸化膜が除去された前記基板の露出面上に、第２熱酸化膜を形成する工程と、
   前記第２熱酸化膜を除去し、かつ前記前駆埋込み酸化膜を、前記第２熱酸化膜が除去された基板の露出面と同一の高さとして、埋込み部を形成する工程と
   を含むことを特徴とする素子分離構造部の製造方法。
2. 前記レジストマスクを形成する工程は、前記素子形成領域及び前記素子分離構造部形成領域を覆うレジスト層を形成するステップと、当該レジスト層のうち、前記素子形成領域に相当する部分領域をホトリソグラフィ工程により除去するステップとを含む工程であることを特徴とする請求項１に記載の素子分離構造部の製造方法。
3. 前記レジストマスクを形成する工程は、前記素子形成領域及び前記素子分離構造部形成領域を覆うレジスト層を形成するステップと、当該レジスト層の上面全面を、前記シリコン窒化膜が露出するまで化学的機械研磨工程により削ることにより除去するステップとを含む工程であることを特徴とする請求項１に記載の素子分離構造部の製造方法。
4. 前記レジストマスクを形成する工程は、前記素子形成領域及び前記素子分離構造部形成領域を覆うレジスト層を形成するステップと、当該レジスト層の上面全面を、前記シリコン窒化膜が露出するまでエッチング工程により除去するステップとを含む工程であることを特徴とする請求項１に記載の素子分離構造部の製造方法。

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