JP2006191152A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 低コスト化を実現した半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体チップ上に形成された金属パッドと、前記金属パッドに接続され、前記半導体チップ上に形成された電極接続部と、前記半導体チップの側面部及び裏面部を覆う第２の酸化膜１０と、前記金属パッドに接続され、前記第２の酸化膜１０に接するようにして前記半導体チップの側面部から裏面部に延在する第２の配線１２とを有することを特徴とする。
【選択図】 図８

Description

本発明は、半導体基板上に形成された金属パッドに接続され、前記半導体基板の側面部から裏面部に延在する金属配線を有する半導体装置及びその製造方法に関する。

従来より表面実装型の半導体装置の一種としてＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置がある。これは、半田等の金属部材から成るボール状の導電端子をパッケージ基板の一主面上に格子状に複数配列し、基板の他の主面上に搭載される半導体チップとボンディングしてパッケージングするものである。そして、電子機器に組み込まれる際には、各導電端子をプリント基板上の配線パターンに熱溶着し、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続する。

このようなＢＧＡ型の半導体装置は、半導体装置の側面に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他の表面実装型の半導体装置に比べ多数の接続端子を設置することができ、小型化が有利なものとして知られている。

近年において、このＢＧＡ型の半導体装置がＣＣＤイメージセンサの分野にも取り入れられ、小型化の要望が強い携帯電話機に搭載されるデジタルカメラのイメージセンサチップとして用いられている。

また、ウエハレベルのＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やシリコン（Ｓｉ）貫通技術を用いた３次元実装技術が注目されてきている。これらの技術は、チップを何層にも貼り合わせた後、Ｓｉを貫通させたり、Ｓｉウエハを表面からＳｉ貫通させた後、積み上げる方法等が研究されている。
特表２００２−５１２４３６号公報

しかし、従来の３次元実装技術は表面からＳｉ貫通等の加工を行い、銅（Ｃｕ）でビアホールを充填して形成するため、表面側にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理が必要であること、Ｃｕビア形成後に当該Ｃｕビアとパッドとを繋ぐための再配線が必要であるため、製造工数が多くなってしまうという欠点があった。また、Ｃｕを用いた技術は、微細化に適しているもののＣｕ自体のコストが高いことや特別な装置を別に購入しなければならないため、コスト高は避けられなかった。

そこで、本発明の半導体装置は、半導体基板の表面側に形成された金属パッドと、前記金属パッドの一方の主面と電気的に接続され、前記半導体基板の表面側に形成された電極接続部と、前記半導体基板の側面部及び裏面部に形成された第１の絶縁膜と、前記金属パッドの他方の主面に接続され、前記半導体基板の側面部及び裏面部に沿って延在する金属配線とを有することを特徴とする。

また、前記金属配線を被覆する保護膜を有することを特徴とする。

更に、前記電極接続部は、Ｎｉ，Ａｕ，Ｃｕから成る積層体もしくはＮｉ，Ａｕ，Ｃｕ，Ａｕから成る積層体であることを特徴とする。

また、前記電極接続部と前記金属パッドとの電気的な接続を介在する第１の配線が、前記半導体基板の表面側に形成されていることを特徴とする。

更に、前記電極接続部上に開口部を有する第２の絶縁膜が前記第１の配線上に形成されていることを特徴とする。

また、前記第２の絶縁膜は、ポリイミドまたはエポキシ樹脂を含むことを特徴とする。

更に、前記金属配線と電気的に接続された導電端子を有することを特徴とする。

また、前記導電端子と重畳する領域において、前記金属配線と前記半導体基板との間に緩衝部材が形成されていることを特徴とする。

更に、前記第１の絶縁膜は単一膜から成ることを特徴とする。

また、上記半導体装置と他の半導体装置が積層された積層型の半導体装置であって、相互間の電気的な接続が前記電極接続部を介して行われていることを特徴とする。

更に、上記半導体装置を少なくとも２個積層させた積層型の半導体装置であって、前記少なくとも２個積層された半導体装置のうち一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とが接続されていることを特徴とする。

また、本発明の半導体装置の製造方法は、金属パッドが形成された半導体基板と当該半導体基板を支持する支持体とを接着体を用いて貼り合わせる工程と、前記半導体基板の裏面をエッチングする工程と、前記エッチングにより露出した半導体基板の側面部及び裏面部上に絶縁膜を形成する工程と、前記金属パッドに接続され、前記絶縁膜に接するように前記半導体基板の側面部から裏面部に延在する金属配線を形成する工程と、前記半導体基板の裏面から所定深さ位置までダイシングする工程と、前記半導体基板と前記支持体とを分離する工程とを有することを特徴とする。

更に、前記金属配線上に電極を形成する工程を有することを特徴とする。

また、前記半導体基板と前記支持体とを分離する工程は、前記接着体を溶液を用いて溶かす工程であることを特徴とする。

更に、前記半導体基板と前記支持体とを分離する工程は、前記接着体としての有機膜をアセトン溶液で溶かす工程であることを特徴とする。

また、前記半導体基板と前記支持体とを分離する工程は、前記接着体としての有機膜を熱により軟化させる工程であることを特徴とする。

更に、前記半導体基板と前記支持体とを分離する工程は、前記接着体としてＵＶテープを用いる際には、前記支持体として透明ガラスを用いてＵＶ照射する工程であることを特徴とする。

また、前記半導体基板の裏面から開口を形成する工程の前に、その裏面を研磨することを特徴とする。

更に、前記金属パッド上に電極接続部を形成する工程を有することを特徴とする。

また、前記支持体として、Ｓｉ基板、酸化膜、ガラス基板、セラミック基板を用いることを特徴とする。

更に、前記金属パッド上に電極接続部を形成する工程は、前記パッド上にＮｉ、Ａｕ、Ｃｕから成る積層体もしくはＮｉ、Ａｕ、Ｃｕ、Ａｕから成る積層体を形成する。

また、前記金属パッド上に電極接続部を形成する工程は、前記パッドに配線パターンを接続し、前記配線パターン上に前記電極接続部を形成することを特徴とする。

更に、前記半導体装置と他の半導体装置とを積層する工程を有することを特徴とする。

また、前記半導体装置と他の半導体装置とを積層する工程は、一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とを接続することを特徴とする。

本発明では、一般的に実装の分野で使われているスパッタ装置やメッキ装置を用いて金属配線が形成しているため、低コストで非常に工程の簡単な半導体装置が実現できる。

また、従来の３次元実装技術のように表面からＳｉ貫通等の加工を行い、銅（Ｃｕ）でビアホールを形成するものではないため、従来例では当然必要であった表面側にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を、本実施形態では行う必要はなくなり、工程数の削減が可能である。

更に積層構造において、Ｃｕビア形成後に当該Ｃｕビアとパッドとを繋ぐための再配線が不要となり、製造工数が増大することがない。

また、支持基板とＳｉ基板とは、貼り合わせ後にＢＧ（バックグラインド）及びその後の処理をしているため、チップの膜厚は可能なだけ薄くできる。

以下、本発明の半導体装置及びその製造方法に係る第１の実施形態について図面を参照しながら説明する。

先ず、図１に示すようにおよそ６００μｍの膜厚の半導体ウエハ（以下、Ｓｉ基板１）上に酸化膜が形成され、当該酸化膜上に複数の金属（例えば、ＡｌまたはＡｌ合金またはＣｕ等）パッド２ａ、２ｂが形成され、当該パッド２ａ、２ｂを被覆するようにプラズマＣＶＤ法によるＳｉＯ_２膜またはＰＳＧ膜を形成し、これと前記酸化膜を併せて所定膜厚の第１の酸化膜３を形成する。尚、前記パッド２ａ、２ｂはＳｉ基板１上に構成された各半導体素子と接続されている。また、特に平坦性を必要とする場合には第１の酸化膜３を例えば物理的に研磨したり、化学的にエッチング処理等しても良い。そして、不図示のフォトレジスト膜をマスクにパッド２ａ、２ｂ上の第１の酸化膜３をエッチングして当該パッド２ａ、２ｂの一部（表面部）を露出させる。その後、パッド２ａ、２ｂの表面にＡｌまたはＡｌ合金またはＣｕ等から成る第１の配線４を施す。尚、本実施形態では、前記第１の酸化膜３の膜厚は、全体でおよそ５μｍ程度としている。

次に、図２に示すように第１の配線４の表面上にポリイミド膜５を形成し、当該ポリイミド膜５を不図示のフォトレジスト膜をマスクにエッチングして前記パッド２ａ、２ｂに接続された第１の配線４上に開口部を形成する。図２中では、ポリイミド膜５の両端部に当該開口部を形成した様子を示した。

そして、前記開口部内に不図示なニッケル（Ｎｉ）、金（Ａｕ）を形成した後に、その上に半導体の後工程で用いられる一般的なメッキ装置により、銅（Ｃｕ）メッキしてＣｕポスト６を埋め込む。また、当該Ｃｕポスト６上に当該Ｃｕポスト６の腐食防止用としてＡｕをメッキ形成しても良い。尚、本実施形態では、前記開口部内に埋設された導電部材（Ｎｉ，Ａｕ，Ｃｕ，Ａｕ）の膜厚は、全体でおよそ２５μｍ程度としている。

ここで、本プロセスを３次元プロセスに用いないＣＳＰプロセスに適用するものである場合には、開口部を形成し、導電部材を埋設する必要はなく、ポリイミド膜５の全面塗布で構わない。

また、ポリイミド膜５がない状態で、Ｓｉ基板１上方に後述する支持基板８を接着フィルムを用いて貼り合わせるものであっても構わない。

更に、本プロセスが、ＣＣＤイメージセンサに採用される場合には、前記ポリイミド膜５は透明性のポリイミド膜または透明ガラスエポキシ樹脂等をスクリーン印刷法を用いて形成する必要がある。

また、ガラス板材をエポキシ樹脂を用いて貼り合わせるものでも良い。

続いて、図３（ａ）に示すように前記Ｃｕポスト６（またはＣｕポスト６／Ａｕ）上を含むポリイミド膜５上に接着フィルム７を貼り、当該接着フィルム７を介して支持基板８と前記Ｓｉ基板１側を貼り合わせる。

ここで、前記支持基板８は、後述するＳｉ基板１のＢＧ（バックグラインド）時に、Ｓｉ基板１の割れ等を防止するための支持体で、例えばＳｉ基板や酸化膜やガラス基板やセラミック等を利用している。尚、本実施形態では、支持体として必要な膜厚として、およそ４００μｍ程度としている。

また、前記接着フィルム７は、後述するＳｉ基板１と支持基板８との分離工程における作業性向上を図る目的で、アセトンに溶ける有機膜を採用している。尚、本実施形態では、接着フィルム７の膜厚をおよそ１００μｍ程度としている。当該接着フィルム７は、後述するエポキシ樹脂９の充填用としてウエハエッジから２ｍｍ程度内側に配置する。

ここで、接着フィルム７の代わりに接着力のないフィルムを用いてフィルムの両面に接着剤を付けて前記支持基板８と前記フィルムと前記Ｓｉ基板１側とを貼り合わせても良い。この場合には、接着剤が溶ける溶剤を用いて当該接着剤を溶かして前記支持基板８と前記Ｓｉ基板１とフィルムとを分離させれば良い。

図３（ｂ）は図３（ａ）の概略図と平面図（説明の都合上支持基板８を除去したときの平面図）である。

当該接着フィルム７の外周部には、図３（ｂ）に示すようにエポキシ樹脂９を充填することで、当該接着フィルム７を密封し、固めている。これにより、各種作業中における有機溶媒等の薬液の浸入を防止している。ここでエポキシ樹脂９は、ポリイミド系の樹脂であってもよい。

次に、図４（ａ）に示すようにＳｉ基板１側をＢＧ処理して、当該Ｓｉ基板１の膜厚をおよそ１０〜１００μｍ程度まで薄膜化する。このとき、前記支持基板８が、ＢＧ工程時にＳｉ基板１を支持する。そして、ＢＧ処理したＳｉ基板１の裏面側及び第１の酸化膜３をエッチングして、前記パッド２ａ、２ｂが露出するように第１の開口部Ｋ１を形成する。

更に、図４（ｂ）に示すように第２の酸化膜１０をＳｉ基板１の裏面側に堆積後、不図示のフォトレジスト膜をマスクに当該第２の酸化膜１０をエッチングして、第２の開口部Ｋ２を形成する。ここで、第１の酸化膜３ａはパッド２ａとパッド２ｂ間の第１の酸化膜３のエッチング残部である。尚、前記第２の酸化膜１０の代わりに、シリコン窒化膜やポリイミド膜等を用いてもよい。

更に言えば、本実施形態では図４（ａ）に示すようにＳｉ基板１のエッチング工程に引き続いて第１の酸化膜３をエッチングする工程を有し、開口部Ｋ１を含むＳｉ基板１上に第２の酸化膜１０を形成し、当該第２の酸化膜１０をエッチングして開口部Ｋ２を形成しているが、例えば、図４（ａ）に相当する工程で、Ｓｉ基板１のみエッチングし、パッド２ａ，２ｂの下に第１の酸化膜３を残した状態で、第２の酸化膜１０を形成し、当該第２の酸化膜１０及び第１の酸化膜３をエッチングして開口部Ｋ２を形成するものであっても良い。

次に、図５に示すように、第２の酸化膜１０の表面の所望位置に緩衝部材１１を形成し、当該緩衝部材１１の表面、第２の酸化膜１０の表面、及び前記第２の開口部Ｋ２を被覆するようにスパッタリングによりＡｌまたはＡｌ合金またはＣｕ等を形成させ、第２の配線１２を形成する。尚、第２の配線１２はＣｕ配線でも良い。

次に、図６に示すように前記第２の配線１２を、不図示のフォトレジスト膜をマスクにして第１の酸化膜３ａが露出するようにエッチングする。即ち、このエッチングによってパッド２ａ、２ｂの裏面の露出面は第２の配線１２により覆われ、パッド２ａ、２ｂの端部と第２の配線１２とのエッチング断面とが略一致するように形成する。この結果、パッド２ａ、２ｂのそれぞれと第２の配線１２とは、１０〜数１００μｍ程度の面接触を有するように形成される。当該配線形成後、ニッケル（Ｎｉ）及び金（Ａｕ）の無電解メッキを施す。 また、Ａｌスパッタリングの代わりにチタンタングステン（ＴｉＷ）をスパッタリングし、レジスト形成後、銅（Ｃｕ）の電解メッキを行い、当該レジストを除去した後に、チタンタングステン（ＴｉＷ）をエッチングすることで第２の配線１２を形成してもよい。

そして、第２の配線１２の表面にソルダーマスク（以下、保護膜１３と称す）を形成し、当該保護膜１３上に半田ペーストをスクリーン印刷し、当該半田ペーストをリフロー処理することで、前記第２の配線１２上に半田ボール（以下、導電端子１４）を形成する。尚、本実施形態では、保護膜１３として、２００℃でイミド化可能なリカコート（新日本理化社製品）から成るポリイミド膜を用いている。

次に、ダイシングを行い、図７（ａ）に示すように第１の酸化膜３ａにダイシングラインＤを形成する。当該ダイシングラインＤはウエハ上の半導体チップを１個毎に分離するために設けたものである。図７（ｂ）は図７（ａ）の概略図と平面図（説明の都合上支持基板８を除去したときの平面図）である。図７（ｂ）の概略図においては、ダイシングラインＤはウエハ裏面から接着フィルム７に至る位置まで形成され、平面図においては、当該ダイシングラインＤは格子状となるように形成される。

そして、不図示のアセトン溶液槽内に当該Ｓｉ基板１を浸すことで、図７（ｂ）に示した前記ダイシングライン（Ｄ）からアセトンが浸入し、前記接着フィルム７を溶解する。この結果、前記Ｓｉ基板１（各チップ）と支持基板８とが自動的に分離され、図８に示すような単体のＣＳＰチップが完成する。

このように本実施形態では、アセトンに溶解する有機系の接着フィルム７を用いてＳｉ基板１と支持基板８とを貼り合わせているため、ダイシング後に、Ｓｉ基板１をアセトンに浸すだけで両者を簡単に分離することができ、作業性が良い。

また、前記接着フィルム７の代わりに接着力の弱いフィルムを用いて、ダイシング後に、物理的にチップを剥がすものであっても良い。更に言えば、支持基板８として透明ガラスを用いる場合には、有機系フィルム７としてＵＶテープを貼り、ダイシング後にＵＶ照射をし、チップを剥がせば良い。

また、接着フィルム７の代わりに接着力のないフィルムにＵＶ系の接着剤を付けて前記Ｓｉ基板１と支持基板８とを接着した場合には、ある工程終了後に、前記ＵＶ系の接着剤をＵＶ照射して硬化させることで当該Ｓｉ基板１と支持基板８とを剥がした後に、Ｓｉ基板１をダイシングしても良い。

加えて、ダイシングした後に、例えばウエハの裏面からホットプレートで熱を加えて、ウエハと支持基板８で挟まれた有機膜（接着フィルム７）を溶かして軟化させることで両者を剥がすものであっても良い。このとき、接着フィルム７がアセトンに溶ける有機膜であるときは２００℃程度の加熱で、またポリイミド膜を利用した場合では４００℃程度の加熱で当該接着フィルム７は溶ける。

Ｓｉ基板１と支持基板８とを剥がす別形態としては、ダイシング前に、エッジのエポキシ樹脂を、ウエハを縦にして回転させ、外周だけ酸（例えば硫酸）などの薬品に浸して剥がす方法もある。

また、直接的にＳｉ基板１と支持基板８とを剥がす方法としては、エッジの外周のエポキシ樹脂の部分をカッターや鋸、ナイフ等の刃物で削る方法、やシリコンウエハごとグラインドして同部分を削ることで両者を剥がす方法、などが挙げられる。

そして、本発明の第２の実施形態として図９に示すように、前記単体のＣＳＰチップ（図８の切り離した後の半導体装置の１個）をＣｕポスト６と導電端子１４とを金属密着でＣＳＰチップ同士を密着（積層）させることで、３次元実装が（何層でも）可能となり、チップサイズの同じもの（メモリ等）であれば大容量化が図れる。

本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態の半導体装置の製造方法を示す断面図及び平面図である。 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態の半導体装置の製造方法を示す断面図及び平面図である。 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。

Claims (24)

1. 半導体基板の表面側に形成された金属パッドと、
   前記金属パッドの一方の主面と電気的に接続され、前記半導体基板の表面側に形成された電極接続部と、
   前記半導体基板の側面部及び裏面部に形成された第１の絶縁膜と、
   前記金属パッドの他方の主面に接続され、前記半導体基板の側面部及び裏面部に沿って延在する金属配線とを有することを特徴とする半導体装置。
2. 前記金属配線を被覆する保護膜を有することを特徴とする請求項１に記載の半導体装置。
3. 前記電極接続部は、Ｎｉ，Ａｕ，Ｃｕから成る積層体もしくはＮｉ，Ａｕ，Ｃｕ，Ａｕから成る積層体であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
4. 前記電極接続部と前記金属パッドとの電気的な接続を介在する第１の配線が、前記半導体基板の表面側に形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
5. 前記電極接続部上に開口部を有する第２の絶縁膜が前記第１の配線上に形成されていることを特徴とする請求項４に記載の半導体装置。
6. 前記第２の絶縁膜は、ポリイミドまたはエポキシ樹脂を含むことを特徴とする請求項５に記載の半導体装置。
7. 前記金属配線と電気的に接続された導電端子を有することを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
8. 前記導電端子と重畳する領域において、前記金属配線と前記半導体基板との間に緩衝部材が形成されていることを特徴とする請求項７に記載の半導体装置。
9. 前記第１の絶縁膜は単一膜から成ることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
10. 前記請求項１乃至請求項９のいずれか１項に記載の半導体装置と他の半導体装置が積層された積層型の半導体装置であって、相互間の電気的な接続が前記電極接続部を介して行われていることを特徴とする積層型の半導体装置。
11. 前記請求項１乃至請求項９のいずれか１項に記載された半導体装置を少なくとも２個積層させた積層型の半導体装置であって、前記少なくとも２個積層された半導体装置のうち一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とが接続されていることを特徴とする積層型の半導体装置。
12. 金属パッドが形成された半導体基板と当該半導体基板を支持する支持体とを接着体を用いて貼り合わせる工程と、
    前記半導体基板の裏面をエッチングする工程と、
    前記エッチングにより露出した半導体基板の側面部及び裏面部上に絶縁膜を形成する工程と、
    前記金属パッドに接続され、前記絶縁膜に接するように前記半導体基板の側面部から裏面部に延在する金属配線を形成する工程と、
    前記半導体基板の裏面から所定深さ位置までダイシングする工程と、
    前記半導体基板と前記支持体とを分離する工程とを有することを特徴とする半導体装置の製造方法。
13. 前記金属配線上に電極を形成する工程を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記半導体基板と前記支持体とを分離する工程は、前記接着体を溶液を用いて溶かす工程であることを特徴とする請求項１２または請求項１３のいずれかに記載の半導体装置の製造方法。
15. 前記半導体基板と前記支持体とを分離する工程は、前記接着体としての有機膜をアセトン溶液で溶かす工程であることを特徴とする請求項１２乃至請求項１４のいずれかに記載の半導体装置の製造方法。
16. 前記半導体基板と前記支持体とを分離する工程は、前記接着体としての有機膜を熱により軟化させる工程であることを特徴とする請求項１２または請求項１３のいずれかに記載の半導体装置の製造方法。
17. 前記半導体基板と前記支持体とを分離する工程は、前記接着体としてＵＶテープを用いる際には、前記支持体として透明ガラスを用いてＵＶ照射する工程であることを特徴とする請求項１２または請求項１３のいずれかに記載の半導体装置の製造方法。
18. 前記半導体基板の裏面から開口を形成する工程の前に、その裏面を研磨することを特徴とする請求項１２乃至請求項１７のいずれかに記載の半導体装置の製造方法。
19. 前記金属パッド上に電極接続部を形成する工程を有することを特徴とする請求項１２乃至請求項１８のいずれかに記載の半導体装置の製造方法。
20. 前記支持体として、Ｓｉ基板、酸化膜、ガラス基板、セラミック基板を用いることを特徴とする請求項１２乃至請求項１９のいずれかに記載の半導体装置の製造方法。
21. 前記金属パッド上に電極接続部を形成する工程は、前記パッド上にＮｉ、Ａｕ、Ｃｕから成る積層体もしくはＮｉ、Ａｕ、Ｃｕ、Ａｕから成る積層体を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
22. 前記金属パッド上に電極接続部を形成する工程は、前記パッドに配線パターンを接続し、前記配線パターン上に前記電極接続部を形成することを特徴とする請求項１９乃至請求項２１のいずれかに記載の半導体装置の製造方法。
23. 請求項１２乃至請求項２２のいずれか１項に記載の半導体装置と他の半導体装置とを積層する工程を有することを特徴とする積層型の半導体装置の製造方法。
24. 請求項１２乃至請求項２２のいずれか１項に記載の半導体装置と他の半導体装置とを積層する工程は、一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とを接続することを特徴とする積層型の半導体装置の製造方法。