JP2006039693A

JP2006039693A - 半導体装置

Info

Publication number: JP2006039693A
Application number: JP2004215053A
Authority: JP
Inventors: Takashi Yoneda; 貴史米田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-07-23
Filing date: 2004-07-23
Publication date: 2006-02-09
Also published as: US20060017487A1; US7288979B2

Abstract

【課題】内部回路のスイッチングによって発生する高調波による電磁波障害を低減できる半導体集積回路を提供することを目的とする。
【解決手段】ソースクロックＳ１０１を遅延回路３に入力し、遅延回路３の出力である遅延クロックＳ１０２によりカウンタ回路６を動作させ、内部回路４がシステムクロックとして使用するクロックを、カウンタ回路６の値によりソースクロックＳ１０１と遅延クロックＳ１０２の中から選択してシステムクロックの動作周期を変更して、電磁波障害の少ない半導体装置を実現している。
【選択図】図１

Description

本発明はシステムクロック信号に同期して動作を行う内部回路を備えた半導体装置に関する。

従来の半導体装置の内部回路は、システムクロックと呼ばれる信号に同期して内部素子が高速にスイッチングを繰り返す。この結果として、前記内部回路に高調波の電流が流れることになり、この高調波の電流が外部に流れ出ることで、電磁波障害などの問題が発生する。
特開平５−１５２９０８号公報

図１０はこの種の従来の半導体装置を示す。
半導体装置としての半導体チップ１０１に、発振器または発振子が接続される発振回路２と、発振回路２からのシステムクロックＳ１９１により同期して動作する内部回路４が設けられている。図１１は図１０に示した半導体装置のシステムクロックＳ１９１と内部回路４の電流波形を示している。

詳しく説明すると、内部回路４を構成する回路素子は、発振回路２で生成されたシステムクロックＳ１９１の立ち上がりエッジで一斉に信号変化を開始する。内部回路４を形成しているＣＭＯＳ回路では、信号の遷移時には貫通電流および信号ラインの電位変化に要する充放電電流が発生し、システムクロックの立ち上がりエッジのタイミングで電流が消費される。図１２は高次高調波発生の現状を示しており、最初のスペクトラムがシステムクロックの２次の高調波、次のスペクトラムが４次の高調波である。

このように、システムクロックに同期して内部素子が高速にスイッチングを繰り返す半導体装置では、高次高調波が発生して電磁波障害の原因になっているのが現状である。
本発明は、電磁波障害の少ない半導体装置を提供することを目的とする。

前記目的を達成するため、本発明では、ソースクロックを遅延回路に入力し、他方、遅延回路の出力である遅延クロックにより、カウンタを動作させ、また、カウンタ回路の値により、システムクロックとして使用するクロックをソースクロックと遅延クロックの中から選択している。

そのため、容易にシステムクロックの動作周期を変更でき、電磁波障害の少ない半導体装置を実現している。
本発明の請求項１記載の半導体装置は、発振器または発振子が接続されソースクロックを出力する発振回路と、システムクロックに同期して動作を行う内部回路と、前記発振回路より出力されるソースクロックを規定時間遅延された遅延クロックを発生する遅延回路と、前記遅延クロックを計測するカウンタ回路と、前記カウンタ回路の値によりソースクロックと遅延クロックを選択し前記内部回路へシステムクロックを出力する選択回路とを備えたことを特徴とする。

この構成によれば、前記遅延クロックにより制御された選択信号で、クロック選択を行うことになり、タイミング制御が簡易化でき、容易にシステムクロックの動作周期を変更でき、電磁波障害の少ない半導体装置が得られる。

本発明の請求項２記載の半導体装置は、請求項１において、前記カウンタ回路の初期値は最下位ビットのみが“１”で他のビットが“０”であることを特徴とする。
この構成によれば、カウンタ回路を半導体装置内のタイマ回路と共有でき、回路規模の増大を更に抑制しつつ、電磁波障害の少ない半導体装置が得られる。

本発明の請求項３記載の半導体装置は、発振器または発振子が接続されソースクロックを出力する発振回路と、システムクロックに同期して動作を行う内部回路と、前記発振回路より出力されるソースクロックを規定時間遅延した第一の遅延クロックを発生する第一の遅延回路と、前記発振回路より出力されるソースクロックを第一の遅延クロックよりも遅延された第二の遅延クロックを発生する第二の遅延回路と、前記第一の遅延クロックまたは第二の遅延クロックを選択し遅延クロックとして出力する遅延クロック選択回路と、前記遅延クロック選択回路の出力クロックを計測するカウンタ回路と、前記カウンタ回路の値によりソースクロックまたは遅延クロックを選択し前記内部回路へシステムクロックを出力する選択回路とを備えたことを特徴とする。

本発明の請求項４記載の半導体装置は、発振器または発振子が接続されソースクロックを出力する発振回路と、システムクロックに同期して動作を行う内部回路と、前記発振回路より出力されるソースクロックを規定時間遅延した第一の遅延クロックを発生する第一の遅延回路と、第一の遅延クロックを規定時間遅延した第二の遅延クロックを発生する第二の遅延回路と、前記第一の遅延クロックまたは第二の遅延クロックを選択して出力する遅延クロック選択回路と、前記第二の遅延クロックを計測するカウンタ回路と、前記カウンタ回路の値によりソースクロックと前記遅延クロック選択回路の出力クロックを選択して前記内部回路へシステムクロックを出力する選択回路とを備えたことを特徴とする。

この構成によれば、遅延値を切り換えることで、特定周波数帯域の高調波ノイズを低減することができ、電磁波障害の少ない半導体装置が得られる。
本発明の請求項５記載のコンパイラ装置は、半導体装置から発生される高調波ノイズの回避したい周波数を入力するフェイズと、前記周波数より最適な遅延値を算出するフェイズと算出された遅延値より請求項３または請求項４の前記選択回路より出力される遅延クロックの値を決定するフェイズを有すること特徴とする。

この構成によれば、カスタマの回避したい周波数帯域に適した遅延値を自動的に設定でき、電磁波障害の少ない半導体装置が得られる。

本発明の半導体装置は、簡単な回路構成により、容易に電磁波障害の少ない半導体装置を実現できる。

以下、本発明の各実施の形態を図１〜図９に基づいて説明する。
（実施の形態１）
図１〜図４は本発明の（実施の形態１）を示す。

図１は本発明の半導体装置を示し、図２はその信号波形図、図３と図４は電流スペクトラム図である。
システムクロックに同期して動作を行う内部回路４を有する半導体装置１は、発振器または発振子が接続されてソースクロックＳ１０１を出力する発振回路２と前記内部回路４のクロック入力との間に、遅延回路３とカウンタ回路６と選択回路５で構成されるロジック回路が介装されている。ここではソースクロックＳ１０１の周波数ｆ０、周期Ｔとする。

遅延回路３は、発振回路２からのソースクロックＳ１０１を規定時間ｄだけ遅延した遅延クロックＳ１０２を出力する。
カウンタ回路６は、遅延回路３から出力される遅延クロックＳ１０２を計数する２段カウンタ回路であり、その出力信号Ｓ１０３は図２に示すように遅延クロックＳ１０２を４分周したもので、遅延クロックＳ１０２の２クロック毎に“Ｈ”、“Ｌ”を繰り返す。

選択回路５は、カウンタ回路６の出力信号Ｓ１０３により切り換え動作が制御されている回路で、出力信号Ｓ１０３が“Ｌ”の場合はソースクロックＳ１０１を選択してシステムクロックＳ１０４として出力し、出力信号Ｓ１０３が“Ｈ”の場合は遅延クロックＳ１０２を選択してシステムクロックＳ１０４として出力する。システムクロックＳ１０４は内部回路４のクロック入力に供給されている。

この半導体装置は次のように動作する。
先ず、カウンタ回路６の出力信号Ｓ１０３が“Ｌ”である状態（ｔ１）より、説明を開始する。

図２に示すようにタイミングｔ１における出力信号Ｓ１０３が“Ｌ”であるため、選択回路５はソースクロックＳ１０１を選択してシステムクロックＳ１０４として出力する。よって、タイミングｔ２でシステムクロックは“Ｈ”へと遷移する。

次にタイミングｔ２から規定時間ｄだけ遅れたタイミングｔ３でカウンタ回路６は１つカウントを行うが、出力信号Ｓ１０３は“Ｌ”を継続する。そのため選択回路５は、ソースクロックＳ１０１を選択してシステムクロックＳ１０４として出力する。よって、タイミングｔ４でシステムクロックは“Ｌ”へと遷移し、タイミングｔ６で“Ｈ”へと遷移する。

その後、タイミングｔ６から規定時間ｄだけ遅れたタイミングｔ７でカウンタ回路６は更にカウントを行い、出力信号Ｓ１０３は“Ｈ”へと変化する。そのため選択回路５は、遅延クロックＳ１０２を選択してシステムクロックＳ１０４として出力する。よって、タイミングｔ７の時点では、システムクロックＳ１０４は“Ｈ”を継続するが、タイミングｔ８，ｔ１０ではシステムクロックは変化せず、タイミングｔ９で“Ｌ”へと遷移し、タイミングｔ１１で“Ｈ”へと遷移する。

タイミングｔ１１では、同時に、カウンタ回路６は更にカウントを行うが、出力信号Ｓ１０３は“Ｈ”を継続するため、選択回路５は遅延クロックＳ１０２を選択してシステムクロックＳ１０４として出力する。よって、タイミングｔ１３で“Ｌ”へと遷移し、タイミングｔ１５で“Ｈ”へと遷移する。

タイミングｔ１５では、同時に、カウンタ回路６は更にカウントを行い、出力は“Ｌ”へと変化する。そのため選択回路５は、ソースクロックＳ１０１を選択してシステムクロックＳ１０４として出力する。よって、タイミングｔ１５の時点では、システムクロックＳ１０４は“Ｈ”を継続するが、タイミングｔ１６でシステムクロックは“Ｌ”へと遷移し、タイミングｔ１８で“Ｈ”へと遷移しタイミングｔ２と同じ状態となる。

ここで、システムクロックＳ１０４の立ち上がりエッジの発生する時間だけに着目すると、タイミングｔ２，ｔ６，ｔ１１，ｔ１５，ｔ１８となり、システムクロックＳ１０４の遷移周期は、各々、Ｔ，（Ｔ＋ｄ），Ｔ，（Ｔ−ｄ）と変化する。

システムクロックＳ１０４の変化に伴う高調波の基本周期は４Ｔとなり、基底周波数は“ｆ０／４”となるが、遷移周期に（Ｔ＋ｄ）、（Ｔ−ｄ）が含まれているため、ｆ０の高調波に含まれるｎ次成分（ｎｆ０＝４ｎ・ｆ０／４）は相殺でき低減される。

図３は従来例として示した図１０のｎ次の高調波成分とこの（実施の形態１）の場合の高調波成分との高調波のレベルを比較したもので、規定時間ｄが２ナノ秒の場合と０ナノ秒の２つを表示している。ソースクロックＳ１０１の周波数ｆ０は１０ＭＨｚ（Ｔ＝１０ナノ秒）である。

（実施の形態１）の規定時間ｄが２ナノ秒の場合によると、電流Ｉの高調波成分を低減できて、電磁波障害の少ない半導体装置を実現できることがわかる。
なお、図１ではカウンタ回路６を２段のカウンタとしたがカウンタの段数を増加することにより、図４のように、更に高調波成分の低減を期待できる。図４は規定時間ｄが０ナノ秒の場合と、規定時間ｄが２ナノ秒で２段カウンタでの場合と、規定時間ｄが２ナノ秒で３段カウンタでの場合との３つを表示している。ソースクロックＳ１０１の周波数ｆ０は１０ＭＨｚ（Ｔ＝１００ナノ秒）である。

（実施の形態２）
図５は本発明の（実施の形態２）を示す。
図５は図１に示したカウンタ回路６の別の例を示しており、（実施の形態１）の半導体装置の発振回路２と遅延回路３と選択回路５と内部回路４は（実施の形態１）と同じである。

図５において、カウンタ回路６は、初期化信号Ｓ１２９により初期値は最下位ビットのみが“１”で他のビットが“０”とされることを特徴とする。
フリップフロップ２９は、カウンタ回路６が出力するオーバーフロー信号が入力され、システムクロックＳ１０４をクロックとしている。

このように構成された（実施の形態２）の半導体装置について、その動作を以下に説明する。
周波数ｆ０、周期ＴのソースクロックＳ１０１は、遅延回路３により規定時間遅延した遅延クロックＳ１０２を発生する。選択回路５はカウンタ回路２６の出力信号Ｓ１２３により、ソースクロックＳ１０１もしくは遅延クロックＳ１０２をシステムクロックＳ１０４として内部回路６へ出力する。

カウンタ回路６は遅延クロックＳ１０２を計測している。ここで、カウンタ回路２６が２^ｎ−２個のクロックを計測した場合より、説明を開始する。
カウンタ回路６の初期値は“１”であり、その後、遅延クロックを２^ｎ−２個計測しているため、カウンタ回路の内部レジスタは、２^ｎ−２となっている。

遅延クロックＳ１０２により、カウンタ回路６は更にカウント数を加算し、内部カウンタの値が２^ｎとなり、オーバーフロー信号を発生する。
次に、システムクロックＳ１０４の動作により、オーバーフロー信号はフリップフロップ１９より出力される。

この構成によれば、カウンタ回路を半導体装置内のタイマ回路と共有でき、かつ加算回路を必要としない。またタイマカウンタの出力は、前記フリップフロップ２９によりシステムクロックに同期して動作するため、正確にシステムクロックをカウントできタイマ回路本来の動作を損なわない。

よって、回路規模の増大を更に抑制し、電磁波障害の少ない半導体装置が得られる。
（実施の形態３）
図６と図８は本発明の（実施の形態３）を示す。

図６は図１に示した遅延回路３の別の例を示しており、（実施の形態３）の半導体装置の発振回路２とカウンタ回路６と選択回路５と内部回路４は（実施の形態１）と同じである。図８はその信号波形図である。

３３ａ，３３ｂは第１，第２の遅延回路で、遅延値が規定時間ｄ１の第１の遅延回路３３ａにはソースクロックＳ１０１が入力され、第１の遅延回路３３ａの出力に発生する遅延クロックＳ１３２ａは遅延値が規定時間ｄ２の第２の遅延回路３３ｂを介して遅延クロックＳ１３２ｂとして出力される。

３４は遅延クロック選択回路で、入力に遅延クロックＳ１３２ａ，Ｓ１３２ｂが入力され、選択信号Ｓ１３６により遅延クロックＳ１３２ａ，Ｓ１３２ｂのいずれかを選択して遅延クロックＳ１３２として出力する。

カウンタ回路６は遅延クロックＳ１３２ｂを計数して出力信号Ｓ１０３を出力する。選択回路５は出力信号Ｓ１０３に基づいて遅延クロックＳ１３２またはソースクロックＳ１０１の何れかをシステムクロックＳ１０４として出力する。

（実施の形態３）の半導体装置について、その動作を以下に説明する。
先ず、選択信号Ｓ１３６により、遅延クロックＳ１３２ａが選択された場合を説明する。

遅延クロックＳ１３２ａは第１の遅延回路３３ａにより、ソースクロックＳ１０１を規定遅延時間ｄ１だけ遅延したクロックで、ここでは遅延クロックＳ１３２として遅延クロックＳ１３２ａが出力される。

選択回路５には、ソースクロックＳ１０１と遅延クロックＳ１３２ａが入力される。
システムクロックＳ１０４の変化に伴う高調波の基本周期は４Ｔであり、システムクロックＳ１０４の遷移周期は、各々、Ｔ、Ｔ＋ｄ１、Ｔ、Ｔ−ｄ１と変化する。

ここで、内部回路４はシステムクロックの立ち上がりタイミングにのみ動作を行い、各立ち上がりタイミングに動作する回路規模が同じであると仮定すると、各タイミングで流れる電流Ｉ０（ｔ）は下記の第１式で与えられ、半導体装置全体で消費される電流Ｉ（ｔ）は第２式で与えられる。

Ｉ０（ｔ）＝ΣＡｎｓｉｎ（２ｎπ・ｔ／４Ｔ）・・・・・・・第１式

Ｉ（ｔ）＝Ｉ０（ｔ）＋Ｉ０（ｔ＋Ｔ）＋Ｉ０（ｔ＋２Ｔ＋ｄ１）＋Ｉ０（ｔ＋３Ｔ＋ｄ１）
＝ΣＡｎ{ｓｉｎ（２ｎπ・ｔ／４Ｔ）＋ｓｉｎ（２ｎπ・（ｔ＋Ｔ）／４Ｔ）＋ｓｉｎ（２ｎπ・（ｔ＋２Ｔ＋ｄ１）／４Ｔ）＋ｓｉｎ（２ｎπ・（ｔ＋３Ｔ＋ｄ１）／４Ｔ）}
＝ΣＡｎ[{ｓｉｎ（０）＋ｓｉｎ（２ｎπ／４）＋ｓｉｎ（２ｎπ・（２Ｔ＋ｄ１）／４Ｔ）＋ｓｉｎ（２ｎπ・（３Ｔ＋ｄ１）／４Ｔ）}ｃｏｓ（２ｎπ・ｔ／４Ｔ）＋{ｃｏｓ（０）＋ｃｏｓ（２ｎπ／４）＋ｃｏｓ（２ｎπ・（２Ｔ＋ｄ１）／４Ｔ）＋ｃｏｓ（２ｎπ・（３Ｔ＋ｄ１）／４Ｔ）}ｓｉｎ（２ｎπ・ｔ／４Ｔ）]
＝ΣＡｎ√[{ｓｉｎ（０）＋ｓｉｎ（２ｎπ／４）＋ｓｉｎ（２ｎπ・（２Ｔ＋ｄ１）／４Ｔ）＋ｓｉｎ（２ｎπ・（３Ｔ＋ｄ１）／４Ｔ）}^２＋{ｃｏｓ（０）＋ｃｏｓ（２ｎπ／４）＋ｃｏｓ（２ｎπ・（２Ｔ＋ｄ１）／４Ｔ）＋ｃｏｓ（２ｎπ・（３Ｔ＋ｄ１）／４Ｔ）}^２]・ｓｉｎ（２ｎπ・ｔ／４Ｔ＋θ）・・・・・・・第２式
ここで、第２式を用いて規定遅延時間ｄ１変化させた際の、高周波スペクトラムの変化を図８に示す。図８は規定時間ｄが０ナノ秒の場合と、規定時間ｄが２ナノ秒の場合と、規定時間ｄが３ナノ秒の場合との３つを表示している。ソースクロックＳ１０１の周波数ｆ０は１０ＭＨｚ（Ｔ＝１００ナノ秒）である。

このように、本発明の（実施の形態３）の半導体装置では、遅延回路の遅延値を複数用意し、遅延値により異なる、高周波の低減効果を選択することを可能にし、特定周波数帯域の高調波ノイズを低減することができ、電磁波障害の少ない半導体装置が得られる。

なお、図６ではソースクロックＳ１０１よりも規定時間ｄ１だけ遅れた遅延クロックＳ１３２ａと、ソースクロックＳ１０１よりも規定時間（ｄ１＋ｄ２）だけ遅れた遅延クロックＳ１３２ｂとを得るのに、第１，第２の遅延回路３３ａ，３３ｂを直列に接続して構成したが、これは、図７に示すように、規定時間ｄ１の第１の遅延回路３３ａの入力と規定時間（ｄ１＋ｄ２）の第２の遅延回路３３ｂの入力とに、共にソースクロックＳ１０１を入力するように構成しても同様である。ここでは、遅延クロック選択回路３４は第１，第２の遅延回路３３ａ，３３ｂの出力の何れかの遅延クロックを選択信号Ｓ１３６に基づいて選択して出力しており、選択回路５は遅延クロック選択回路３４の出力に発生したクロックとソースクロックＳ１０１の何れかのクロックを、カウンタ回路６の出力信号Ｓ１０３Ｉ基づいて選択して出力している。なお、カウンタ回路６は遅延クロック選択回路３４の出力に発生したクロックを計数している。

（実施の形態４）
この実施の形態は、（実施の形態３）の半導体装置における最適な遅延値を決定することができるコンパイラ装置あって、半導体装置から発生される高調波ノイズの回避したい周波数を入力するフェイズと、前記周波数より最適な遅延値を算出するフェイズを有し、算出された遅延値より、半導体装置の遅延クロック選択回路３４への選択信号Ｓ１３６を決定するフェイズを有している。
具体的には、図９に示すように、コンパイル開始前の初期化情報入力画面で、半導体装置から発生される高調波ノイズの回避したい周波数を入力する（フェイズＦ１）。

その後、前記第２式を用いて最適な遅延値を算出する（フェイズＦ２）。
最後に、コンパイル結果と共に、半導体装置１の内部に設けられていて前記第１，第２の遅延回路３３ａ，３３ｂの遅延値を決定するレジスタに、算出された遅延値を設定する（フェイズＦ３）。

本発明はシステムクロック信号に同期して動作を行う内部回路を備えた各種の半導体装置に利用できる。

本発明の（実施の形態１）に係る半導体装置の構成図同実施の形態の信号波形図同実施の形態の電流スペクトラム波形図同実施の形態の電流スペクトラム波形図本発明の（実施の形態２）に係る半導体装置の構成図本発明の（実施の形態３）に係る半導体装置の構成図同実施の形態の別の構成図同実施の形態の電流スペクトラム波形図本発明の（実施の形態４）に係るコンパイラ装置を示すフローチャート図従来の半導体装置の構成を示す図従来の半導体装置の電流波形図従来の半導体装置の電流スペクトラム波形図

符号の説明

１半導体装置
２発振回路
３遅延回路
４内部回路
５選択回路
６カウンタ回路
３３ａ，３３ｂ第１，第２の遅延回路
３４遅延クロック選択回路

Claims

発振器または発振子が接続されソースクロックを出力する発振回路と、
システムクロックに同期して動作を行う内部回路と、
前記発振回路より出力されるソースクロックを規定時間遅延された遅延クロックを発生する遅延回路と、
前記遅延クロックを計測するカウンタ回路と、
前記カウンタ回路の値によりソースクロックと遅延クロックを選択し前記内部回路へシステムクロックを出力する選択回路と
を備えた半導体装置。
前記カウンタ回路の初期値は最下位ビットのみが“１”で他のビットが“０”である
請求項１記載の半導体装置。
発振器または発振子が接続されソースクロックを出力する発振回路と、
システムクロックに同期して動作を行う内部回路と、
前記発振回路より出力されるソースクロックを規定時間遅延した第一の遅延クロックを発生する第一の遅延回路と、
前記発振回路より出力されるソースクロックを第一の遅延クロックよりも遅延された第二の遅延クロックを発生する第二の遅延回路と、
前記第一の遅延クロックまたは第二の遅延クロックを選択し遅延クロックとして出力する遅延クロック選択回路と、
前記遅延クロック選択回路の出力クロックを計測するカウンタ回路と、
前記カウンタ回路の値によりソースクロックまたは遅延クロックを選択し前記内部回路へシステムクロックを出力する選択回路と
を備えた半導体装置。
発振器または発振子が接続されソースクロックを出力する発振回路と、
システムクロックに同期して動作を行う内部回路と、
前記発振回路より出力されるソースクロックを規定時間遅延した第一の遅延クロックを発生する第一の遅延回路と、
第一の遅延クロックを規定時間遅延した第二の遅延クロックを発生する第二の遅延回路と、
前記第一の遅延クロックまたは第二の遅延クロックを選択して出力する遅延クロック選択回路と、
前記第二の遅延クロックを計測するカウンタ回路と、
前記カウンタ回路の値によりソースクロックと前記遅延クロック選択回路の出力クロックを選択して前記内部回路へシステムクロックを出力する選択回路と
を備えた半導体装置。
半導体装置から発生される高調波ノイズの回避したい周波数を入力するフェイズと、
前記周波数より最適な遅延値を算出するフェイズと
算出された遅延値より請求項３または請求項４の前記選択回路より出力される遅延クロックの値を決定するフェイズと
を有する
半導体装置のコンパイラ装置。