JP2006032973A - 磁気メモリセルおよびその製造方法ならびに磁気メモリセルアレイ - Google Patents

Abstract

【課題】 より小さな書込電流であっても効率的な書き込み動作が可能な磁気メモリセルを提供する。
【解決手段】 本発明の磁気メモリセルは、基体上に、第１の階層において第１の方向へ延在するように設けられたビット線２０と、第１の階層とは異なる第２の階層において第１の方向と直交する第２の方向へ延在するように設けられたワード線１０と、ビット線２０とワード線１０との交差点において第１の階層と第２の階層との間に設けられた磁気トンネル接合素子とを備える。ビット線２０およびワード線１０は、いずれも１０ｎｍ以上１００ｎｍ未満の厚みを有する。よって、ワード線１０およびビット線２０に対して比較的小さな書込電流を流した場合であっても、フリー層５７の磁化反転に要する磁界を十分に得ることができる。このため、さらなる微小化が実現可能となる。
【選択図】 図１

Description

本発明は、磁気トンネル接合素子を備えた磁気メモリセルおよびその製造方法ならびに磁気メモリセルアレイに関する。

従来より、コンピュータやモバイル通信機器などの情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの揮発性メモリが使用されている。これらの揮発性メモリは、常に電流を供給しておかなければ全ての情報が失われる。そのため、状況を記憶する手段としての不揮発性メモリ（例えば、フラッシュＥＥＰＲＯＭなど）を別途設ける必要がある。この不揮発性メモリに対しては処理の高速化が強く求められていることから、近年、不揮発性メモリとして磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memry）が注目されてきている。

ＭＲＡＭは、磁気抵抗効果素子を備えた磁気メモリセルがマトリクス状に配列されたアレイ構造をなすものである。磁気抵抗効果素子としては、より大きな抵抗変化率の得られる磁気トンネル接合（ＭＴＪ；magnetic tunnel junction）素子が好適である。このＭＴＪ素子は、トンネルバリア層によって隔てられた２つの強磁性層（磁化方向が印加磁界に応じて変化する磁化自由層および磁化方向が磁化容易軸（結晶異方性が現れる軸）に沿って平行をなすように恒久的に固着された磁化固着層）を有している。なお、磁化自由層は自由に回転可能な磁化方向を有するものであるが、結晶磁気異方性を示す磁化容易軸に沿って磁化方向が揃うことによりエネルギー的に安定する。トンネルバリア層は、絶縁材料からなる薄膜であり、量子力学に基づくトンネル効果によって電荷キャリア（一般的には電子）が透過できる程度の厚みをなしている。電荷キャリアが透過する確率は、２つの強磁性層の磁化方向と関連した電子スピン方向に依存するので、電圧を印加した状態において上記の磁化方向が変化すると、トンネル電流も変化することとなる。トンネル電流の大きさは、アップスピンとダウンスピンとの比によって左右される。

したがって、ある基準状態からのトンネル電流の変化を検出することにより、磁化自由層および磁化固着層における相対的な磁化方向の関係が判定できる。具体的には、磁化自由層および磁化固着層の磁化方向が互いに逆平行をなすときにトンネル電流は最小（接合抵抗は最大）となり、互いに平行をなすときにトンネル電流は最大（接合抵抗は最小）となるので、この関係を利用する。

一般的なＭＲＡＭでは、第１の階層において互いに平行に並んだ複数の第１の導線（例えばワード線）と、第１の階層とは異なる第２の階層において複数の第１の導線と直交するように互いに平行に並んだ複数の第２の導線（ビット線）とを備え、それらの交差点にＭＴＪ素子を配置するように構成されている。さらに、もう１つの別の電流線が存在する場合もある。ここで、ワード線およびビット線の双方に電流が流れると、磁化自由層の磁化方向が反転し、ＭＴＪ素子にデータが上書きされる。これに対して一方の電流線のみに電流が流れた場合には、ＭＴＪ素子の抵抗値が検出され、そのＭＴＪ素子に記憶されたデータが読み出されることとなる。

このようなＭＴＪ素子については、例えばGallagher等が開示している（特許文献１参照）。Gallagher等は、積層面内方向に磁化方向が固定された磁化固着層と、この磁化固着層の磁化方向と相対的に変化する磁化方向を有する磁化自由層と、これら磁化自由層と磁化固着層との間に設けられたトンネルバリア層とを有するＭＴＪ素子に関して開示している。
米国特許第５６５０９５８号明細書

また、Parkin等は、互いに逆平行となる磁化方向を示す２つの強磁性層と、その間に設けられたスペーサ層とを有する３層構造の磁化自由層を備えたＭＴＪ素子について開示している（特許文献２参照）。この磁化自由層では、スペーサ層によって２つの強磁性層間の交換結合が防止される一方で、直接双極子カップリングが形成されるようになっている。さらに、書込動作の際には、このフリー層は閉じた磁束ループを形成し、２つの強磁性層はそれぞれの磁化方向を同時に反転させるようになっている。
米国特許第６１６６９４８号明細書

ところで、電力消費量およびデバイス密度の観点において、ＭＴＪ素子を備えたＭＲＡＭがＤＲＡＭなどの他のメモリデバイスに対する競争相手となるためには、ＭＴＪ素子の小型化（サブミクロンの寸法を有すること）が必須である。例えば上記の特許文献２においても、Parkin等は１０〜１００メガビット（Ｍｂｉｔ）の容量を有するＤＲＡＭと競合するにはサブミクロンの寸法が必要であることに関して触れている。Parkin等は、さらに、そのような微小な寸法が超常磁性と関連することについても述べている。超常磁性とは、強磁性体における自発的な熱揺らぎであり、それ自体の寸法があまりにも小さすぎるために十分な磁気異方性が得られないことに起因するものである。なお、所定の磁化方向を維持するためにはかなりの大きさの磁気異方性が必要である。微小な領域に形成された磁気メモリセルにおいて上記のような望ましくない熱揺らぎを克服するためには、各磁性層の厚みを大きくする必要がある。しかしながら、厚みを大きくすることによってスイッチングに要する磁場の大きさも増加してしまう。そのため、熱安定性を高めたＭＲＡＭにおいては、ＭＴＪ素子における磁化自由層の磁化方向の反転を行うために大きな電流が必要となる。

また、ＭＴＪ素子が磁化方向を維持し、かつ、たとえ書込電流が零であっても有効にデータを記憶することができるようにするには、ある程度の異方性が必要である。磁気メモリセルが微小化し続けるなか、ＭＴＪ素子の構成材料が結晶異方性を持たない場合には、様々な形状（例えば矩形や菱形、あるいは楕円など）にパターニングすることにより、ある程度の磁気異方性を確保しようとする努力がなされている。しかしながら、このように形状異方性を発現させることよって固有の問題が生じる。特に面倒な問題としては、形状異方性の存在によって磁化自由層内部に不均一かつ制御困難な端部磁界が発生することが挙げられる。磁気メモリセルの寸法が微小化するのに伴い、このような端部磁界は、ＭＴＪ素子中心部の磁化よりも重要となり、記録データの書き込みおよび読み出しに悪影響を及ぼす。このように、形状異方性が十分に大きくなると、超常磁性による不利益を低減することができる反面、データ書き込みの際の磁化反転に要する書き込み電流の増加という不都合も生じてしまう。

上記の問題を解決する１つの方法は、低電流によって生じる磁束を集中させるようなメカニズムを提供することである。このような試みは、例えばDurlam等によってなされている（特許文献３参照）。Durlam等は、ＮｉＦｅなどの軟磁性層を電流線の周囲に形成することで磁束が集中するような機構について開示している。
米国特許第６２１１０９０号明細書

またNakao等は、これとは異なる２つの方法を提案している（特許文献４参照）。１つは、スピン偏極した伝導電子が高い割合で生じる材料によりピンド層を形成する方法であり、もう１つは、ＭＴＪ素子における磁化反転の発生を補助するための磁気シールドによって形成されるオフセット磁界を利用する方法である。
米国特許第６５０９６２１号明細書

さらに、Sekiguchi等によって他の方法が提案されている（特許文献５参照）。Sekiguchi等は、積層面に垂直な磁化容易軸を有する磁化自由層を形成すると共に、ワード線およびビット線を同じ階層に形成するようにしている。
米国特許第６６１１４５５号明細書

しかしながら、最近では、ＭＲＡＭのさらなる高集積化が進んでいることから、各磁気メモリセルにおける消費電力量の低減および寸法の微小化に対する要求がさらに厳しいものとなっている。すなわち、書込電流の低減を図りつつも、磁化自由層における磁化反転を行うのに十分な電流磁界を得ることが求められている。

本発明はかかる問題に鑑みてなされたもので、その目的は、より小さな書込電流であっても効率的な書き込み動作が可能であり、微小化に対応可能な磁気メモリセルおよびその製造方法を提供することにある。さらに、そのような磁気メモリセルを備え、より高集積化に好適な磁気メモリセルアレイを提供することにある。

本発明の磁気メモリセルは、基体上に、第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線と、第１の階層とは異なる第２の階層において第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線と、ビット線とワード線との交差点における第１の階層と第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子とを備えるようにしたものである。

本発明の第１の磁気メモリセルアレイは、複数のアクセス用トランジスタを有する基体上に、第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性の複数のビット線と、第１の階層とは異なる第２の階層において第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性の複数のワード線と、複数のビット線のうちの１つと一方の面において接触し、かつ、複数のワード線のうちの１つと他方の面において接触するように第１の階層と第２の階層との間にそれぞれ設けられた複数の磁気トンネル接合素子と、複数のワード線と複数のアクセス用トランジスタとを接続する複数の接続層とを備えるようにしたものである。

本発明の第２の磁気メモリセルアレイは、複数のアクセス用トランジスタを有する基体上に、第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性の複数のビット線と、第１の階層とは異なる第２の階層において第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性の複数のワード線と、複数のビット線のうちの１つと一方の面において接触し、かつ、複数のワード線とは絶縁されるように第１の階層と第２の階層との間にそれぞれ設けられた複数の磁気トンネル接合素子と、複数の磁気トンネル接合素子の各々における他方の面と接触し、複数のワード線とは絶縁された複数の電極線と、複数の電極線と複数のアクセス用トランジスタとを接続する複数の接続層とを備えるようにしたものである。

本発明の磁気メモリセルならびに第１および第２の磁気メモリセルアレイでは、第１の階層において第１の方向へ延在するように設けられたビット線と、第１の階層とは異なる第２の階層において第１の方向と直交する第２の方向へ延在するように設けられたワード線との間に磁気トンネル接合素子が配設され、ビット線およびワード線がそれぞれ１０ｎｍ以上１００ｎｍ未満の厚みを有するようにしたので、比較的小さな書込電流をワード線およびビット線にそれぞれ流した場合であっても、磁化反転に要する磁界が十分に確保される。

本発明の磁気メモリセルならびに第１および第２の磁気メモリセルアレイでは、磁気トンネル接合素子が、シード層と、反強磁性ピンニング層と、互いに逆平行をなす等価な磁気モーメントを有する第１および第２ピンド層ならびに第１および第２ピンド層の間に設けられた結合層を含むシンセティックピンド層と、トンネルバリア層と、強磁性フリー層と、キャップ層とが順に積層されたものとするとよい。ここで、ビット線の延在方向と平行または直交する方向に第１および第２ピンド層の磁気異方性が発現するように構成するとよい。

本発明の第１の磁気メモリセルの製造方法は、平坦面を有する基体を用意する工程と、基体上に、導電材料を用いて１０ｎｍ以上１００ｎｍ未満の厚みを有する第１の導電層を形成する工程と、第１の導電層の全体を覆うように第１のフォトレジスト層を形成する工程と、第１のフォトレジスト層をパターニングすることにより３００ｎｍ以上５００ｎｍ以下の幅を有する帯状の第１のレジストパターンを形成する工程と、第１のレジストパターンをエッチングマスクとして利用して第１の導電層を選択的にエッチングすることにより、第１のレジストパターンと同等の形状をなすビット線を形成する工程と、ビット線を取り囲むように、第１の導電層がエッチングされた領域の基体上に第１の絶縁層を充填する工程と、第１のレジストパターンをリフトオフすることにより第１の絶縁層と共に共平面をなすビット線を露出させる工程と、ビット線の上面と接するように磁気トンネル接合素子を形成する工程と、磁気トンネル接合素子の周囲を取り囲むと共に、磁気トンネル接合素子の上面と共平面を形成するように第２の絶縁層を形成する工程とを含むようにしたものである。

本発明の第２の磁気メモリセルの製造方法は、平坦面を有する基体を用意する工程と、基体上に、導電材料を用いて１０ｎｍ以上１００ｎｍ未満の厚みを有する第１の導電層を形成する工程と、第１の導電層の全体を覆うように第１のフォトレジスト層を形成する工程と、第１のフォトレジスト層をパターニングすることにより３００ｎｍ以上５００ｎｍ以下の幅を有する帯状の第１のレジストパターンを形成する工程と、第１のレジストパターンをエッチングマスクとして利用し第１の導電層を選択的にエッチングすることにより、第１のレジストパターンと同等の形状をなすビット線を形成する工程と、ビット線を取り囲むように、第１の導電層がエッチングされた領域の基体上に第１の絶縁層を充填する工程と、第１のレジストパターンをリフトオフすることにより第１の絶縁層と共に共平面をなすビット線を露出させる工程と、ビット線の上面と接するように磁気トンネル接合素子を形成する工程と、磁気トンネル接合素子の上面と接するように電極線を形成する工程と、電極線を覆うように第２の絶縁層を形成する工程とを含むようにしたものである。

本発明の第１および第２の磁気メモリセルの製造方法では、導電材料からなる１０ｎｍ以上１００ｎｍ未満の厚みを有する第１の導電層を選択的にエッチングすることにより、第１のレジストパターンと同等の形状をなすビット線を形成する工程を含むようにしたので、比較的小さな書込電流をビット線に流した場合であっても磁化反転に要する磁界が十分に確保される磁気メモリセルを容易に得ることができる。さらに、ＣＭＰなどの研磨処理が不要であるので、ビット線の厚みのばらつきが発生しにくい。

本発明の第１の磁気メモリセルの製造方法では、磁気トンネル接合素子の上面と接するように、導電材料を用いて１０ｎｍ以上１００ｎｍ未満の厚みを有する第２の導電層を形成する工程と、第２の導電層の全体を覆うように第２のフォトレジスト層を形成する工程と、第２のフォトレジスト層をパターニングすることにより３００ｎｍ以上５００ｎｍ以下の幅を有する帯状の第２のレジストパターンを形成する工程と、第２のレジストパターンをエッチングマスクとして利用して第２の導電層を選択的にエッチングすることにより、第２のレジストパターンと同等の形状をなすワード線を形成する工程と、ワード線を取り囲むように、第２の導電層がエッチングされた領域の基体上に第３の絶縁層を充填する工程と、第２のレジストパターンをリフトオフすることにより第３の絶縁層と共に共平面をなすワード線を露出させる工程とをさらに含むようにすることが望ましい。

本発明の第２の磁気メモリセルの製造方法では、第２の絶縁層の上に、導電材料を用いて１０ｎｍ以上１００ｎｍ未満の厚みを有する第２の導電層を形成する工程と、第２の導電層の全体を覆うように第２のフォトレジスト層を形成する工程と、第２のフォトレジスト層をパターニングすることにより３００ｎｍ以上５００ｎｍ以下の幅を有する帯状の第２のレジストパターンを形成する工程と、第２のレジストパターンをエッチングマスクとして利用して第２の導電層を選択的にエッチングすることにより第２のレジストパターンと同等の形状をなすワード線を形成する工程と、ワード線を取り囲むように、第２の導電層がエッチングされた領域の基体上に第３の絶縁層を充填する工程とをさらに含むようにすることが望ましい。

本発明の磁気メモリセルならびに第１および第２の磁気メモリセルアレイによれば、磁気トンネル接合素子を挟んで互いに異なる階層に設けられたワード線およびビット線がそれぞれ１０ｎｍ以上１００ｎｍ未満という厚みを有するように構成したので、ワード線およびビット線に対して比較的小さな書込電流を流した場合であっても、磁気トンネル接合素子の磁化反転に要する十分な磁界を得ることができる。このため、消費電力量を低減しつつ効率的な書き込み動作を行うことができ、さらなる微小化が実現可能となる。したがって、さらなる高集積化に好適なものとなる。特に、第１および第２の磁気メモリセルアレイによれば、書込電流の均一化を図ることができ、全体に亘ってばらつきの少ない書込特性を得ることができる。

本発明の第１および第２の磁気メモリセルの製造方法によれば、第１の導電層を選択的にエッチングすることにより１０ｎｍ以上１００ｎｍ未満の厚みを有するビット線を形成するようにしたので、ビット線に流れる書込電流が比較的小さくとも十分な反転磁界が生じる磁気メモリセルを容易に得ることができる。このため、消費電力量を低減しつつ効率的な書き込み動作を行うことができ、さらなる微小化が実現可能となる。その上、パターニングされたビット線の厚みが極めて薄いことから、ＣＭＰなどの平坦化処理が不要となり、ビット線の厚みのばらつきによる特性変動が小さな磁気メモリセルを容易に得ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

まず、図１および図２を参照して、本発明の一実施の形態としての磁気メモリセルアレイの構造について説明する。図１は、複数の磁気メモリセルが配設されてなる磁気メモリセルアレイにおける断面構成の一部を示した概略図である。図２は、任意の磁気メモリセルの断面構成を拡大して示したものである。なお、図１および図２における最上部の輪郭線は、実際の磁気メモリセルアレイの表面を表すものではなく、途中で省略していることを表している。

図１および図２に示した本実施の形態の磁気メモリセルは、全体としてマトリクス状をなすように、互いに直交するように延在する複数のビット線２０および複数のワード線１０と、それらの各交差点に配置された複数のＭＴＪ素子５０とを備えたものである。ここで、複数のビット線２０は、第１の階層において互いに平行をなすようにＸ軸方向へ延在すると共にＹ軸方向へ配列されて複数の行を形成している。一方の複数のワード線１０は、第１の階層とは異なる第２の階層において互いに平行をなすようにＺ軸方向へ延在すると共にすると共にＸ軸方向へ配列されて複数の列を形成している。したがって、ここでいう交差点とは、水平面（ＸＺ平面）において交差する点を意味し、厚み方向（Ｙ軸方向）においては分離された状態を表している。

各ＭＴＪ素子５０は、各交差点においてビット線２０とワード線１０との間に厚み方向（Ｙ軸方向）に挟まれるように配置されている。さらに、ＭＴＪ素子５０とワード線１０との間には、電極線５９が設けられている。したがって、ビット線２０の上面とＭＴＪ素子５０の下面とが接すると共に、ＭＴＪ素子５０の上面と電極線５９の下面とが接するように構成されている。電極線５９は、絶縁層１５ＡによってＭＴＪ素子５０以外の部分において電気的に分離されている。さらに絶縁層１５Ｂによってワード線１０とも電気的に分離されている。電極線５９の一部は接続線６０によって、磁気メモリセルの論理状態（logic state）を決定するためのアクセス用トランジスタ（図示せず）と接続されている。ここで、ビット線２０は下部電極として機能し、電極線５９は上部電極としてそれぞれ機能することにより、ＭＴＪ素子５０に対して積層面と直交する方向（Ｙ軸方向）にセンス電流が流れるようになっている。

なお、図１では、同一のビット線２０を共用する２つのＭＴＪ素子５０が別々の電極線５９と接続されている様子を示している。各電極線５９は、それぞれ異なる接続層６０を介して個別にアクセス用トランジスタ（図示せず）と接続されている。

ビット線２０は、さらにワード線１０と共に、ＭＴＪ素子５０に対する情報書き込みを行う際（具体的には、ＭＴＪ素子５０におけるフリー層（後出）の磁化方向反転を行う際）に利用される。ワード線１０およびビット線２０は絶縁層１５Ａ，１５Ｂによって互いに絶縁されている。ワード線１０およびビット線２０は、いずれも、厚み（Ｙ軸方向の寸法）ｔが１０ｎｍ以上１００ｎｍ未満であり、幅ｗが３００ｎｍ以上５００ｎｍ以下である。

一方、従来の磁気メモリセルでは、ワード線およびビット線は、厚みおよび幅の双方が３００ｎｍ〜５００ｎｍ程度であった。すなわち、従来のワード線およびビット線におけるアスペクト比（厚みｔに対する幅ｗの比）は、ほぼ１であった。この場合、アンペアの法則によれば、電流Ｉを流したときの磁界Ｈｓが、Ｈｓ＝π・Ｉ／ｗという式に従う。これに対し、本実施の形態では、ワード線１０およびビット線２０における厚みｔを、その幅寸法に対して極めて薄くすることにより（すなわち、ｗ＞＞ｔとすることにより）、電流Ｉと磁界Ｈｓとの関係をＨｓ＝２π・Ｉ／ｗとすることができる。したがって、ワード線１０およびビット線２０の表面における磁界Ｈｓを従来よりも増大させることができる。ＭＴＪ素子５０はワード線１０およびビット線２０の表面と近接して配置されているので、磁界Ｈｓの増大による十分な利益がもたらされる。

ワード線１０およびビット線２０は、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅金合金（ＣｕＡｕ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）のうちのいずれか１種を構成材料とする単層体またはそれらの積層体（例えばＮｉＣｒ／Ｃｕなど）である。

ＭＴＪ素子５０は、全体として２０．０ｎｍ以上４０．０ｎｍ以下の厚みをなしており、水平断面（ＸＺ平面）における寸法は、例えば０．３μｍ〜０．７μｍ程度である。ＭＴＪ素子５０は、ビット線２０の上に、シード層５１と、反強磁性ピンニング層５２と、第２ピンド層５３と、結合層５４と、第１ピンド層５５と、トンネルバリア層５６と、フリー層５７と、キャップ層５８とが順に積層されたものである。ここで、第２ピンド層５３、結合層５４および第１ピンド層５５をまとめてシンセティックピンド層（ＳｙＡＰ層）という。フリー層５７は単層構造であってもよいし、積層構造であってもよい。ＭＴＪ素子５０の上に設けられた電極線５９は、読み出し動作の際に使用されるものである。ワード線１０は電極線５９と電気的に分離されている。

ビット線２０の上に形成されたシード層５１は、その上に形成されるＭＴＪ素子５０の他の層の結晶性を改善し高品質化を促進するものである。シード層５１は、例えばＮｉＣｒやニッケル鉄合金（ＮｉＦｅ）により構成され、０．５ｎｍ以上１０．０ｎｍ以下の厚みを有するものである。反強磁性ピンニング層５２は、第２ピンド層５３の磁化と第１ピンド層５５の磁化とが互いに逆平行の向きとなるようにそれらを固着するものである。第１ピンド層５５および第２ピンド層５３は、例えばコバルト鉄合金（ＣｏＦｅ）やニッケル鉄合金（ＮｉＦｅ）により構成され、ネット磁気モーメントがほぼ零となるように０．５ｎｍ以上１０．０ｎｍ以下の厚みを有するものである。結合層５４は、例えばロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）または銅からなり、第１ピンド層５５の磁気モーメントと第２ピンド層５３の磁気モーメントとの強力な結合を維持するのに適した厚みを有している。反強磁性ピンニング層５２は、例えば、白金マンガン合金（ＰｔＭｎ）、ニッケルマンガン合金（ＮｉＭｎ）、オスミウムマンガン合金（ＯｓＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、白金パラジウムマンガン合金（ＰｔＰｄＭｎ）、白金クロムマンガン合金（ＰｔＣｒＭｎ）または鉄マンガン合金（ＦｅＭｎ）により構成され、１０．０ｎｍ以上５０．０ｎｍ以下の厚みを有するものである。

第１ピンド層５５の上に設けられたトンネルバリア層５６は、０．７ｎｍ以上１．５ｎｍ以下の厚みを有する絶縁層であり、例えば単層のアルミニウム層やアルミニウム層とハフニウム層との２層構造を酸化処理したものである。フリー層５７は、例えば、０．５ｎｍ以上１０．０ｎｍ以下の厚みを有するＣｏＦｅ層やＮｉＦｅ層などからなる単層構造をなしている。あるいは、ロジウム、ルテニウム、クロムまたは銅などのスペーサ層と、このスペーサ層によって隔てられて互いに反強磁性結合した２つの強磁性層とを有する３層構造としてもよい。このような構造は、磁気異方性の発現する方向を、ビット線２０と平行または直交するように設定するにあたって有利である。フリー層５７の磁化容易軸は、例えばＸ軸方向である。キャップ層５８は、ルテニウムまたはタンタルからなる単層構造、あるいは、ルテニウム層とタンタル層との２層構造（Ｒｕ／Ｔａ）をなしており、例えば、０．５ｎｍ以上１０．０ｎｍ以下の厚みを有している。

ワード線１０と電極線５９との間隔は、より大きな電流磁界をフリー層５７へ印加するため、可能な限り小さくすることが望ましい。その間隔は、例えば、ワード線１０およびビット線２０の厚みよりも小さい。

このような構成の磁気メモリセルにおいては、書込動作の際にビット線２０にＸ方向の書込電流が流れ、ワード線１０にＺ方向の書込電流が流れる。ビット線２０に書込電流が流れると、右手の法則により、フリー層５７の磁化容易軸に沿った第１の電流磁界が生じる。一方、ビット線２０に書込電流が流れると、右手の法則により、フリー層５７の磁化困難軸に沿った第２の電流磁界が生じる。ある特定のビット線５４およびワード線４５に電流が流れると、その交差点にある特定のＭＴＪ素子５０におけるフリー層５７が、第１の電流磁界と第２の電流磁界との合成磁界により、特定の方向へ磁化される。このように磁化されたフリー層５７の磁化方向は、０または１の２値情報として対応づけられる。

次に、磁気メモリセルの製造方法について説明する。ここでは、図１および図２に加えて図３〜図７を参照して、主に、本実施の形態における磁気メモリセルのワード線１０およびビット線２０の形成方法について説明する。

図３に示したように、まず、平坦面を有する基体９０を用意し、この基体９０上に、所定の導電材料を用いて１０ｎｍ以上１００ｎｍ未満の厚みを有する導電層１００を形成する。具体的には、スパッタリング法、イオンビームデポジッション（ＩＢＤ：ion beam deposition）法または化学蒸着（ＣＶＤ：chemical vapor deposition）法を利用して行う。導電材料としては、例えば、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅金合金（ＣｕＡｕ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）などを用いる。導電層１００については、上記の導電材料のうちのいずれか１つを用いた単層体またはそれらの積層体となるように形成する。

次に、導電層１００の全体を覆うようにフォトレジスト層２００を形成し、これをパターニングする。こうすることにより、図４に示したようにＺ軸方向において３００ｎｍ以上５００ｎｍ以下の幅Ｗ１を有する帯状のレジストパターン２１０を形成する。

次いで図５に示したように、レジストパターン２１０をエッチングマスクとして利用し、イオンビームエッチング（ＩＢＥ）法や反応性イオンエッチング（ＲＩＥ）法によって導電層１００を選択的にエッチングする。こうすることにより、導電層１００のうち、レジストパターン２１０に覆われた部分のみが残るので、レジストパターン２１０と同等の形状をなすビット線２０を形成することができる。

さらに、図６に示したように、ビット線２０と同一階層においてこれを取り囲むように、導電層１００がエッチングされた領域の基体上に絶縁層２５０を充填したのち、レジストパターン２１０をリフトオフすることにより絶縁層２５０と共に共平面をなすビット線２０を露出させる。

以下、図７に示したように、ビット線２０の上面と接するようにＭＴＪ素子５０を形成したのち、これと同一階層においてＭＴＪ素子５０の周囲を取り囲むと共に、ＭＴＪ素子５０の上面と共平面を形成するように絶縁層１５Ａを形成する。さらに、ＭＴＪ素子５０の上面と接するように電極線５９を形成したのち、その電極層５９を覆うように絶縁層１５Ｂを形成する。こののち、上記したビット線２０と同様にして１０ｎｍ以上１００ｎｍ未満の厚みを有するワード線１０をＺ軸方向に延在するように形成する。最後に全体を覆うように絶縁層１５Ｃを形成したのち接続線６０（図７には示さず）を形成するなど所定の工程を経ることにより、磁気メモリセルの形成が完了する。なお、図３〜図７では、１つのビット線２０のみを示しているが、複数のレジストパターン２１０を同時に形成することにより、複数のビット線２０を一括して形成することも可能である。

このように、本実施の形態では、ビット線２０およびワード線１０の厚みをそれぞれ１０ｎｍ以上１００ｎｍ未満とし各々の幅寸法（３００ｎｍ以上５００ｎｍ以下）と比較して極めて薄くするようにしたので、ＣＭＰなどの平坦化処理を必要とせず、磁気メモリセルアレイ全体に亘って比較的均一な厚みのビット線２０およびワード線１０とすることができる。したがって、複数の磁気メモリセルに対して、比較的均一な書込電流磁界を付与することができる。

一方、仮にビット線２０やワード線１０の厚みを、その幅と同等程度に大きくすると、それらの上面の変動が大きくなってしまう。例えばその変動の大きな上面と接するようにそのままＭＴＪ素子５０を複数形成した場合には各ＭＴＪ素子５０間の厚みのばらつきが大きくなり、結果としてＭＴＪ素子５０の磁気特性における個体差が大きくなるので好ましくない。このような場合にはＭＴＪ素子５０を形成する面をＣＭＰ処理などによって事前に平坦化せざるを得ない。しかしながらＣＭＰ処理においては、研磨操作の十分な制御ができずに基準面に対する研磨面の傾きを生じたり、停止位置の判断が不適切であったりして、結果的にビット線２０やワード線１０の厚みのばらつき（厚みの分布の広がり）を招くこととなる。したがって磁気メモリセルアレイ全体に亘る厚みの均一化や製造上の再現性を高めるためには、本実施の形態のように、ビット線２０やワード線１０に対する平坦化処理を行わないほうがよい。

以上説明したように、本実施の形態では、ワード線１０およびビット線２０を薄型化することにより、ＭＴＪ素子５０のフリー層５７に対して、その磁化反転に要するスイッチング磁界（書込電流磁界）を効率よく付与することができる。すなわち、ワード線１０やビット線２０の各断面積を減らして電流線として理想的な点に近づけることにより、ワード線１０やビット線２０を流れる書込電流による電流磁界をフリー層５７に集中して印加することができる。

その上、製造工程でのＣＭＰ処理が不要となるので、ビット線２０およびワード線１０における厚みの変動を増長する要因を取り除くことができる。ＣＭＰ処理によって生じる厚みの変動幅と比べると、成膜時における厚みの反動幅は極めて僅かであることから、ビット線２０を形成したあとのＣＭＰ処理、およびワード線１０を形成したあとのＣＭＰ処理がそれぞれ不要であることにより、ビット線２０およびワード線１０におけるそれぞれの厚みの変動幅を比較的小さく抑えることができる。したがって、磁気メモリセルアレイの全体に亘って安定した（ばらつきの少ない）書込特性を容易に得ることができる。なお、本実施の形態では、ビット線２０およびワード線１０の双方について１０ｎｍ以上１００ｎｍ以下の厚みとするようにしたが、これに限定されるものではない。少なくとも一方を１０ｎｍ以上１００ｎｍ以下の厚みとすることによって、従来よりも書込電流磁界を効率よく付与することができるうえ、磁気メモリセルアレイの全体に亘ってばらつきの少ない書込特性を得ることができる。

＜変形例＞
次に、図８を参照して、本実施の形態における第１の変形例（変形例１）としての磁気メモリセルアレイの構造について説明する。図８は、本変形例における任意の磁気メモリセルの断面構成を拡大して示した概略図である。本変形例では、上記実施の形態とは異なり、電極線５９に相当するものを設けずに、ＭＴＪ素子５０の上面と直接接するようにワード線１０を設けるようにしたものである。それ以外の構成、（例えば、ＭＴＪ素子５０の構成など）については上記実施の形態と同等であるので、ここではその説明を省略する。なお、ワード線１０には、アクセス用トランジスタとの接続を図る接続線６０（ここでは図示せず）が連結されている。このような構造では、ワード線１０およびビット線２０のみを用いることにより磁気メモリセルの論理状態を判定（測定）することとなる。なお、この場合、図９に示した本実施の形態における第２の変形例（変形例２）にように、ビット線２０とワード線１０との上下の位置関係を入れ替えることも可能である。すなわち、ワード線１０上にＭＴＪ素子５０を形成したのち、ＭＴＪ素子５０の上にさらにビット線２０を形成するようにしてもよい。ここでは、アクセス用トランジスタとの接続を図る接続線６１をワード線１０の一端部と連結するようにしている。

このような第１および第２の変形例においても、上記実施の形態と同様の効果が得られる。

以上、いくつかの実施の形態および実施例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されず、種々の変形が可能である。すなわち当技術分野を熟知した当業者であれば理解できるように、上記実施の形態等は本発明の一具体例であり、本発明は、上記の内容に限定されるものではない。本発明の特許請求の範囲に規定する内容および思想に基づき、方法、材料、構造または寸法について修正や改良がなされてもよい。

本発明の一実施の形態としての磁気メモリセルアレイの断面構成を示した概略図である。 図１に示した磁気メモリセルアレイの要部を拡大した断面図である。 図１に示した磁気メモリセルアレイを製造する際の一工程を表す断面図である。 図３に続く一工程を表す断面図である。 図４に続く一工程を表す断面図である。 図５に続く一工程を表す断面図である。 図６に続く一工程を表す断面図である。 本発明の一実施の形態における第１の変形例としての磁気メモリセルアレイの要部を拡大した断面図である。 本発明の一実施の形態における第２の変形例としての磁気メモリセルアレイの断面図である。

符号の説明

１０…ワード線、２０…ビット線、５０…ＭＴＪ素子、５１…シード層、５２…反強磁性ピンニング層、５３…第２ピンド層、５４…結合層、５５…第１ピンド層、５６…トンネルバリア層、５７…フリー層、５８…キャップ層、５９…電極線。

Claims (22)

1. 基体上に、
   第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線と、
   前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線と、
   前記ビット線と前記ワード線との交差点における前記第１の階層と前記第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子と
   を備えたことを特徴とする磁気メモリセル。
2. 前記磁気トンネル接合素子は、
   一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触しており、かつ、前記ビット線およびワード線を流れる書込電流によって生ずる電流磁界が付与されるように構成されている
   ことを特徴とする請求項１に記載の磁気メモリセル。
3. さらに電極線を備えている
   ことを特徴とする請求項１に記載の磁気メモリセル。
4. 前記電極線は、前記磁気トンネル接合素子の一方の面と接触し、かつ、前記ワード線と絶縁されるように前記磁気トンネル接合素子と前記ワード線との間に設けられ、
   前記磁気トンネル接合素子の他方の面は、前記ビット線と接触している
   ことを特徴とする請求項３に記載の磁気メモリセル。
5. 前記ビット線およびワード線は、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅金合金（ＣｕＡｕ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）のうちのいずれか１種を構成材料とする単層体またはそれらの積層体である
   ことを特徴とする請求項１に記載の磁気メモリセル。
6. 前記磁気トンネル接合素子は、
   シード層と、
   反強磁性ピンニング層と、
   互いに逆平行をなす等価な磁気モーメントを有する第１および第２ピンド層と、前記第１および第２ピンド層の間に設けられた結合層とを含むシンセティックピンド層と、
   トンネルバリア層と、
   前記強磁性フリー層と、
   キャップ層と
   が順に積層されたものであり、かつ、前記ビット線の延在方向と平行または直交する方向に前記第１および第２ピンド層の磁気異方性が発現する
   ことを特徴とする請求項１に記載の磁気メモリセル。
7. 前記強磁性フリー層は、介在層と、この介在層を挟んで対向し、反強磁性結合するように互いに反対向きの磁気モーメントを有する第１および第２強磁性層と
   を有することを特徴とする請求項６に記載の磁気メモリセル。
8. 前記反強磁性ピンニング層は、白金マンガン合金（ＰｔＭｎ）、ニッケルマンガン合金（ＮｉＭｎ）、オスミウムマンガン合金（ＯｓＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、白金パラジウムマンガン合金（ＰｔＰｄＭｎ）、白金クロムマンガン合金（ＰｔＣｒＭｎ）または鉄マンガン合金（ＦｅＭｎ）により構成され、１０．０ｎｍ以上５０．０ｎｍ以下の厚みを有するものであり、
   前記第１および第２ピンド層は、コバルト鉄合金（ＣｏＦｅ）またはニッケル鉄合金（ＮｉＦｅ）により構成され、０．５ｎｍ以上１０．０ｎｍ以下の厚みを有するものであり、
   結合層は、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）または銅（Ｃｕ）により構成され、前記第１ピンド層と前記第２ピンド層との反強磁性結合を維持するものである
   ことを特徴とする請求項６に記載の磁気メモリセル。
9. 複数のアクセス用トランジスタを有する基体上に、
   第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性の複数のビット線と、
   前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性の複数のワード線と、
   前記複数のビット線のうちの１つと一方の面において接触し、かつ、前記複数のワード線のうちの１つと他方の面において接触するように前記第１の階層と前記第２の階層との間にそれぞれ設けられた複数の磁気トンネル接合素子と、
   前記複数のワード線と前記複数のアクセス用トランジスタとを接続する複数の接続層と
   を備えたことを特徴とする磁気メモリセルアレイ。
10. 前記磁気トンネル接合素子は、
    シード層と、
    反強磁性ピンニング層と、
    互いに逆平行をなす等価な磁気モーメントを有する第１および第２ピンド層と、前記第１および第２ピンド層の間に設けられた結合層とを含むシンセティックピンド層と、
    トンネルバリア層と、
    強磁性フリー層と、
    キャップ層と
    が順に積層されたものであり、かつ、前記ビット線の延在方向と平行または直交する方向に前記第１および第２ピンド層の磁気異方性が発現する
    ことを特徴とする請求項９に記載の磁気メモリセルアレイ。
11. 複数のアクセス用トランジスタを有する基体上に、
    第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性の複数のビット線と、
    前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性の複数のワード線と、
    前記複数のビット線のうちの１つと一方の面において接触し、かつ、前記複数のワード線とは絶縁されるように前記第１の階層と前記第２の階層との間にそれぞれ設けられた複数の磁気トンネル接合素子と、
    前記複数の磁気トンネル接合素子の各々における他方の面と接触し、前記複数のワード線とは絶縁された複数の電極線と、
    前記複数の電極線と前記複数のアクセス用トランジスタとを接続する複数の接続層と
    を（それぞれ複数）備えたことを特徴とする磁気メモリセルアレイ。
12. 前記磁気トンネル接合素子は、
    シード層と、
    反強磁性ピンニング層と、
    互いに逆平行をなす等価な磁気モーメントを有する第１および第２ピンド層と、前記第１および第２ピンド層の間に設けられた結合層とを含むシンセティックピンド層と、
    トンネルバリア層と、
    強磁性フリー層と、
    キャップ層と
    が順に積層されたものであり、かつ、前記ビット線の延在方向と平行または直交する方向に前記第１および第２ピンド層の磁気異方性が発現する
    ことを特徴とする請求項１１に記載の磁気メモリセルアレイ。
13. 平坦面を有する基体を用意する工程と、
    前記基体上に、導電材料を用いて１０ｎｍ以上１００ｎｍ未満の厚みを有する第１の導電層を形成する工程と、
    前記第１の導電層の全体を覆うように第１のフォトレジスト層を形成する工程と、
    前記第１のフォトレジスト層をパターニングすることにより、３００ｎｍ以上５００ｎｍ以下の幅を有する帯状の第１のレジストパターンを形成する工程と、
    前記第１のレジストパターンをエッチングマスクとして利用し前記第１の導電層を選択的にエッチングすることにより、前記第１のレジストパターンと同等の形状をなすビット線を形成する工程と、
    前記ビット線を取り囲むように、前記第１の導電層がエッチングされた領域の基体上に第１の絶縁層を充填する工程と、
    前記第１のレジストパターンをリフトオフすることにより、前記第１の絶縁層と共に共平面をなす前記ビット線を露出させる工程と、
    前記ビット線の上面と接するように磁気トンネル接合素子を形成する工程と、
    前記磁気トンネル接合素子の周囲を取り囲むと共に、前記磁気トンネル接合素子の上面と共平面を形成するように第２の絶縁層を形成する工程と
    を含むことを特徴とする磁気メモリセルの製造方法。
14. 前記磁気トンネル接合素子の上面と接するように、導電材料を用いて１０ｎｍ以上１００ｎｍ未満の厚みを有する第２の導電層を形成する工程と、
    前記第２の導電層の全体を覆うように第２のフォトレジスト層を形成する工程と、
    前記第２のフォトレジスト層をパターニングすることにより、３００ｎｍ以上５００ｎｍ以下の幅を有する帯状の第２のレジストパターンを形成する工程と、
    前記第２のレジストパターンをエッチングマスクとして利用し、前記第２の導電層を選択的にエッチングすることにより、前記第２のレジストパターンと同等の形状をなすワード線を形成する工程と、
    前記ワード線を取り囲むように、前記第２の導電層がエッチングされた領域の基体上に第３の絶縁層を充填する工程と、
    前記第２のレジストパターンをリフトオフすることにより、前記第３の絶縁層と共に共平面をなす前記ワード線を露出させる工程と
    をさらに含むことを特徴とする請求項１３に記載の磁気メモリセルの製造方法。
15. 銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅金合金（ＣｕＡｕ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）のうちのいずれか１つを用いた単層体またはそれらの積層体として前記第１の導電層を形成する
    ことを特徴とする請求項１３に記載の磁気メモリセルの製造方法。
16. 銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅金合金（ＣｕＡｕ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）のうちのいずれか１つを用いた単層体またはそれらの積層体として前記第２の導電層を形成する
    ことを特徴とする請求項１４に記載の磁気メモリセルの製造方法。
17. 前記ビット線の上に、
    シード層と、
    反強磁性ピンニング層と、
    互いに逆平行をなす等価な磁気モーメントを有する第１および第２ピンド層と、前記第１および第２ピンド層の間に設けられた結合層とを含むシンセティックピンド層と、
    トンネルバリア層と、
    強磁性フリー層と、
    キャップ層と
    を順に積層し、かつ、前記ビット線の延在方向と平行または直交する方向に前記第１および第２ピンド層の磁気異方性が発現するように前記磁気トンネル接合素子を形成する
    ことを特徴とする請求項１３に記載の磁気メモリセルの製造方法。
18. 平坦面を有する基体を用意する工程と、
    前記基体上に、導電材料を用いて１０ｎｍ以上１００ｎｍ未満の厚みを有する第１の導電層を形成する工程と、
    前記導電層の全体を覆うように第１のフォトレジスト層を形成する工程と、
    前記第１のフォトレジスト層をパターニングすることにより、３００ｎｍ以上５００ｎｍ以下の幅を有する帯状の第１のレジストパターンを形成する工程と、
    前記第１のレジストパターンをエッチングマスクとして利用し前記第１の導電層を選択的にエッチングすることにより、前記第１のレジストパターンと同等の形状をなすビット線を形成する工程と、
    前記ビット線を取り囲むように、前記第１の導電層がエッチングされた領域の基体上に第１の絶縁層を充填する工程と、
    前記第１のレジストパターンをリフトオフすることにより、前記第１の絶縁層と共に共平面をなす前記ビット線を露出させる工程と、
    前記ビット線の上面と接するように磁気トンネル接合素子を形成する工程と、
    前記磁気トンネル接合素子の上面と接するように電極線を形成する工程と、
    前記電極線を覆うように第２の絶縁層を形成する工程と
    を含むことを特徴とする磁気メモリセルの製造方法。
19. 前記第２の絶縁層の上に、導電材料を用いて１０ｎｍ以上１００ｎｍ未満の厚みを有する第２の導電層を形成する工程と、
    前記第２の導電層の全体を覆うように第２のフォトレジスト層を形成する工程と、
    前記第２のフォトレジスト層をパターニングすることにより、３００ｎｍ以上５００ｎｍ以下の幅を有する帯状の第２のレジストパターンを形成する工程と、
    前記第２のレジストパターンをエッチングマスクとして利用し、前記第２の導電層を選択的にエッチングすることにより、前記第２のレジストパターンと同等の形状をなすワード線を形成する工程と、
    前記ワード線を取り囲むように、前記第２の導電層がエッチングされた領域の基体上に第３の絶縁層を充填する工程と
    をさらに含むことを特徴とする請求項１８に記載の磁気メモリセルの製造方法。
20. 銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅金合金（ＣｕＡｕ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）のうちのいずれか１つを用いた単層体またはそれらの積層体として前記第１の導電層を形成する
    ことを特徴とする請求項１８に記載の磁気メモリセルの製造方法。
21. 銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅金合金（ＣｕＡｕ）、銅銀合金（ＣｕＡｇ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）のうちのいずれか１つを用いた単層体またはそれらの積層体として前記第２の導電層を形成する
    ことを特徴とする請求項１９に記載の磁気メモリセルの製造方法。
22. 前記ビット線の上に、
    シード層と、
    反強磁性ピンニング層と、
    互いに逆平行をなす等価な磁気モーメントを有する第１および第２ピンド層と、前記第１および第２ピンド層の間に設けられた結合層とを含むシンセティックピンド層と、
    トンネルバリア層と、
    強磁性フリー層と、
    キャップ層と
    を順に積層し、かつ、前記ビット線の延在方向と平行または直交する方向に前記第１および第２ピンド層の磁気異方性が発現するように前記磁気トンネル接合素子を形成する
    ことを特徴とする請求項１８に記載の磁気メモリセルの製造方法。
    

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