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JP2005536867A - 半導体素子における高周波数信号のアイソレーション - Google Patents

半導体素子における高周波数信号のアイソレーション Download PDF

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Abstract

半導体素子（２０）は、埋込ｎウェル（２５）とｎウェルリング（２４）により基板（２１）に形成された絶縁分離ｐウェル（２２）を備えている。ｎウェルリング（２４）は、半導体素子（２０）の表面から埋込ｎウェル（２５）まで延びる。絶縁分離ｐウェル（２２）は複数のｎウェルプラグ（２７）を有し、この複数のｎウェルプラグ（２７）は、半導体素子（２０）の表面から絶縁分離ｐウェル（２２）内へと延びると共に、埋込ｎウェル（２５）と接触する。複数のｎウェルプラグ（２７）は、ｎウェル抵抗を減少させて、高周波信号に対するより良好なノイズのアイソレーションを提供する。

Description

本発明は、一般に半導体素子に関し、より詳細には半導体素子における高周波信号のアイソレーションに関する。
集積回路設計のコストを低減するためには、１つの集積回路にできるだけ多くの機能性を含めることが望ましい。例えば、低コストの無線通信システムでは、ディジタル論理回路と同じ集積回路にＲＦ（無線周波数）回路を含むことが望ましい。しかしながら、ディジタル論理回路により生成されたノイズが、フェーズロックループ（ＰＬＬ）や低ノイズ増幅器回路のような高感度なＲＦ回路ブロックに入る恐れがある。概念上、理想的なファラデーケージは外部の電磁干渉を防止し、完璧な信号のアイソレーションを提供する。集積回路では、ノイズの影響を緩和すると共に信号のアイソレーションを提供するために、埋込ウェルが使用される。ｐ型基板を用いたＣＭＯＳツインウェルプロセスでは、ｎウェルとｐ型基板との間のｐｎ接合がＰＭＯＳに対する信号のアイソレーションを提供する。ＮＭＯＳの信号のアイソレーションは、絶縁分離ｐウェル（ＩＰＷ）ポケットを作成すべくｎウェルと共に深い埋込ｎ＋（ＤＮＷ）を使用して遂行され、これはトリプルウェルプロセスと呼ばれることがある。集積回路内のファラデーケージに近づくために使用される埋込ウェルは、ノイズの影響を軽減するが、埋込ウェルの使用によっては、より高いＲＦ周波数での適切な信号のアイソレーションを提供することができない。
図１は先行技術の半導体素子１０の平面図を示す。図２は図１の先行技術の半導体素子１０の断面図を示す。半導体素子１０はｐ型基板１８を備えている。深い埋込ｎウェル１６は、ｎウェルリング１５と共に、絶縁分離ｐウェルポケット１２を形成する。絶縁分離ｐウェル１２の表面には複数のｐ＋ウェル結束部１４が埋め込まれている。絶縁分離ｐウェルの表面に、電子回路が構築される（図示しない）。絶縁分離ｐウェル１２は、ウェル内に実装された回路をウェル外に実装される回路から分離する機能を果たす。しかしながら、深いｎウェル１６は、ＲＦ周波数範囲における信号のアイソレーションには不都合な、比較的高い抵抗を有している。
一般に、本発明は、基板２１、埋込ｎウェル２５、およびｎウェルリング２４を備えた半導体素子２０を提供する。ｎウェルリング２４は、半導体素子２０の表面から埋込ｎウェル２５まで延びている。ｎウェルリング２４と埋込リング２５は絶縁分離ｐウェル２２を形成する。絶縁分離ｐウェル２２は複数のｎウェルプラグ２７を有し、この複数のｎウェルプラグ２７は半導体素子２０の表面から絶縁分離ｐウェル２２内に延びると共に、埋込ｎウェル２５と接触する。複数のｎウェルプラグ２７は、ｎウェル抵抗を減少させて、高周波信号に対するより良好なアイソレーションを提供する。
図３は、本発明の半導体素子２０の一部分の平面図を示す。図４は、４−４線に沿った図３の半導体素子２０の断面図を示す。図３および図４の両方を参照すると、半導体素子２０は基板２１、深いｎウェル２５、複合ウェルリング２３、および複合ウェル結束部３４，４４を備えている。深いｎウェル２５とｎウェルリング２４により絶縁分離ｐウェル２２が形成されている。複合ウェルリング２３はｎウェルリング２４、ウェル間ＳＴＩ（ＳＴＩ：シャロートレンチ分離）２６、ウェル内ＳＴＩ３０、ｎ＋活性領域２９、およびｐ＋活性領域２８を有する。複合ウェル結束部３４はｎウェルプラグ２７、ｐ＋活性領域３６、ウェル間ＳＴＩ３８、ｎ＋活性領域４０、およびウェル内ＳＴＩ４２を有する。複合ウェル結束部３４と同様の複数の複合ウェル結束部が、絶縁分離ｐウェル２２の端から
端まで間隔を開けて配置される。しかしながら、説明のため、図３と図４にはただ１つの他の複合ウェル結束部である複合ウェル結束部４４しか図示していない。
深いｎウェル２５を、はじめに基板２１に埋め込む。その後、ｎウェルリング２４をｎウェル深い２５の上に埋め込み、絶縁分離ｐウェル２２を構築する。
ウェル間ＳＴＩ２６、ウェル内ウェルＳＴＩ３０、ｎ＋活性領域２９、およびｐ＋活性領域２８をｎウェルリング２４と絶縁分離ｐウェル２２の上に形成する。複合ウェル結束部３４，４４を同時に、ｎウェルリング２３と同じマスクで形成する。ｎウェルプラグ２７はｎウェルリング２４と同時に形成する。ｎウェルプラグ２７は、約１ｅ１７原子／ｃｍ３〜１ｅ１９原子／ｃｍ３の範囲の濃度でドープし、埋込ｎウェル２５を約１ｅ１７原子／ｃｍ３〜５ｅ１９原子／ｃｍ３の濃度でドープする。次にｐ＋活性領域３６、ウェル間ＳＴＩ３８、ｎ＋活性領域４０、およびウェル内ＳＴＩ４２を、ｎウェルプラグ２７の上に形成する。ｐ＋活性領域３６はｎウェルプラグの周囲に保護リングを形成し、プロセス感受性の漏れを無くすと共に、複合ｎウェル結束部をより丈夫にする。
オームの並列抵抗器の法則のため、絶縁分離ｐウェル内にｎウェル結束部が多く存在するほど、抵抗はより下がる。しかしながら、ｎウェルを追加することにより集積回路の表面積が増加するという犠牲を払って抵抗は下がる。図示した実施形態では、複合ｎウェル結束部は、約５０マイクロメートル未満の距離を互いに開けて等間隔に離間配置される。ｎウェル結束部の間隔を短くすると、ｎウェル結束部の数は増加し、より良質な信号アイソレーションが得られる。複数のｎウェルプラグ３４の各々は、約０．５マイクロメートル〜１．０マイクロメートルの範囲の長さを有し、かつ、約０．５マイクロメートル〜１．０マイクロメートルの幅を有する。他の実施形態では、複合ｎウェル結束部を５０マイクロメートルよりもさらに離して離間配置することができ、回路設計または他の関連物を収容する非等な様式で離間配置し得る。さらに、ｎウェルプラグは異なる長さと幅を有していてもよい。例えば１実施形態では、ｎウェルプラグはストリップを形成する長方形である。
複合ウェル結束部３４，４４は、分離ｐウェル２２の端から端までに複数の並行な導電通路を提供することにより、深いｎウェル２５と接触させ、埋込ｎウェル２５の深いｎウェル抵抗を減少させるために使用される。また、複合ウェル結束部３４，４４は、ｎウェルリング２４と同じマスクを使用して分離ｐウェル２２内に埋め込まれてもよい。ｐウェル埋め込み後、ｎ＋活性領域４０とｐ＋活性領域３６がウェルとのオーム接触をなすために形成される。図示した実施形態では、最適の信号アイソレーションを達成するために、複合ウェルリング２３と複合ウェル結束部３４，４４が同様の構造を有している。周波数が増加するにつれて、集中ウェル抵抗Ｒｗが信号アイソレーション量を決定する。
合計ウェル抵抗は次の方程式により示される：Ｒｗ＝Ｒｎｗ＊Ｒｐｗ／（Ｒｎｗ＋Ｒｐｗ）、式中Ｒｎｗは深いｎウェル抵抗であり、Ｒｐｗは絶縁分離ｐウェル抵抗である。高周波では集中ウェル抵抗が分流器として機能する。Ｒｗを最小限にすることにより、約１０ギガヘルツ（ＧＨｚ）までの周波数に対するノイズのアイソレーションが改善される。
本発明を特定の実施形態に関して説明してきたが、当業者にはさらなる改変と改良が想到されるだろう。したがって、本発明はそのようなすべてのバリエーションや改変を特許請求の範囲の範囲内にあるものとして包含するものとする。
先行技術の半導体素子の平面図。 図１の先行技術の半導体素子の断面図。 本発明の半導体素子の平面図。 図３の半導体素子の断面図。

Claims (10)

  1. 半導体素子であって、
    基板と；
    基板内の埋込ｎウェルと；
    半導体素子の表面から埋込ｎウェルまで延びると共に、埋込ｎウェルと接触するｎウェルリングと、ｎウェルリングと埋込ｎウェルが絶縁分離ｐウェルを形成し、該絶縁分離ｐウェルが、前記半導体の表面から絶縁分離ｐウェルの中まで延びると共に埋込ｎウェル接触する複数のｎウェルプラグを有することと；
    を備えた半導体素子。
  2. 絶縁分離ｐウェルが複数の複合ウェル結束部を有し、各複合ウェル結束部が、複数のｎウェルプラグとの電気接触をなすべく複数のｎウェルプラグの各々の上に形成されたｎ＋活性領域を有する、請求項１に記載の半導体素子。
  3. 複数のｎウェルプラグの各々の上を包囲するｐ＋保護リングをさらに備えた、請求項２に記載の半導体素子。
  4. 半導体素子であって、
    ｐ型基板と；
    ｎウェルリングと埋込ｎウェルによって区画形成されたｐ型基板内の絶縁分離ｐウェルと、ｎウェルリングと埋込ｎウェルが絶縁分離ｐウェルをｐ型基板から電気的に絶縁分離することと；
    絶縁分離ｐウェル内の複数の複合ウェル結束部と、各複合ウェル結束部が、
    絶縁分離ｐウェル内に延びるｐ型部分と、
    絶縁分離ｐウェルの深さを端から端まで延びると共に、埋込ｎウェルと接触するｎ型部分と、を有することと；
    を備えた半導体素子。
  5. 各複合ウェル結束部が、ｐ型部分とｎ型部分の間に絶縁分離部分をさらに有し、ｎ型部分はｐ型部分から電気的に絶縁分離される、請求項４に記載の半導体素子。
  6. 各複合ウェル結束部が、ｐ型部分の周囲にウェル内シャロートレンチ分離部分をさらに有する、請求項５に記載の半導体素子。
  7. 複合ウェル結束部の少なくとも一部が、該複合ウェル結束部の少なくとも一部のうちの１つの複合ウェル結束部から別の複合ウェル結束部まで延びるｎ型部分を共有している、請求項４に記載の半導体素子。
  8. 絶縁分離ｐウェルが、複数の複合ウェル結束部の少なくとも１つのｐ型部分に結合されたバルク電極を備えた能動素子をさらに有する、請求項４に記載の半導体素子。
  9. ｎウェルリングがトレンチ絶縁分離部分とｐ＋保護リングを有する、請求項４に記載の半導体素子。
  10. 半導体素子であって、
    ｎウェルリングと埋込ｎウェルによって区画形成された絶縁分離ｐウェルと、ｎウェルリングは絶縁分離ｐウェルの深さに沿って延びると共に、埋込ｎウェルと接触することと；
    絶縁分離ｐウェル内の複数のｐウェル結束部と；
    複数のｎウェルプラグと、該複数のｎウェルプラグの各々が、所定の間隔を開けて対応するｐウェル結束部内に存在し、絶縁分離ｐウェルの深さを端から端まで延び、埋込ｎウェルと電気的に接触することと；
    を備えた半導体素子。
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